JPH0640303B2 - デ−タ処理装置 - Google Patents

Description

【発明の詳細な説明】 本発明は処理セクシヨン、制御セクシヨン及び前記セク
シヨン間の情報転送用通信セクシヨンを具え、前記制御
セクシヨンはマイクロコードメモリ及びシーケンサを具
え、前記通信セクシヨンは出力端子が前記シーケンサの
第１入力端子に直接接続された命令レジスタを具え、前
記マイクロコードメモリは少くとも１個のマイクロ命令
ワードをそれぞれ含む複数個のハンドラを記憶するため
に設けられ、前記シーケンサの第２入力端子は前記マイ
クロコードメモリのアドレス出力端子に接続されると共
に第１出力端子は前記マイクロコードメモリのアドレス
入力端子に接続され、前記シーケンサは更にマイクロ命
令ワードのアドレスを発生するようアドレス発生器を具
え、該アドレス発生器は第１及び第２サブアドレス発生
器を具えて成るデータ処理装置に関するものである。

この種のデータ処理装置はフランス国特許出願第792636
2号（公開第2440030号）により既知である。この既知の
データ処理装置はデータを処理して制御データを発生す
る。処理すべきデータは通常、データ処理装置に命令
（主としてマクロ命令）の形で供給される。マクロ命令
はデータ処理装置で処理される前に命令レジスタにスト
アされる。

シーケンサのアドレス発生器はマイクロコードメモリ内
にストアされているハンドラの一部を構成するマイクロ
命令ワードをアドレスするためのスタートアドレスを発
生する。ハンドラは処理すべきデータを制御する制御デ
ータを含んでいる。ハンドラのマイクロ命令ワードは、
アドレス発生器により次の命令ワードをアドレスするた
めのアドレスデータをストアするアドレスフイールドを
含んでいる。これがため、データは順次のマイクロ命令
ワードの制御の下でデータ処理装置により処理される。
所要の制御データはマイクロコードメモリの別の出力端
子に出力される。データ処理装置はデータを種々に、例
えば読取り動作、演算動作、書込み動作等で処理する必
要があるため、マイクロコードメモリ内にはこの目的の
ための複数個のハンドラもストアされる。これらハンド
ラの各々は所定の動作の制御のための制御データを含
む。マイクロコードメモリは略々同一の記憶容量を有す
る複数個のゾーンに細分される。アドレス発生器は第１
及び第２サブアドレス発生器を含み、第１サブアドレス
発生器はゾーン内のマイクロ命令のアドレスを発生し、
第２サブアドレス発生器はゾーン自体をアドレスする。

既知のデータ処理装置は、２個のサブアドレス発生器を
用いることにより処理すべきマイクロ命令の個数を増大
している。しかし、この方法は使用可能な記憶容量が効
率良く使用されない欠点を有する。例えば、マイクロコ
ードメモリが４つのゾーンに細分されているが、処理す
べきマイクロ命令は２ステツプでのみ実行される場合に
は、１つの使用されないメモリ位置が第４ゾーンに生ず
る。更に、マイクロ命令の実行に必要とされる種々のマ
イクロ命令ワードは種々のゾーンに分配されるので、他
のゾーンへの極めて頻繁なジヤンプが生ずることにな
り、時間を要する。これは、これらゾーンが使用可能記
憶容量の等配分に基づいて形成されるためである。ま
た、既知のデータ処理装置においてはハンドラに必要と
される記憶容量が考慮されていない。

本発明の目的は、使用可能記憶容量が一層効率良く使用
されると共に使用可能記憶容量の細分はハンドラに必要
とされる記憶容量を考慮して行なわれ、且つ実行時間が
短縮されたデータ処理装置を提供せんとするにある。

この目的のために、本発明データ処理装置においては、
第１サブアドレス発生器は複数個のハンドラのうちの一
つのハンドラをアドレスする第１サブアドレスを発生す
るものとし、第２サブアドレス発生器は第１サブアドレ
スでアドレスされたハンドラ内にある一つのマイクロ命
令ワードをアドレスする第２サブアドレスを発生するも
のとし、第１及び第２サブアドレスによりアドレスの相
互排他部分を決定するようにしたことを特徴とする。

第１及び第２サブアドレス発生器は各々サブアドレスを
発生し、これらアドレスがマイクロ命令ワードのアドレ
スを構成する。第１サブアドレスはハンドラに対応し、
第２サブアドレスは当該ハンドラ内にある一つのワード
に対応する。このことは、使用可能記憶容量の細部にハ
ンドラに必要とされる容量が考慮されることを意味す
る。命令レジスタにストアされているマクロ命令の内容
からこのデータの処理の制御にどのハンドラが必要とさ
れるかが直接決定される。更に、サブアドレスの使用に
よりアドレスフイールドが一層小さくなるため、オペレ
ーシヨンを一層簡単に、従つて一層高速に行なうことが
できる。

本発明データ処理装置の特定の例においては、前記複数
個のハンドラは少くとも２つの異なるグループに分け、
前記第１サブアドレス発生器は前記種々のグループのう
ちの一つのグループをアドレスする第１サブアドレス部
分と、該第１サブアドレス部分でアドレスされたグルー
プ内にある一つのハンドラをアドレスする第２サブアド
レス部分をそれぞれ発生する第１及び第２サブアドレス
部分発生器を具えるものとする。本来、３つの異なるグ
ループのハンドラ、即ちマイクロサブルーチン、特殊ハ
ンドラ及び命令ハンドラがある。これらの各グループに
サブアドレス部分を割当てることによりマイクロ命令ワ
ードのアドレスはシーケンサで別々に処理される３つの
部分から成るため、これらのアドレスは簡単且つ迅速に
処理することができる。

本発明データ処理装置の更に他の特定の例においては、
マイクロコードメモリはアドレスデコーダを具え、該ア
ドレスデコーダでデコードすべきアドレスの数が１アド
レスの全長に等しい全長を有するビツト列で得られる２
進数の個数より著しく少ないものとする。マイクロ命令
ワードアドレスの本発明による独特の選択（即ち、第
１、第２及び場合により第３サブアドレス）のために、
所定のワード長（ビツト数）を用いて形成し得るアドレ
スの組合せの全てをアドレスワードに使用することは不
要になる。これは、使用すべきアドレスの数はハンドラ
の数、１ハンドラ内のマイクロ命令ワードの数及び最後
にハンドラのグループ数により決まるためである。この
独特のアドレス選択はマイクロコードメモリのアドレス
デコーダを小さなチツプ表面積で実現可能にし、従つて
マイクロコードメモリ自体も小さなチツプ表面積を占め
るものとすることができる。

以下、本発明の実施例を図面を参照して説明する。

第１図に示すデータ処理システムはデータ処理装置１と
メインメモリ２を具える。データ処理装置１及びメイン
メモリ２はデータが循環するバス３に接続される。他の
データ処理システムのように、他の装置（図示せず）も
バス３に接続することができる。データ処理装置１は数
個のセクシヨンを具え、特に内部メモリセクシヨンＡ、
制御セクシヨンＢ、処理セクシヨンＣ及び入出力インタ
ーフエースセクシヨンＤを具える。全てのセクシヨン
Ａ，Ｂ，Ｃ及びＤは内部バス４に接続され、互にデータ
を交換することができる。制御セクシヨンＢは他の各セ
クシヨンにライン５を経て制御信号を送出する。

本発明はデータ処理装置の制御セクシヨンＢ、特にこの
制御セクシヨンＢの実現に関するものである。制御セク
シヨンＢは制御信号を発生して処理すべきデータが適切
な位置において特定の態様に処理されるようにする。

第２図のシステム15は本発明によるデータ処理装置の制
御セクシヨンの実現の一例を示す。制御セクシヨン15は
条件レジスタ13に接続された第１入力端子と、命令レジ
スタ10に接続された第２入力端子を有するシーケンサ11
を具える。シーケンサの出力ゲートシステム16はマイク
ロコードメモリ12のアドレス入力端子に接続される。マ
イクロコードメモリ12のデータ出力端子はマイクロ命令
ワードレジスタ14の入力端子に接続され、このレジスタ
の第１出力端子はデータ処理装置のライン５に接続され
る。マイクロ命令ワードレジスタ14の第２及び第３出力
端子はシーケンサ11の第３及び第４入力端子にそれぞれ
接続される。マイクロ命令ワードレジスタ及びこれに接
続された出力ラインは“パイプラインアセンブリライ
ン”を構成する。“パイプラインアセンブリライン”な
る語は「Computer Structures Reading and Examples」
C.G.Bell及びA.Newell著、Mc Graw Hill Book Company
発行(1971)の第84及び第85頁に定義されている。

命令レジスタ10はデータ処理装置の入出力インターフエ
ースセクシヨンＤの一部を構成する。命令レジスタ10は
データ処理装置により実行中のプログラムの次の命令に
対する２進コードをストアする。現在実行中のプログラ
ムの命令はメインメモリ（第１図の２）から、或はバス
３に接続された別の装置から出される。これら命令は
“マクロ命令”、即ちコンパクトな形に形成された命令
である。斯るマクロ命令の一例は例えば“ADDＲ₁，
Ｒ₃”である。このマクロ命令はレジスタＲ₁の内容をレ
ジスタＲ₃の内容に加算せよという処理を示す。データ
処理装置の制御セクシヨンは命令レジスタ内にストアさ
れているマクロ命令を処理セクシヨンＣで実行されるマ
イクロ命令に翻訳する。“ADDＲ₁，Ｒ₃”なるマクロ命
令は例えば次のマイクロ命令に翻訳される。

Ｒ₁→ALU₁：レジスタＲ₁の内容をALU（演算論理装置）
の第１入力端子に転送（ALUはデータ処理装置の処理セ
クシヨンＣの一部を構成する）； Ｒ₃→ALU₂：レジスタＲ₃の内容をALUの第２入力端子に
転送； ALU→Ｒ₃：ALUの出力端子に存在する結果をレジスタＲ₃
に書き込む； PC＋１→MEMADR：プログラムカウンタPCを現在のプログ
ラムがストアされているメモリの次のアドレスにセツ
ト； PC＋１→PC：プログラムカウンタを１カウント増加； MEM→IR：上記の次のメモリアドレスの内容を読出し、
命令レジスタに書込む； 最後の３つのマイクロ命令は（殆んどの場合）常にマク
ロ命令の実行中に発生する。これらマイクロ命令はマイ
クロコードメモリ12にマイクロ命令ワードの形でストア
されている。各マイクロ命令ワードはマイクロコードメ
モリのアドレス入力端子に供給される個々のアドレスに
よりアドレスされる。このアドレスは出力ゲートシステ
ム16にアドレスを出力するシーケンサ11から出される。
本例では、このアドレスは３つの特徴部から成る。これ
ら３つの特徴部は関連するマイクロ命令ワードを識別す
る。この点の理解を容易にするために、先ず初めにマイ
クロコードメモリ12の内容について考察する。次いで、
シーケンサにおけるアドレスの形成について説明し、更
に制御セクシヨン15の動作について説明する。

第3a図はマイクロコードメモリ12の内部構造の一例を示
す。本例マイクロコードメモリは記憶セクシヨン20と、
これに接続されたアドレスデコーダセクシヨン21を具え
る。アドレスデコーダセクシヨン21の各アドレスは記憶
セクシヨン20のマイクロ命令ワードと関連する。各アド
レスはアドレス入力端子22に供給され、このアドレスと
関連するマイクロ命令ワードがデータ出力端子23に出力
される。マイクロコードメモリ12は例えばアドレス信号
をデコードするANDマトリツクス構造と、記憶セクシヨ
ンにストアされているマイクロ命令ワードを特定するOR
マトリツクス構造を具える。

第3b図は斯るマイクロコードメモリの構造を簡単な例に
ついて示すものである。アドレス入力端子22に供給され
るアドレスは本例では２ビツト（Ａ₁，Ａ₀）の幅を有す
る。各アドレスビツトに対しアドレスラインが設けられ
ており、即ちアドレスビツトＡ₀に対しアドレスライン2
4が、アドレスビツトＡ₁に対しアドレスライン25が設け
られている。アドレスセクシヨンの入力端子において各
アドレスラインは関連するインバータ（Ｇ₀，Ｇ₁）の入
力端子に接続されている。各インバータ（Ｇ₀，Ｇ₁）の
出力端子はサブアドレスライン（24′及び25′）にそれ
ぞれ接続されている。これらアドレスライン及びサブア
ドレスラインはマトリツクスの列を構成する。これらラ
インのアドレスデータをデコードするためにｘで示すト
ランジスタを設ける。これらトランジスタは行及び列の
交点に位置するマトリツクス素子を構成する。アドレス
ライン及びサブアドレスラインは斯るトランジスタの第
１電極（例えばベース）に接続される。斯るトランジス
タの第２電極（例えばコレクタ）は電圧源が接続される
点26に接続される。この電圧源（図示せず）は例えば論
理値“１”を表わす電圧を供給する。斯るトランジスタ
の第３電極（例えばエミツタ）は論理ANDゲート(27,28,
29)の入力端子に接続される。本例では各論理ANDゲート
は４つの入力端子を有する。図を簡単明瞭にするために
一つの入力端子のみを示してある。この構造の特徴は、
全ての交点に斯るトランジスタを設けない点、即ち所定
の交点においては対応するトランジスタを省略する（こ
れは実際にはトランジスタを短絡することにより構成す
る）点にある。トランジスタのない斯る交点はアドレス
ビツトの値と無関係に常に論理値“１”を搬送する。第
3b図に示す例では各行に２個のトランジスタが設けられ
ているだけである。斯る構造の利点はアドレスすべきマ
イクロ命令ワードに対するアドレス選択が完全に随意で
ある点にある。

第3b図に示す例では、アドレスＡ₁Ａ₀＝00のときは（論
理ANDゲート27の４入力が“１１１１”になり）記憶セ
クシヨンの第１行上のマイクロ命令ワードがアドレスさ
れる。アドレスＡ₁Ａ₀＝10及びＡ₁Ａ₀＝11は記憶セクシ
ヨンの第２及び第３行上のマイクロ命令ワードをそれぞ
れアドレスする。アドレスＡ₁Ａ₀＝01は本例構成ではデ
コードされず、アドレスとして使用されない。このよう
にアドレスの選択が自由であるため、アドレスの値と、
このアドレスにより指定されるマイクロ命令ワードとの
関係を自由に設定することができる。

記憶セクシヨンはアドレスセクシヨンと類似の構造を有
する。しかし、このセクシヨンでは各列が論理ORゲート
(30,31,32)に接続される。これがため、データ記憶セク
シヨンの構造はORマトリツクス構造と称す。

多数のアドレスがハードウエアで実現されてないこの種
のメモリは以後“スペース”(spares)メモリと称す。斯
るスペースメモリは同一の記憶容量を有する通常のメモ
リと比較して部分的にマイクロコードワードで満たされ
るだけである。

第２図につき既に述べたように、本例では各アドレス信
号は３つの特徴部分から成る。第3c図は第3a図及び第２
図のメモリ12のアドレスデコーダ部分を示す。これら３
つの特徴部分を一例について説明する。３つの特徴部分
を用いてデータ処理装置の制御セクシヨンのメモリに対
するアドレスを構成するアイデアは、マイクロ命令は数
種のタイプに区別することができるという事実に基づい
ている。マイクロ命令は例えば次の４つのタイプに区別
される。

１．マイクロサブルーチンのアドレツシング； ２．新しいマイクロ命令に対するハンドラへのジヤン
プ； ３．特殊ハンドラルーチンは、例えばエラーハンドラル
ーチン或はフエッチルーチンへのジヤンプ； ４．一つのハンドラ内でのジヤンプ スパースメモリをマイクロコードメモリに使用するた
め、斯るスパースメモリにより提供されるアドレスに関
する選択の自由を利用してアドレスを種々のマイクロ命
令ワードと関連させる。このスパースメモリに対するア
ドレスは３つの特徴部分から成り、３部構成である。第
3c図から明らかなように、この３部構成アドレスは次の
部分から成る。

Ｉ：ハンドラのタイプの指示； II：そのタイプ内のハンドラの番号の指示； III：ハンドラ内の特定のマイクロ命令ワードの指示； この３部構成アドレスの構成について以下に詳細に説明
する。

Ｉ．ハンドラのタイプの指示 この部分は第3c図に示すように例えば２ビツトのワード
長を有し、ハンドラのタイプを指示する。例えば、 00：マイクロサブルーチン（第１タイプのハンドラ）； 01：特殊ハンドラ（第２タイプのハンドラ）； 10：命令ハンドラ（第３タイプのハンドラ）、 即ちマイクロ命令実行用ハンドラ； である。

本例では、スパースメモリに対する最初の２ビツトが00
のアドレスは常にマイクロサブルーチンに関係し、逆に
スパースメモリにストアされてるマイクロサブルーチン
のアドレスも常に最初の２ビツトのビツト値として00を
有する。スパースメモリ内にストアされている特殊ハン
ドラ及び命令ハンドラのアドレスは常に最初の２ビツト
にそれぞれ01及び10を有する。これがため、スパースメ
モリ内にストアされているマイクロ命令の種々のタイプ
間の最初の粗い区別が得られる。この粗い区別は３部分
の他の２部分によつて精細にされる。

II．各タイプ内のハンドラの番号の指示 この部分はｋビツト（例えばｋ＝８）のワードを有する
ため、各タイプは最大で２^k個の異なるハンドラを含む
ことができる。しかし、スパースメモリを使用するた
め、２^k個のアドレスの全てを用いる必要はなく、この
種のメモリによれば各タイプのハンドラに対し各ハンド
ラ内に存在するハンドラと同数の異なるアドレス番号を
使用することが可能になる。一つの所定のタイプの種々
のハンドラは（順番に又は順不同に）０からＩ（０Ｉ
＜２^k−１）の番号を付ける。第3c図の例では、第１タ
イプのハンドラに対し０…00，０…10及び０…11の番号
が付けられた３つの異なるハンドラが存在する。第２タ
イプのハンドラに対しては０…00及び０…01の番号が付
けられた２つの異なるハンドラが存在し、第３タイプの
ハンドラに対しては０…00，０…01，０…10及び０…11
の番号が付けられた４つの異なるハンドラが存在する。
第3c図の例における第１タイプのハンドラにより明らか
なように、所定のタイプに属する種々のハンドラの番号
は連続番号にする必要はない。既に述べたように、この
ようにアドレスとして作用する番号の割当てが自由であ
ることはスパースメモリの使用により可能になることで
ある。

III．ハンドラ内のマイクロ命令ワードの指示 この部分はｐビツト（例えばｐ＝８）のワードを有する
ため、各ハンドラに対し最大で２^p個のマイクロ命令ア
ドレスが使用可能である。このことは、各ハンドラは最
大で２^p個のマイクロ命令ワードを含むことができるこ
とを意味する。この第３部分IIIを用いてマイクロ命令
ワードにＯ〜Ｎ（ＯＮ２^p−１）の番号を付ける。
スパースメモリを使用するため、各ハンドラに対し与え
られる２^p個のアドレスの全てを使用する必要はなく、
各ハンドラのマイクロ命令ワードに対し、当該ハンドラ
内に存在するマイクロ命令ワードと同数のアドレスを使
用することができる。

３部構成アドレスとマイクロ命令ワードとの関係を第3d
図に示す一例について説明する。本例では、部分Ｉ（ハ
ンドラのタイプの指示）は１ビツト、部分II（各タイプ
内のハンドラの番号の指示）は２ビツト、部分III（マ
イクロ命令ワードの指示）は３ビツトである。本例は第
１タイプのハンドラ、即ちマイクロサブルーチン(sbr)
に関するものとし、３つのマイクロサブルーチンがある
ものとする。マイクロサブルーチンはアドレスデコーダ
セクシヨン21内のアドレスマトリツクスの第１列(I)の
ビツト値“０”で指示される。３部構成アドレスの部分
IIを構成する第２及び第３列は番号00(NO.０）、番号10
(NO.２）及び番号11(NO.８）を有するマイクロサブルー
チンがマイクロコードメモリのこのセクシヨンにストア
されていることを示している。番号01を有するマイクロ
サブルーチンは存在しない。これはスパースメモリの使
用により提供される選択の自由により許される。部分II
Iを構成する第４，第５及び第６列は各マイクロサブル
ーチンの順次のマイクロ命令ワードのアドレスを示す。
第3d図に示す例では、番号00を有するマイクロサブルー
チンは５個のマイクロ命令ワード（μｍ wrd ０…
４）を含み、番号10を有するマイクロサブルーチンは３
個のマイクロ命令ワード（μｍ wrd ０…２）を含
み、番号11を有するマイクロサブルーチンは５個のマイ
クロ命令ワード（μｍ wrd ０…４）を含んでいる。
番号00のマイクロサブルーチンの５個のマイクロ命令ワ
ードに対しては３部構成アドレスの部分IIIは000から10
0の２進数の連続番号を含んでいる。番号10のマイクロ
サブルーチンの３個のマイクロ命令ワードに対しては３
部構成アドレスの部分IIIは000から010の２進数の連続
番号を含んでいる。番号11のマイクロサブルーチンに対
しても同様に部分IIIは２進数の連続番号を含んでい
る。第3d図に示す例には、データがスパースメモリにど
のようにストアされ、各マイクロ命令ワードと関連する
アドレスの値がどのように選択されるかを示してある。

明らかなように、アドレスをこのような特別の形に選択
するのは第２図のシーケンサ11の実現の結果である。

第４図はシーケンサの可能な実施例の一例を示す。シー
ケンサ11は前記３部構成アドレスの各部分に対し一つの
マルチプレクサを具え、即ち部分Ｉに対しマルチプレク
サ50を、部分IIに対しマルチプレクサ51を、部分IIIに
対しマルチプレクサ52を具える。各マルチプレクサ(50,
51,52)は出力レジスタ(53,54,55)を具える。各出力レジ
スタは関連する出力ライン61,62,63に接続される。これ
らラインはシーケンサの出力ゲートシステム16を構成
し、この出力ゲートシステム16にスパースメモリをアド
レスする３部構成アドレスが供給される。シーケンサは
更に、スタツク58（“後入れ先出し”レジスタ）と、
“プラス１”素子56と、デコーダ57と、定数発生器59を
具える。これらの素子の機能並びにこれらの素子がシー
ケンサ内でどのように接続されるかについて以下に詳述
する。図を簡単明瞭にするため接続ラインを単線で示し
てあるが、これらラインの多くは実際には数ビツト幅の
信号を転送するのに好適なものであること明らかであ
る。スタツク58は３個のデータ入力端子及び３個のデー
タ出力端子を有し、各データ入力端子はデータ出力端子
と対になつている。各入出力端子対は所定のマルチプレ
クサに接続し、スタツクの各入出力端子対を各マルチプ
レクサに関連させる。入出力端子対Ｐ₅₀，Ｐ₅₁のデータ
入力端子をマルチプレクサ50,51の出力ライン60,61にそ
れぞれ接続する。入出力端子対Ｐ₅₀，Ｐ₅₁のデータ出力
端子をマルチプレクサ50,51の入力ゲートＭ₁にそれぞれ
接続する。入出力端子対Ｐ₅₂のデータ出力端子はマルチ
プレクサ52の入力ゲートＭ₁に接続し、データ入力端子
は“プラス１”素子56の出力端子に接続する。

第２図につき既に述べたように、シーケンサは４個の入
力端子、即ち条件レジスタ（第２図の13）に接続された
第１入力端子80と、命令レジスタ（第１図の10）に接続
された第２入力端子81と、マイクロコードレジスタ（第
２図の14）の出力端子に接続された第３及び第４入力端
子78及び79を具える。各マイクロ命令ワードはマイクロ
オペレーシヨンコード（以後マイクロオペコードと称
す）とマイクロアドレスフイールドを有する。マイクロ
オペコードはシーケンサの第３入力端子78に供給され、
マイクロアドレスフイールドは第４入力端子79に供給さ
れる。

マイクロオペコードはハンドラの実行のために次のマイ
クロ命令ステツプのアドレスを計算する方法を指定す
る。シーケンサの第３入力端子78はデコーダ57の第１入
力端子に接続される。このデコーダの第２入力端子はシ
ーケンサの第１入力端子80に接続される。このデコーダ
は条件レジスタ（第２図の13）からの条件コード及びマ
イクロオペコードをデコードする。デコードされた信号
は３個のマルチプレクサ(50,51,52)及びスタツク58を制
御する。この目的のために、デコーダの第１出力端子を
接続ライン64を経てマルチプレクサ50の制御入力端子に
接続する。デコーダの第２及び第３出力端子を接続ライ
ン65及び66を経てマルチプレクサ51及び52の制御入力端
子にそれぞれ接続する。デコーダの第４出力端子を接続
ライン67を経てスタツク58の制御入力端子に接続する。
各マルチプレクサはその制御入力端子に供給されるデコ
ードされた信号に応じて所定の状態に切り換わり、その
入力ゲートの１つを選択してこの入力ゲートに存在する
信号を関連する出力レジスタに転送する。別個のデコー
ダ57を具える本例は一例にすぎない。他の例として、例
えば各マルチプレクサ及びスタツクに各別のデコーダを
設け、マイクロオペコード及び条件レジスタからの条件
信号をマルチプレクサ及びスタツクに直接供給するよう
にしてもよい。これら２つの方法のどちらを選択するか
はシーケンサの動作にとつて重要なことではなく、両方
法とも正確に同一の結果をもたらす。

シーケンサの動作を種々の実行可能なマイクロオペコー
ドと関連して説明する。これらのマイクロオペコードは
例えば次の通りである。

(a)NEXT：このマイクロオペコードが位置するアドレス
よりも１大きいアドレス値を有するアドレス（アドレス
＋１＝新アドレス）に位置する実行中のハンドラ内のマ
イクロ命令ワードをアドレス； (b)BRANCH：関連するマイクロアドレスフイールド（本
例では３部構成アドレスの部分III）内に与えられてい
るアドレスに位置する実行中のハンドラ内のマイクロ命
令ワードをアドレス；このマイクロオペコードでは無条
件ブランチと条件付きブランチとを区別することができ
る。無条件ブランチの場合にはマイクロアドレスフイー
ルドに与えられているアドレスが常にアドレスされる。
しかし、条件付きブランチの場合には選択された条件が
満足される場合にのみそのアドレスがアドレスされる。

(c)JUMP：実行中のハンドラと同一タイプであるが異な
る番号を有するハンドラをアドレス；アドレスすべきハ
ンドラの番号は関連するマイクロアドレスフイールドに
与えられる。

(d)NEXT INSTRUCTION：命令レジスタ内の次のマクロ命
令に基づいて次の命令ハンドラを選択； (e)JSR：第１タイプのハンドラ（即ち、マイクロサブル
ーチン）をアドレスし、JSR命令に続くマイクロ命令の
アドレスをスタツクに置く； (f)RETURN：スタツクからマイクロアドレスをフエツ
チ； (g)JUMP SP：第２タイプのハンドラ（即ち、特殊ハンド
ラ）をアドレス； シーケンサによるこれらマイクロオペコードの各々の処
理を以下に詳細に説明する。これらマイクロオペコード
を上記と同一の順序で説明する。

ａ）NEXT：マルチプレクサ52の出力レジスタ55が出力ラ
イン63を経てフエツチすべきマイクロ命令ワードの３部
構成アドレスの部分IIIを出力している。フエツチすべ
きこのマイクロ命令ワードはマイクロオペコード“NEX
T”を持つている。出力ライン63に接続された入力端子
を有する“プラス１”素子56が出力ライン63上に存在す
る３部構成アドレスの部分IIIに１を加算する（アドレ
スｉ→アドレスｉ＋１）。１が加算されたアドレスはラ
イン68を経てマルチプレクサ52の入力ゲートＭ₆に供給
される。デコーダ57はマイクロオペコード“NEXT”をデ
コードする。ライン66上のデコードされた“NEXT”信号
の制御の下で、マルチプレクサ52の入力ゲートＭ₆が選
択される。従つて、３部構成アドレスの１が加算された
部分IIIが出力レジスタ55及びライン63を経て出力ゲー
トシステム16に転送される。ライン65及び64上のデコー
ドされた“NEXT”信号はそれぞれマルチプレクサ51及び
50の入力ゲートＭ₇を選択してこれら入力ゲートに存在
する信号を関連する出力レジスタにストアする。マルチ
プレクサ50及び51の入力ゲートＭ₇は関連する出力レジ
スタの出力端子に直接接続されている。３部構成アドレ
スの部分Ｉ及びIIはそれぞれライン61及び62を経て出力
ゲートシステム16に転送される。従つて、マイクロオペ
コード“NEXT”の場合には３部構成アドレスの部分III
のみが変更され、部分Ｉ及びIIは同一のままである。従
つて、同一タイプの同一ハンドラの次の命令ワードがア
ドレスされる。この場合、出力ゲートシステム16に供給
されるアドレス信号はこのマイクロオペコードでそれぞ
れ選択されたマルチプレクサの入力ゲートに供給されて
いるアドレス信号から成る（Ｍ₇，Ｍ₇，Ｍ₆）の形にな
る。ライン67上のデコードされた“NEXT”信号の制御の
下で、スタツク58は不作動に維持される。

ｂ）BRANCH： １．無条件ブランチ：アドレスすべきマイクロ命令ワー
ドのアドレスはマイクロオペコードとして“ＢＲＡＮＣ
Ｈ”を含むマイクロ命令ワードのマイクロアドレスフイ
ールドに与えられる。このアドレス（３部構成アドレス
の部分III）はシーケンサに入力端子79を経て供給さ
れ、次いでライン60を経てマルチプレクサ52の入力ゲー
トＭ₅に供給される。ライン66上のデコードされた“Ｂ
ＲＡＮＣＨ”信号の制御の下で、マルチプレクサ52の入
力ゲートＭ₅が選択される。従つて、アドレスすべきマ
イクロ命令ワードの３部構成アドレスの部分IIIが出力
レジスタ55及びライン63を経て出力ゲートシステム16に
転送される。アドレスすべきマイクロ命令ワードは同一
タイプの同一のハンドラ内に存在するため、３部構成ア
ドレスの部分Ｉ及びIIは同一のままにする。これはマイ
クロオペコード“NEXT”について説明したようにマルチ
プレクサ50及び51の入力ゲートＭ₇の信号を選択するこ
とにより構成される。この場合に出力ゲートシステム16
に供給されるアドレス信号は（Ｍ₇，Ｍ₇，Ｍ₅）の形に
なる。ライン67上のデコードされた“BRANCH”信号の制
御の下で、スタツク58は不作動に維持される。

２．条件付きブランチ：マイクロオペコードが条件付き
ブランチの場合には、その条件は入力端子80を経てデコ
ーダ57に供給される。この条件に応じてデコーダはライ
ン66上の制御信号により、条件が満足されたときマルチ
プレクサ52の入力ゲートＭ₅を選択し（ブランチ）、条
件が満足されないときマルチプレクサ52の入力ゲートＭ
₆を選択する（ブランチせず、“NEXT”になる）。

ｃ）JUMP：アドレスすべきハンドラのアドレス（本例で
はハンドラの番号）はマイクロオペコードとして“ＪＵ
ＭＰ”を含むマイクロ命令ワードのマイクロアドレスフ
イールドに与えられる。このアドレス（３部構成アドレ
スの部分II）はシーケンサに入力端子79を経て供給さ
れ、次いでライン82を経てマルチプレクサ51の入力ゲー
トＭ₅に供給される。デコーダ57はマイクロオペコード
“JUMP”をデコードする。ライン65上のデコードされた
“JUMP”信号の制御の下で、マルチプレクサ51の入力ゲ
ートＭ₅が選択される。ライン67上のデコードされた“J
UMP”信号の制御の下で、スタツク58が不作動に維持さ
れる。ライン66上のデコードされた“JUMP”信号はマル
チプレクサ52の入力ゲートＭ₄を選択する。マルチプレ
クサ52の入力ゲートＭ₄は定数発生器59の出力端子に接
続される。定数発生器59はその出力端子70に、ハンドラ
の第１マイクロ命令ワードの３部構成アドレスの部分II
Iを表わすアドレス信号を常に出力する。第3d図に示す
例では、この発生器の出力端子70にはアドレス信号“00
0”が発生する。ライン64上のデコードされた“JUMP”
信号はマルチプレクサ50の入力ゲートＭ₇を選択する。
この場合に出力ゲートシステム16に供給されるアドレス
信号は（Ｍ₇，Ｍ₅，Ｍ₄）の形になる。

ｄ）NEXT INSTRUCTION：デコーダ57がマイクロオペコー
ド“NEXT INSTRUCTION”をデコードする。ライン66上の
デコードされた“NEXT INSTRUCTION”信号の制御の下
で、マルチプレクサ52の入力ゲートＭ₄が選択される。
この入力ゲートＭ₄は定数発生器59の、マイクロオペコ
ード“JUMP”につき述べたアドレス信号を出力する出力
端子70に接続される。ライン65上のデコードされた“NE
XT INSTRUCTION”信号の制御の下で、マルチプレクサ51
の入力ゲートＭ₄が選択される。この入力ゲートＭ₄はラ
イン74を経てシーケンサ11の入力端子81に接続される。
命令レジスタ（第２図の10）に接続されたこの入力端子
81にはハンドラの番号（３部構成アドレスの部分II）の
形態の次のマイクロ命令が供給される。ライン64上のデ
コードされた“NEXT INSTRUCTION”信号の制御の下で、
マルチプレクサ50の入力ゲートＭ₄が選択される。マル
チプレクサ50の入力ゲートＭ₄は定数発生器59の出力端
子73に接続される。この定数発生器59の出力端子73は命
令ハンドラ（第３タイプのハンドラ）に対する３部構成
アドレスの部分Ｉを表わすアドレス信号を常時出力す
る。ライン67上のデコードされた“NEXT INSTRUCTION”
信号の制御の下で、スタツク58は不作動に維持される。
第3d図の例では、定数発生器の出力端子73はアドレス信
号“10”を出力する。この場合に出力ゲートシステム16
に供給されるアドレス信号は（Ｍ₄，Ｍ₄，Ｍ₄）の形に
なる。

ｅ）JSR：デコーダ57はマイクロオペコード“ＪＳＲ”
をデコードする。ライン66上のデコードされた“ＪＳ
Ｒ”信号の制御の下で、（マイクロオペコード“ＪＵＭ
Ｐ”の場合と同様に）マルチプレクサ52の入力ゲートＭ
₄が選択される。ライン65上のデコードされた“ＪＳ
Ｒ”信号の制御の下で、マルチプレクサ51の入力ゲート
Ｍ₅が選択される。マルチプレクサ51のこの入力ゲート
Ｍ₅にはマイクロサブルーチン内のハンドラの番号が供
給される。この番号は（マイクロオペコード“ＪＵＭ
Ｐ”の場合と同様に）入力端子79に供給されるマイクロ
アドレスフイールドから出される。ライン64上のデコー
ドされた“ＪＳＲ”信号の制御の下で、マルチプレクサ
50の入力ゲートＭ₂が選択される。このマルチプレクサ5
0の入力ゲートＭ₂は定数発生器59の出力端子71に接続さ
れる。この定数発生器59の出力端子71はマイクロサブル
ーチン（第１タイプのハンドラ）に対する３部構成アド
レスの部分Ｉを表わすアドレス信号を常に出力する。第
3d図に示す例では、定数発生器の出力端子73はアドレス
信号“00”を出力する。この場合に出力ゲートシステム
16に供給されるアドレス信号は（Ｍ₂，Ｍ₅，Ｍ₄）の形
になる。ライン67上のデコードされた“ＪＳＲ”信号の
制御の下で、スタツク58が駆動される。このスタツクは
“プツシユ”動作を行う。プツシユ動作とは、マイクロ
オペコード“JSR”を有するこのマイクロ命令のアドレ
スが(j,k,1)であつた場合スタツクの一番上に(j,k,1+1)
の３部構成アドレスを書込むことを意味する。

ｆ）RETURN：デコーダ57がマイクロオペコード“RETUR
N”をデコードすると、ライン64,65及び66上のこのデコ
ードされた信号の制御の下で各マルチプレクサ50,51,52
の入力ゲートＭ₁が選択される。各マルチプレクサの入
力ゲートＭ₁はスタツク58の関連する出力端子に接続さ
れる。ライン67上のデコードされた“ＲＥＴＵＲＮ”信
号の制御の下で、スタツク58は“ホツプアツプ”動作を
行ない、この動作中にスタツクの一番上のデータをフエ
ツチして除去する。この場合に出力ゲートシステム16に
供給されるアドレス信号は（Ｍ₁，Ｍ₁，Ｍ₁）の形にな
る。

ｇ）JUMP SP：このマイクロオペコードの場合にはマル
チプレクサ51及び52の動作は上述したマイクロオペコー
ド“JSR”の場合の動作と同一である。しかし、マルチ
プレクサ50はライン64上のデコードされた“JUMP SP”
信号の制御の下で、入力ゲートＭ₈が選択される。マル
チプレクサ50の入力ゲートＭ₃は定数発生器59の出力端
子72に接続されている。この定数発生器の出力端子72は
特殊ハンドラ（第３タイプのハンドラ）に対する３部構
成アドレスの部分Ｉを表わすアドレス信号を常に出力す
る。第3d図の例では、定数発生器の出力端子72はアドレ
ス信号“01”を出力する。この場合に出力ゲートシステ
ム16に供給されるアドレス信号は（Ｍ₃，Ｍ₅，Ｍ₄）の
形になる。ライン67上のデコードされた“JUMP SP”信
号の制御の下で、スタツク58は不作動に維持される。

【図面の簡単な説明】

第１図はデータ処理システムの主構成部を示す図、 第２図は本発明データ処理装置の制御セクシヨンの一実
施例を示す図、 第3a図は本発明データ処理装置の制御セクシヨンのマイ
クロコードメモリの種々の部分を示す図、 第3b図はマイクロコードメモリの構造の簡単な一例を示
す図、 第3c図及び3d図は本発明によるアドレスの形成方法及び
これらアドレスとマイクロ命令ワードとの関係の一例を
示す図、 第４図は本発明データ処理装置の制御セクシヨンの一部
を構成するシーケンサの一実施例を示す図である。 １……データ処理装置、２……メインメモリ ３……バス、４……内部バス ５……制御ライン、Ａ……内部メモリセクション Ｂ……制御セクシヨン、Ｃ……処理セクシヨン Ｄ……入出力インターフエースセクシヨン 10……命令レジスタ、11……シーケンサ 12……マイクロコードメモリ 13……条件レジスタ 14……マイクロ命令レジスタ 15……制御セクシヨン、20……記憶セクシヨン 21……アドレスデコーダセクシヨン 22……アドレス入力、23……データ出力端子 24,25,24′,25′……アドレスライン Ｇ₀，Ｇ₁……インバータ、26……電源端子 ｘ……トランジスタ 27,28,29……ANDゲート 30,31,32……ORゲート Ｉ，II，III……３部構成アドレスの第１，第２，第３
部分 50,51,52……マルチプレクサ 53,54,55……出力レジスタ 56……“プラス１”素子 57……デコーダ、58……スタツク 59……定数発生器 78,79,81……入力端子。

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭52−30352（ＪＰ，Ａ) 特開 昭50−153835（ＪＰ，Ａ) 特開 昭57−203141（ＪＰ，Ａ) 特開 昭57−57344（ＪＰ，Ａ)

Claims (3)

【特許請求の範囲】
1. 【請求項１】マイクロ命令を実行する処理セクション
   (C)と、前記マイクロ命令をその出力端子から出力する
   制御セクション(B、15)とを具える一方、該制御セクショ
   ンが前記マイクロ命令を記憶するマイクロコードメモリ
   (12)と、命令レジスタ(10)の出力と前記マイクロコード
   メモリの出力との供給をうけて該マイクロコードメモリ
   をアドレスするマルチプレクサ手段を含むアドレス選択
   回路(11)とを具備するようなデータ処理装置において、 前記マイクロ命令は、各々がハンドラを構成すると共に
   一様な個数でない連続したアドレスを占める複数の群と
   して前記マイクロコードメモリ中に記憶され、前記アド
   レスの各々はオペコードを記憶する部分を含み、 前記マルチプレクサ手段は、前記ハンドラを指定するハ
   ンドラアドレスを発生する第１マルチプレクサ(51)と、
   該第１マルチプレクサと並列的に動作し指定されたハン
   ドラのハンドラ内アドレスを発生する第２マルチプレク
   サ(52)とを有し、 前記第２マルチプレクサは一連の連続したハンドラ内ア
   ドレスを発生させるためのレトロ結合手段(56)を有し、 前記アドレス選択回路は前記マイクロコードメモリから
   読み出されたオペコードをデコードして前記第１及び第
   ２マルチプレクサの少なくとも何れか一方を制御するデ
   コード手段(57)を有しており、 且つ前記マイクロコードメモリは、前記種々のハンドラ
   を構成する順次のマイクロ命令群間の不使用アドレス位
   置をハードウエアで実現してないスパース構造を有し、
   受信アドレスをデコードするＡＮＤデコーダ手段(27,2
   8,29)と、該デコーダ手段の各ＡＮＤゲートにより制御
   され対応するマイクロ命令を出力するマルチＯＲ出力手
   段(30,31,32)とで実現されている ことを特徴とするデータ処理装置。
2. 【請求項２】前記アドレス選択回路は前記第１及び第２
   マルチプレクサと並列に設けられ前記ハンドラの複数の
   群の何れかの群を指すハンドラ群アドレスを発生する第
   ３マルチプレクサを更に有していることを特徴とする特
   許請求の範囲第１項に記載のデータ処理装置。
3. 【請求項３】前記複数のハンドラ群の中の第１の群のハ
   ンドラは前記命令レジスタの所定の内容を介して専ら選
   択され、前記複数のハンドラ群の中の第２の群のハンド
   ラは前記マイクロコードメモリの出力を介して専ら選択
   されることを特徴とする特許請求の範囲第２項に記載の
   データ処理装置。