JPH03209569A

JPH03209569A - 論理シミュレーション方法

Info

Publication number: JPH03209569A
Application number: JP2004926A
Authority: JP
Inventors: Tetsuya Hasebe; 鉄也長谷部; Hiroaki Hayashi; 博昭林; Kazuki Shinoda; 一樹篠田
Original assignee: Tokyo Electron Ltd
Current assignee: Tokyo Electron Ltd
Priority date: 1990-01-12
Filing date: 1990-01-12
Publication date: 1991-09-12
Anticipated expiration: 2014-01-20
Also published as: KR0134036B1; US5446748A; JP2847310B2; KR910014809A

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［発明の目的］（産業上の利用分野）本発明は、論理シミュレーション方法に関する。

（従来の技術）一般に、半導体デバイスは多数の基本機能素子からなる
論理回路によって構成されるが、例えば新しい半導体デ
バイスを設計する際においては、設計した論理回路が期
待通りの動作を行うか否か等を予め論理シミュレータに
よりシ竜ニレ−ジョンしている。このような論理シミュ
レータは、従来汎用コンピュータ等を用いて、ソフトウ
ェアによって構成されていた。

また、このような論理シミュレータにおける論理シミュ
レーションの高速化を図るため、例えば特開昭５９−３
６５２号公報、特開昭８３−２５７８４１号公報等にお
いて、上述したような論理シミュレータのソフトウェア
の一部を、ハードウェアに置き換えた論理シミュレータ
が提案されている。

ところで、通常、ロジック回路を構成するゲート（セル
）に、ある入力の変化（イベント）があった時、セルの
立ち上り、立ち下がり特性等によって、ある遅延時間を
もってイベントが出力されるが、この入力から出力まで
の遅延時間内に他の入力イベントがあった場合、出力が
、　Ｅ−（発振状態）または”Ｘ’　　（不定状態）と
なったり、入力イベントの入力順序と出力イベントの出
力順序とが一致しない追い越し等のタイミングエラーが
発生する場合がある。また、例えばフリップフロップ、
カウンタ等のメモリーセル等においては、セットアツプ
タイム、ホールドタイム等のタイミングエラーが発生す
る場合がある。

このため、従来の論理シミュレータでは、遅延時間の計
算等を行わず、タイミングエラーを検出せずにシミュレ
ーションを実施するモードと、遅延時間の計算等を行い
、タイミングエラーの有無を検出しながらシミュレーシ
ョンを実行し、タイミングエラーが発生した場合は、こ
のタイミングエラーを表示するモードを選択することが
できるよう構成されていた。

（発明が解決しようとする課題）しかしながら、上述した従来の方法では、表示画面等に
よりタイミングエラーの発生を知ることはできるが、シ
ミュレーション結果にはこのタイミングエラーの発生が
反映されておらず、実際の状態とは異なる状態がシミコ
レ−ジョンされてしまうという問題があった。

本発明は、かかる従来の事情に対処してなされたもので
、従来に較べてより実際の状態に近い正確なシミュレー
ションを行うことのできる論理シミュレーション方法を
提供しようとするものである。

［発明の構成］（課題を解決するための手段）すなわち本発明の論理シミュレーション方法は、複数の
セルと、これらのセルを接続する複数のネットからなる
ロジック回路の動作をシミュレションするに際し、前記
セルの入力タイミングからタイミングエラーを検出し、
前記タイミングエラーが検出された場合、このタイミン
グエラーが検出された前記セルの出力を該タイミングエ
ラー発生による値に設定して前記シミュレーションを実
行することを特徴とする。

（作　用）本発明の論理シミュレーション方法では、タイミングエ
ラーが検出された場合、このタイミングエラーが検出さ
れたセルの出力を該タイミングエラー発生による値に設
定してシミュレーションを実行する。、（例えば、フリ
ップフロップのデータインブッ［・セットアツプタイム
エラー発生時には、その時のデータではなくてそのデー
タに変化する前のデータをタイミングエラーが検出され
たセルの出力に反映、設定させる。）したがって、シミ
ュレーション結果にはこのタイミングエラーの発生が反
映されており、従来に較べてより実際の状態に近い正確
なシミュレーションを行うことができる。

（実施例）以下、本発明方法を　１チツプのハードウェア論理シミ
ュレータに適用した実施例を、図面を参照して説明する
。

第１図に示すように、この実施例の論理シミュレータは
、　■チップ上に形成されたハードウェアから構成され
るシミュレーションチップ１と、例えば複数のＲＡ　Ｍ
から構成されるデータ収容部２と、入出力装置としての
エンジニアリング・ワーク・ステーション（以下ＥＷＳ
という）３とからその主要部が構成されている。

上記シミュレーションチップ１は、タイムホイール部（
以下ＴＷＵという）１１と、アキュムレータ部（以下Ａ
ＣＵという）１２と、ファンクションロジック部（以下
ＦＤＵという）１３とから構成されている。また、この
シミュレーションチップ１は、タイミングエラーを検出
せずにシミュレーションを実施するモード（以下Ａモー
ドという）と、タイミングエラーの有無を検出しながら
シミュレーションを実行し、タイミングエラーが発生し
た場合は、このタイミングエラーを表示するモード（以
下Ｂモードという）と、タイミングエラーが発生した場
合は、このタイミングエラーが検出されたセルの出力を
該タイミングエラー発生による値に設定してシミュレー
ションを実行し、このタイミングエラーを反映したシミ
ュレーションを実施するモード（以下Ｃモードという）
とを選択することができるよう構成されている。

一方、データ収容部２は、コンディションステ−トメモ
リ−（以下ＣＯＭという）２１、テストベクタメモリー
（以下ＴＶＭという）２２、タイムホイールメモリー（
以下ＴＷＭという）２３、イベントテーブルメモリー（
以下ＥＴＭという）２４、ネットインフォメーションメ
モリー（以下ＮＩＭという）２５、結果格納用メモリー
（以下Ｒ５Ｍという）２６、セルスペックメモリー（以
下ＣＳＭという）２７、ネットシグナルステートメモリ
ー（以下ＳＴＭという）２８等から構成されている。

上記シミュレーションチップ１とデータ収容部２は、外
部バス（外部データバス、外部アドレスバス）４を介し
て接続されている。

また、シミュレーションチップ１内のＴＷＵ　１１、Ａ
ＣＵ１２、ＦＤＵ１３は内部バス（内部データバス、内
部アドレスバス）１４を介して接続されている。

さらに、複数のメモリーのうちＳＴＭ２８だけは、専用
のステートバス（ステートデータバス、ステートアドレ
スバス）３０を介してＡＣＵ１２に接続されている。

シミュレーションに必要なデータは、ＥＷＳ　３によっ
て入力され、データ収容部２に転送され、必要に応じて
シミュレーションチップ１に取り込まれるが、データ収
容部２のメモリーのうち、Ｃ０Ｍ２１には、ＥＷＳ　３
との応答時に必要なデータが収容される。

シミュレーションに必要なデータとしては、ロジックの
構成に関するデータすなわち各セル（論理素子）の接続
状態に関するネットインフォメーションデータおよび各
セルのスペックに関するセルスペックデータと、シミュ
レーション用の入力信号に関するテスト・ベクタ等があ
るが、これらは、シミュレーションに先立って予めＥＷ
Ｓ　３からＴＶＭ２２、Ｎ１Ｍ２５、Ｃ３Ｍ２７内に書
き込まれる。

なお、ＴＶＭ２２に格納されるテスト・ベクタには、例
えば入力信号の立ち上り、立ち下がり等の変化（以下イ
ベントという）の種類と、イベントの発生したネット名
に関する情報が発生時刻順に記載されている。また、そ
れぞれのイベントには、イベントの発生順を示すイベン
トゲートフラグが付されている。

また、Ｎｘ間２５ｉこ格納されるネットインフォメーシ
ョンデータは、第４図に示すように例えばあるセルの出
力側のネットがどのセルに接続されているかを示すネッ
ト次段メモリー（以下Ｎ　Ｎ　Ｍという）２５ａおよび
拡張ネット次段メモリ（以下ＥＮＮＭという）２５ｂと
、あるセルの入力側にどのネットが接続されているかを
示すネット前段メモリー（以下ＮＢＭという）２５Ｃお
よび拡張ネット前段メモリー（以下ＥＮＢＭという）２
５ｄとに分けられている。また、このネットインフォメ
ーションデータには、セル種（例えばＡＮＤゲートであ
るかＯＲゲートであるか等）に関する情報およびセルの
ファンアウト（負荷容量）に関する情報が含まれている
。また、Ｃ５Ｍ２７内に格納されるセルスペックデータ
は、各セルのホールドタイム、セットアツプタイム等の
タイミングエラーおよびファンアウトによる遅延時間を
算出するのに必要となる性能を示すもの等である。

なお、上述したロジックの構成に関するデータにおいて
、例えばフリップフロップ、カウンタ等のメモリーセル
については、セットアツプタイム、ホールドタイム等の
タイミングエラーを検出するため、次のように取り扱う
。

すなわち、例えば第２図に示すように、メモリーセル（
フリップフロップ）１０１の入力側のネット１０２〜１
０５には、タイミングエラーを検出するためのタイミン
グセル１１１が接続されている。このタイミングセル１
１１は、タイミングセルイネーブル信号によって動作し
、ネット１０２〜１０５からの入力のタイミングが所定
のタイミングより短い場合は、各タイミングエラー項目
毎に、例えばクロックパルス幅エラー検出信号：ハイ、
クロックパルス幅エラー検出信号二ローデータインプッ
トセットアツプタイムエラー検出信号、データインプッ
トホールドタイムエラー検出信号、プリセットパルス幅
エラー検出信号、プリセットリムーヴアルタイムエラー
検出信号、プリセットインヒビトタイムエラー検出信号
、クリアパルス幅エラー検出信号、クリアリムーウ゛ア
ルタイムエラー検出信号、クリアリムーヴアルタイムエ
ラー検出信号等のタイミングエラー検出信号を発生する
。

すなわち、ＥＷＳ　３からフリップフロップ、カウンタ
等のメモリーセルを入力すると、Ｎ１Ｍ２５には、第２
図に示すように、メモリーセル１０１にタイミングセル
１１１が接続された形で入力される。そして、タイミン
グエラー検出を実施しないシミュレーションを行う場合
（Ａモード）は、このタイミングセル１１１を動作させ
ない。また、タイミングエラーを表示する場合あるいは
タイミングエラーを反映させたシミュレーションを行う
場合（ＢモードおよびＣモード）は、タイミングセル１
１１にタイミングセルイネーブル信号を与え、タイミン
グセル１１１を動作させることにより、タイミングエラ
ーを検出する。

なお、第２図には、メモリーセル］０１およびタイミン
グセル１１１が、多入力多出力のセルとして示されてい
るが、実際には、メモリーセル１０１およびタイミング
セル１１１は、各出力毎に分割された多大カー出力の複
数のセルとして取り扱うことにより、通常のゲートと同
様な取り扱いを行う。

次に、　■チップ上に形成されたハードウェアから構成
されるシミュレーションチップ１の構成および動作につ
いてＴＷＵＩＩ、ＡＣＵ１２、ＦＤＵｌＢの順に説明す
る。

ＴＷＵ　１１は、例えば第３図に示す如く構成されてい
る。

ＴＷＵＩＩにおいては、ＥＷＳ３からＴＶＭ２２に書き
込まれたテスト・ベクタを順次読み込み、ＴＷＭ２３と
ＥＴＭ２４に展開するとともに、新しく発生したイベン
トを発生時刻順にこれらのテスト・ベクタ間に書き込む
。

すなわち、上記ＴＷＭ２Ｂは、イベントを管理するメモ
リーであって、アドレスを絶対時間で持ち、データとし
てイベントの発生ネット名、イベント値等のイベントに
関するデータを格納したＥＴＭ２４内のアドレス値（ポ
インター）、次のイベントの発生時間（ＴＷＭのアドレ
ス：ポインター）等を格納する。また、ＥＴＭ２４は、
データとしである時間に発生したイベントの発生ネット
名、イベント値を持ち、さらに同時間に発生した別のイ
ベントデータが格納されているＥＴＭのアドレス値（ポ
インター）等を持つ。

ＴＷＵｌ　１のデータバスレジスタ４０は、内部バスと
外部バスとをつなぐ双方向レジスタである。

また、コンパレイティプロシック４１は、同時間に発生
するイベントかどうかを判断するものであり、データチ
エツクロジック４２は、新しく発生したイベントやロー
ドしてきたイベントがポインターを切断するかどうか（
ポインターのチェーンをつなぎ直す必要があるか）また
は、メモリーの書き込みが禁止でないかどうか等を判断
する。また、加算ロジック４３は、現在の絶対時間とデ
イレ−値から新しく発生したイベントの絶対時間を算出
する。

また、ＴｖＭカウンタ４４は、ＴｖＭ２２のテスト・ベ
クタをＴＷＭにロードするためのものであり、ＴＷＭカ
ウンタ４５は、ＴＷＭ２３のアドレスとなる絶対時間を
、ＥＴＭカウンタ４６は、ＥＴＭ２４のアドレスを示す
。

また、ビフォーイベントレジスタ（以下ＢＥレジスタと
いう）４７は、現時間のＴＷＭ２３のデータを示す。ネ
クストイベントレジスタ（以下ＮＥレジスタという）４
８は、ＴＶＭ２２からロドされたデータや新しく発生し
たイベントデータを格納し処理する。

また、ＴＷＵコントロールロジック４９は、ＴＷＵＩＩ
の動作を制御する。

次にＴＷＵＩＩの動作を説明する。

まず、ＴＷＵＩＩは、ＴＶＭ２２内に収容されたシミュ
レーションを行うテスト・ベクターを、ＴＷＭ２Ｂにロ
ードする。（但し、ＴＷＭ２３の示す時間範囲のみロー
ド）。

上記動作で、同時間に発生するイベントがあれば、その
イベントの発生ネット名、イベント値をＥＴＭ２４に書
き込み、このＥＴＭ２４のアドレスをＴＷＭ２３のポイ
ンターとして書き込む。なお、この動作は、ＢＥレジス
タ４７と、ＮＥレジスタ４８を用いて行う。また、ロー
ドしたイベントが先にロードしたイベントを越え、ＴＷ
Ｍ２Ｂの次の発生時間を示すポインターを更新する（ポ
インターのチェーンをつなぎ直す）必要があればポイン
タの更新を行う。

上述のようにしてＴＶＭ２２からＴＷＭ２３へのテスト
・ベクターのロードが終了すると、ＡＣＵ１２からのイ
ベント読み出し要求信号（ＡＣＵリクエスト）を受けて
順次イベントをＴＷＭ２３からＡＣＵ１２へと読み出す
。

データを送り出すと、外部バス４の使用権はＡＣＵ１２
に移り、ＴＷＵＩＩは、ＦＤＵ１３から来る新しく発生
したイベント書き込み要求信号またはＡＣＵ１２からの
ＡＣＵリクエストが来るまで待機状態となる。

そして、ＡＣＵリクエストが来ると、再び、順次イベン
トをＴＷＭ２３からＡＣＵ１２へと読み出す。

ＦＤＵ１３からイベント書き込み要求信号が発生したと
き、内部データバス１４には新しく発生したイベントの
発生ネット名、イベント値とデイレ−値が送られて来て
いる。ＴＷＵｌ　１は、このデータをデータバスレジス
タ４０でラッチした後、加算器ロジック４３で現在の絶
対時間とデイレ−値から新しく発生したイベントの絶対
時間を算出してＴＷＭ２３に書き込む。この時、ＴＷＭ
２Ｂの次のイベント発生時間を示すポインターを更新す
る（ポインターのチェーンをつなぎ直す）必要があれば
ポインターの更新を行う。

この後、まだＴＷＭ２３内にイベントがあれば上述した
ように、ＴＷＭ２３からＡＣＵ１２へとイベントを読み
出し、同様な処理を行う。また、ＴＷＭ２３内にイベン
トがなければ、次の時間範囲のテスト・ベクターを、Ｔ
ＶＭ２２からＴＷＭ２３にロードし、上述した処理を繰
り返す。そして、ＴｖＭ２２にあるシミュレーションを
行うテスト・ベクターを全てロードして処理し、それに
よって発生するイベントも全て処理したならば、動作を
終了する。

なお、第３図に示す例では、各メモリーとしてＳ　ＲＡ
Ｍを用いているが、ＤＲＡＭを用いる場合は、ＤＲＡＭ
コントローラ回路を追加する必要がある。

次に第４図を参照してＡＣＵ１２について説明する。

ＡＣＵ１２では、まずＡＣＵコントロールロジック６０
からＡＣＵリクエストを出し、ＴＷＵ　１１からＴＷア
クノリッジ信号に同期して内部バス上に出力されたイベ
ントデータを、Ｉ　ＢＵＳレジスタ６１にラッチする。

ＡＣＵ１２は、ＴＷアクノリッジ信号を受けると外部バ
ス４の占有権を得、イベントデータをラッチしてイベン
ト読み出し要求信号を”Ｌ”にすることで内部動作に入
る。

そして、Ｉ　ＢＵＳレジスタ６１にラッチしたイベント
の発生ネット名（アドレス）によって５７Ｍ２８をアク
セスし、イベントの発生したネットの現状態（論理値）
と、イベントゲートフラグをステータスレジスタ６２に
格納する。

この後、ＩＢＵＳレジスタ６１に格納されているＴＷＵ
ＩＩからのイベント（カレントイベント）のイベントゲ
ートフラグと、ステータスレジスタ６２に格納されてい
る５７Ｍ２８からのイベントゲートフラグとを、ＡＬＵ
６Ｂで比較演算することで、カレントイベントが有効な
イベントであるのか、無効なイベントであるのか、また
は不確定なイベントであるとして、論理値″Ｅ”にリプ
レースしなければならないのかを判断する。

つまり、例えばある入力イベントがセルに入力された時
、セルの立ち上り、立ち下がり特性等によって、出力イ
ベントはある遅延時間をもって出力されるが、この入力
から出力までの遅延時間内に他の入力イベントがあると
出力は、　Ｅ“　（発振状態）またはＸ“　（不定状態
）となる。また、セルの立ち上り遅延時間と、立ち下が
り遅延時間との関係から、出力イベントの順序が入力イ
ベントの順序と逆転する追い越しが発生する場合がある
ので、このようなタイミングエラーを次のようにして検
出する。なお、上記イベントゲートフラグには、イベン
トゲートインフラグとイベントゲートアウトフラグがあ
る。イベントゲートインフラグは、セルの入力にイベン
トがあり、出力にツユ−チャーイベントか発生する場合
、ツユ−チャーイベントをＴＷＭ２Ｂに書き込む時にイ
ンクリメントされる入力順番を示すフラグである。また
、イベントゲートアウトフラグは、ＴＷＭ２３からイベ
ントを取り出す時、どのツユ−チャーイベントまで取り
出したかを示すものである。

第５図に示すように、まず、イベントゲートインフラグ
について、Ｉ　ＢＵＳレジスタ”−ステータスレジスタ。

の演算を行い、その値がゼロであるか否かを判断する（
２０１）。

上記値がゼロであれば、当該セル内部を伝播中のイベン
トは、カレントイベントのみであるか、当該セルを伝播
中のイベントの中で、カレントイベントが最新の入力に
よって発生したものである。

そこで、上記値がゼロの場合は、イベント信号について
判断を行う（２０２）。

そして、カレントイベントが当該ネットの旧信号値を変
えるものであれば有効なイベント・とじて処理する（２
０３）。

一方、カレントイベントが当該ネットの旧信号値を変え
るものでなければ、そのイベントはキャンセルして無か
ったものとする（２０４）。

また、上記（２０１）における演算の値がゼロでない場
合は、当該セル内部を伝播中のイベントが他にも存在す
ることになる。すなわち、例えばカレントイベントがＴ
ＷＭ２Ｂにツユ−チャーイベントとして一旦書き込まれ
、遅延時間の経過後に読み出されてくる前に当該セルの
入力に別のイベントが発生した場合等である。このため
、（２０１）における演算の値がゼロでない場合は、イ
ベントアウトフラグについて、Ｉ　ＢＵＳレジスタ２−　ステータスレジスタ２の演算
を行い、その値がゼロより大きい（１以上）であるか否
か−を判断する（２０５）。

上記値がゼロ以下である場合は、カレントイベントは当
該セルを伝播中に他のイベントに追い越されたことにな
り、無条件でキャンセルする（２０４）。

一方、上記値がゼロより大きい場合（１以上の場合）は
、カレントイベントは当該セルを伝播中に他のイベント
に追い越されないことになり、論理値”Ｅ″のイベント
となる。

そこで、上記値が１以上の場合は、イベント信号につい
て判断を行う（２０６）。

そして、カレントイベントが当該ネットの旧信号値を変
えるものであれば論理値を”Ｅ”として（２０７）、有
効なイベントとして処理する（２０３）。

上述したような判断の結果、カレントイベントが無効で
あると判断された場合は、次のＴＷＵ　１１からのイベ
ントデータの計算に備えて、ＩＢＵＳレジスタ６１のイ
ベントゲートフラグを５７Ｍ２８に書き込んで、カレン
トイベントの処理を終了する。

一方、上記判断において、カレントイベントが有効と判
断された場合は、次のようにして処理を続行する。

すなわち、まず、Ｉ　ＢＵＳレジスタ６１のカレントイ
ベント、および、イベントゲートフラグを５７Ｍ２８に
書き込み、その後、データセレクター６４を介してＲＳ
Ｍ２６にカレントイベン）・の内容を書き残す。

この際、カレントイベントが書き込まれるアドレスは、
ＲＳＭ書き込みアドレスカウンタ６５によって、”　０
０００”から順次’　ＦＰＦＰ”までインクリメントし
ていく。

なお、シミュレーションの結果は、−旦ＴＷＭ２３また
はＥＴＭ２４に書き込まれ、デイレ−時間の後、これら
のメモリーから読み出され、イベントゲートフラグの検
査をした後に始めてバストイベントとなりＲＳＭ２６に
書き込まれる。

次に、ＡＣＵ１２は、カレントイベントによって発生す
る次段セルの出力変化（次段イベント）を求める作業に
入る。

まず、ＩＢＵＳレジスタ６１にラッチしているイベント
の発生したネット名（アドレス）によってＮ１Ｍ２５中
のＮＮＭ２５ａをアクセスし、次段イベントの発生する
可能性のあるネット名（アドレス）、セル種、ファンア
ウトをＮＮレジスタ６６に格納する。ここで、次段イベ
ントの発生する可能性のあるネットが２以上ある場合は
、２番目以降については次段ネットアドレス同士をつな
ぐポインターのみ読みだしておき、最初の次段ネットを
処理した後、ポインターによって次の次段ネットを順次
読み出し処理していく。

次に、ＮＮレジスタ６６に格納した次段ネットのアドレ
スによって、Ｎ１Ｍ２５中のＮ８Ｍ２５Ｃをアクセスし
、次段ネットに影響を与える入力ネットのアドレス、お
よびその入力ビンコード（タロツク、クリアー　データ
イネーブル、ロード等）をＮＢレジスタ６７に格納する
。入力ネットのアドレスが２以上ある場合は、次段ネッ
トの場合と同様に、ポインターを用いて１入力ずつ読み
出していく。また、並列処理により、ＮＮレジスタ６６
に格納した次段ネットのアドレスによって、５１Ｍ２８
をアクセスし、次段ネットの現状態（論理値）とイベン
トゲートフラグをステータスレジスタ６２に格納する。

この後、ＮＢレジスタ６７に格納した入力ネットのアド
レスによって、５１Ｍ２８をアクセスし、入力ネットの
現状態（論理値）をステータスレジスタ６２に格納する
。また、ＮＢレジスタ６７に格納した入力ネットのアド
レスをつなぐポインターによって、ＥＮＢＭ２５ｄをア
クセスし、他の入力ネットのアドレスをＮＢレジスタ６
７に格納する。そして、ステータスレジスタ６２、ＮＮ
レジスタ６６、ＮＢレジスタ６７に格納した次段ネット
、入力ネット、ビンコード、セル種、ファンアウト等に
関する情報を、ステータスレジスタ６２を書き換える毎
に、データセレクター６８から内部バス１４を経由して
ＦＤＵｌＢの入力レジスタに転送する。

全ての情報をＦＤＵｌＢに転送し終わると、ＡＣＵコン
トロールロジック６０からＡＣＵコンティニューか、Ａ
ＣＵリクエストを出して外部バス４の占有権をＦＤＵｌ
Ｂに渡す。

すなわち、次段ネットが複数ある場合は、ＡＣＵコンテ
ィニュー信号を出してＦＤＵｌＢ、ＴＷＵｌｌの処理が
終了するのを待ち、ＴＷアクノリッジがあれば次の次段
ネットについて、上記処理を繰り返す。また、次の次段
ネットがない場合は、内部のＮＮレジスタ６６、ＮＢレ
ジスタ６７、ステータスレジスタ６２を全てクリアし、
次のカレントイベントがＴＷＵＩＩから内部バス１４上
に出力され、ＴＷアクノリッジがあるまでＡＣＵリクエ
ストを出して待機する。

次に第６図を参照してＦＤＵｌＢについて説明する。

まず、ＦＤＵｌＢは、上述のようにしてＡＣＵ１２から
転送されたデータをラッチする。そして、各論理ブロッ
クにおいて、入力端子論理値から出力論理値を決定し、
セル種データにより、指定セルの出力論理値を選択する
。

次に、この選択された出力論理値と、現出力論理値との
比較を行い、イベントの発生（変化の有無）を判断する
。また、イベントビン（イベントが発生したビン）以外
の入力データにより出力が決定される場合は、イベント
の発生無しと判定する。

イベントの発生が無い場合は、内部バス１４にイベント
の発生無しの信号を送り、ＦＤＵｌＢの処理を終了する
。

一方、イベントの発生がある場合は、現出力論理値と、
上記選択された出力論理値より、イベントの立ち上り／
立ち下り変化を判断し、セル種、入力ピン名、出力ピン
名により、Ｃ５Ｍ２７のアドレスを作成し、Ｃ３Ｍ２７
から入力したデータと、ファンアウトデータから遅延時
間を計算して、ネットアドレス、イベントの有無、論理
値とともに内部バス１４に送り出し、ＦＤＵｌＢの処理
を終了する。

こうして、ある時刻において発生したイベントに基づく
ロジック回路の状態がシミュレーシジンされることにな
る。

そして、このような、ＴＷＵＩＩ、ＡＣＵ１２、ＦＤＵ
１３による処理を繰り返すことにより、ＴＶＭ２２内の
テスト・ベクタに応じた被シミユレーシヨンロジックの
時間的な変化を、シミュレーション途中でＥＷＳ　３と
の応答を行うことなく、高速にシミュレーションする。

また、前述した如くシミュレーションモードとしてＣモ
ードが選択されている場合は、−度シミュレーションが
終了した後、タイミングエラーが検出されたセルの出力
を、該タイミングエラー発生による値に設定して同様な
シミュレーションを実行する。

また、シミュレーションモードとしてＡモードが選択さ
れている場合は、上述したようなタイミングエラーの検
出は行わない。

すなわち、この実施例の論理シミュレータでは、タイミ
ングエラーを検出せずにシミュレーションを実施するＡ
モードと、タイミングエラーの有無を検出しながらシミ
ュレーションを実行し、タイミングエラーが発生した場
合は、このタイミングエラーを表示するＢモードと、タ
イミングエラーが発生した場合は、このタイミングエラ
ーが検出されたセルの出力を該タイミングエラー発生に
よる値に設定してシミュレーションを実行し、このタイ
ミングエラーを反映したシミュレーションを実施するＣ
モードとを選択することができるよう構成されている。

したがって、Ｃモードを選択することにより、従来に較
べてより実際の状態に近い正確なシミュレーションを行
うことができる。

また、メモリー以外のロジック部分が全て１チツプ上に
ハードウェアとして形成されており、このハードウェア
単独でシミュレーションを行うことができるので、従来
に較べて高速に短時間でシミュレーションを行うことが
できる。

なお、上記実施例では、１チツプ上にＴＷＵ　１１と、
ＡＣＵ１２と、ＦＤＵ１３とを設けたハードウェア論理
シミュレータに本発明を適用した例について説明したが
、本発明はかかる実施例に限定されるものではなく、複
数（例えば２〜３）チップ上に分割されたハードウェア
論理シミュレータあるいは通常のソフトウェア論理シミ
ュレータ等にも同様にして適用することができる。

［発明の効果］以上説明したように、本発明の論理シミュレーション方
法によれば、従来に較べてより実際の状態に近い正確な
シミュレーションを行うことができる。

【図面の簡単な説明】

第１図は本発明の一実施例の論理シミュレータの全体構
成を示す図、第２図はタイミングエラー検出におけるメ
モリーセルの取り扱いを説明するための図、第３図は第
１図の論理シミュレータのタイムホイール部の構成を示
す図、第４図は第１図の論理シミュレータのアキュムレ
ータ部の構成を示す図、第５図はアキュムレータ部にお
けるタイミングエラー検出手順を説明するための流れ図
、第６図は第１図の論理シミュレータのファンクション
ロジック部の構成を示す図である。１・・・・・・シミュレーションチップ、２・・・・・
・データ収容部（ＲＡＭ）　、３・・・・・・エンジニ
アリング・ワーク・ステーション（入出力装置）、４・
・・・・・外部バス、１１・・・・・・タイムホイール
部、１２・・・・・・アキュムレータ部、１３・・・・
・・ファンクションロジック部、１４・・・・・・内部
ハス、２１・・・・・・コンデイションステートメモリ
ー　２２・・・・・・テストベクタメモリ２３・・・・
・・タイムホイールメモリー　２４・・・・・・イベン
トテーブルメモリー　２５・・・・・・ネットインフォ
メーションメモリー　２６・・・・・・結果格納用メモ
リー　２７・・・・・・セルスペックメモリー　２８・
・・・・・ネットシグナルステートメモリー　３０・・
・・・・ステートバス。

Claims

【特許請求の範囲】

（１）複数のセルと、これらのセルを接続する複数のネ
ットからなるロジック回路の動作をシミュレーションす
るに際し、前記セルの入力タイミングからタイミングエラーを検出
し、前記タイミングエラーが検出された場合、このタイ
ミングエラーが検出された前記セルの出力を該タイミン
グエラー発生による値に設定して前記シミュレーション
を実行することを特徴とする論理シミュレーション方法
。