JP2522541B2 - シミュレ―ション装置及びシミュレ―ション方法 - Google Patents
シミュレ―ション装置及びシミュレ―ション方法Info
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- JP2522541B2 JP2522541B2 JP1072611A JP7261189A JP2522541B2 JP 2522541 B2 JP2522541 B2 JP 2522541B2 JP 1072611 A JP1072611 A JP 1072611A JP 7261189 A JP7261189 A JP 7261189A JP 2522541 B2 JP2522541 B2 JP 2522541B2
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F30/30—Circuit design
- G06F30/32—Circuit design at the digital level
- G06F30/33—Design verification, e.g. functional simulation or model checking
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- G—PHYSICS
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
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- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は被シミュレーション回路の各素子のタイミ
ングエラーを検証しつつ各素子のシミュレーションを行
うシミュレーション装置に関するものである。
ングエラーを検証しつつ各素子のシミュレーションを行
うシミュレーション装置に関するものである。
論理回路設計において、その論理動作及びタイミング
検証のチェック手段として論理シミュレーション装置が
多く用いられている。また、タイミング検証専用のシミ
ュレーション装置もある。
検証のチェック手段として論理シミュレーション装置が
多く用いられている。また、タイミング検証専用のシミ
ュレーション装置もある。
第８図は従来のシミュレーション装置のタイミング検
証動作を示すフローチャートである。以下、同図を参照
しつつその動作を説明する。
証動作を示すフローチャートである。以下、同図を参照
しつつその動作を説明する。
まず、ステップS1で被シミュレーション回路の入力端
子に入力テストパターン信号を入力し、各素子の入力値
に対する出力値を計算することにより、被シミュレーシ
ョン回路のシミュレーションを実行する。次いで、ステ
ップS1で得られたシミュレーション結果に基づき、ステ
ップS2で被シミュレーション回路の各素子の入出力信号
におけるタイミングエラーを検証する。
子に入力テストパターン信号を入力し、各素子の入力値
に対する出力値を計算することにより、被シミュレーシ
ョン回路のシミュレーションを実行する。次いで、ステ
ップS1で得られたシミュレーション結果に基づき、ステ
ップS2で被シミュレーション回路の各素子の入出力信号
におけるタイミングエラーを検証する。
次に、ステップS3において、タイミングエラーが発生
したと認識された場合、ステップS4に移り、ステップS4
で、タイミングエラーの種類、エラーが発生した時刻、
エラーが発生した素子等の、タイミングエラーの原因究
明の参考となるエラーメッセージリストを出力する。一
方、ステップS3においてタイミングエラーが発生しなか
ったと認識された場合、ステップS4に移ることなくステ
ップS5に移る。
したと認識された場合、ステップS4に移り、ステップS4
で、タイミングエラーの種類、エラーが発生した時刻、
エラーが発生した素子等の、タイミングエラーの原因究
明の参考となるエラーメッセージリストを出力する。一
方、ステップS3においてタイミングエラーが発生しなか
ったと認識された場合、ステップS4に移ることなくステ
ップS5に移る。
ステップS5において、被シミュレーション回路の全素
子のシミュレーションが終了したかのチェックを行い、
未だシミュレーションが完了していない素子が存在すれ
ば、ステップS1に戻り、以下、全素子のシミュレーショ
ンが終了するまでステップS1〜S5が繰り返される。
子のシミュレーションが終了したかのチェックを行い、
未だシミュレーションが完了していない素子が存在すれ
ば、ステップS1に戻り、以下、全素子のシミュレーショ
ンが終了するまでステップS1〜S5が繰り返される。
このようにしてシミュレーション装置によりタイミン
グ検証が行われる。
グ検証が行われる。
従来のシミュレーション装置は以上のように各素子の
タイミングエラーを検証し、タイミングエラーメッセー
ジを出力していた。
タイミングエラーを検証し、タイミングエラーメッセー
ジを出力していた。
しかしながら、タイミングエラーメッセージはタイミ
ングエラーの種類、エラーが発生した時刻、エラーが発
生した素子等の情報に止どまっており、上記したエラー
メッセージを参考にするだけではエラー原因究明には更
に、人出により多大な時間を費やさなければならないと
いう問題点があった。
ングエラーの種類、エラーが発生した時刻、エラーが発
生した素子等の情報に止どまっており、上記したエラー
メッセージを参考にするだけではエラー原因究明には更
に、人出により多大な時間を費やさなければならないと
いう問題点があった。
この発明は上記のような問題点を解決するためになさ
れたもので、タイミングエラー原因究明が容易なシミュ
レーション装置及びシミュレーション方法を得ることを
目的とする。
れたもので、タイミングエラー原因究明が容易なシミュ
レーション装置及びシミュレーション方法を得ることを
目的とする。
この発明に係る請求項１記載のシミュレーション装置
は、遅延機能を有する被シミュレーション回路の各素子
のタイミングエラーを検証しつつ前記被シミュレーショ
ン回路の動作シミュレーションを行う装置であって、前
記被シミュレーション回路の各素子ごとに割当てられた
記憶エリアを有する記憶手段と、前記被シミュレーショ
ン回路の複数の入力端子に複数のテストパターン信号を
それぞれ付与する入力信号付与手段と、前記テストパタ
ーン信号に基づき、前記被シミュレーション回路の各素
子の動作シミュレーションを行うシミュレーション実行
手段と、前記被シミュレーション回路の各素子の出力信
号にレベル遷移が生ずる毎に、当該素子に対応する前記
記憶エリアに、少なくとも、当該レベル遷移の内容を特
定するレベル遷移情報と、前記複数の入力端子のうちい
ずれの入力端子に与えられたテストパターン信号が前記
レベル遷移の原因となったかを示すレベル遷移原因情報
とを情報テーブル形式で書込む情報テーブル作成手段と
を備え、当該素子の前記レベル遷移原因情報は、当該素
子の出力信号にレベル遷移が生じる毎に、前段側の素子
に対応する前記記憶エリアに書き込まれた前記レベル遷
移原因情報を受けることによって得ることができ、前記
シミュレーション実行中に、前記被シミュレーション回
路の各素子の入出力信号のタイミングエラーを検出する
タイミングエラー検出手段と、前記タイミングエラー検
出手段よりタイミングエラーが検出されると、前記被シ
ミュレーション回路のうちエラーが検出された素子につ
いての前記情報テーブルに基づき、少なくとも、いずれ
の素子にどのような種類のタイミングエラーが生じたか
等の前記タイミングエラーの内容を特定する情報と、前
記複数のテストパターン信号のうちいずれのテストパタ
ーン信号が当該タイミングエラーの原因となったかを示
すエラー原因パターン特定情報とを含むタイミングエラ
ーメッセージを出力するタイミングエラーメッセージ出
力手段とを備えている。
は、遅延機能を有する被シミュレーション回路の各素子
のタイミングエラーを検証しつつ前記被シミュレーショ
ン回路の動作シミュレーションを行う装置であって、前
記被シミュレーション回路の各素子ごとに割当てられた
記憶エリアを有する記憶手段と、前記被シミュレーショ
ン回路の複数の入力端子に複数のテストパターン信号を
それぞれ付与する入力信号付与手段と、前記テストパタ
ーン信号に基づき、前記被シミュレーション回路の各素
子の動作シミュレーションを行うシミュレーション実行
手段と、前記被シミュレーション回路の各素子の出力信
号にレベル遷移が生ずる毎に、当該素子に対応する前記
記憶エリアに、少なくとも、当該レベル遷移の内容を特
定するレベル遷移情報と、前記複数の入力端子のうちい
ずれの入力端子に与えられたテストパターン信号が前記
レベル遷移の原因となったかを示すレベル遷移原因情報
とを情報テーブル形式で書込む情報テーブル作成手段と
を備え、当該素子の前記レベル遷移原因情報は、当該素
子の出力信号にレベル遷移が生じる毎に、前段側の素子
に対応する前記記憶エリアに書き込まれた前記レベル遷
移原因情報を受けることによって得ることができ、前記
シミュレーション実行中に、前記被シミュレーション回
路の各素子の入出力信号のタイミングエラーを検出する
タイミングエラー検出手段と、前記タイミングエラー検
出手段よりタイミングエラーが検出されると、前記被シ
ミュレーション回路のうちエラーが検出された素子につ
いての前記情報テーブルに基づき、少なくとも、いずれ
の素子にどのような種類のタイミングエラーが生じたか
等の前記タイミングエラーの内容を特定する情報と、前
記複数のテストパターン信号のうちいずれのテストパタ
ーン信号が当該タイミングエラーの原因となったかを示
すエラー原因パターン特定情報とを含むタイミングエラ
ーメッセージを出力するタイミングエラーメッセージ出
力手段とを備えている。
この発明に係る請求項２記載のシミュレーション装置
は、遅延機能を有する被シミュレーション回路の各素子
のタイミングエラーを検証しつつ前記被シミュレーショ
ン回路の動作シミュレーションを行う装置であって、前
記被シミュレーション回路の各素子ごとに割当てられた
記憶エリアを有する記録手段と、前記被シミュレーショ
ン回路の複数の入力端子に複数のテストパターン信号を
それぞれ付与する入力信号付与手段と、前記テストパタ
ーン信号に基づき、前記被シミュレーション回路の各素
子の動作シミュレーションを行うシミュレーション実行
手段と、前記被シミュレーション回路の各素子の出力信
号にレベル遷移が生ずる毎に、当該素子に対応する前記
記憶エリアに、少なくとも、当該レベル遷移の内容を特
定する第１の格納情報と、前記複数の入力端子のうち前
記レベル遷移の原因となったテストパターンを受ける入
力端子を特定する第２の格納情報と、前記レベル遷移が
検出された時間を特定する第３の格納情報と、前記タイ
ミングエラーに関係したテストパターン信号のレベル変
化内容及びそのレベル変化時刻をそれぞれ特定する第４
及び第５の格納情報とを情報テーブル形式で書込む情報
テーブル作成手段とを備え、前記第２の格納情報は、当
該素子の出力信号にレベル遷移が生じる毎に、前段側の
素子に対応する前記記憶エリアに書き込まれた前記第２
の格納情報を受けることによって得ることができ、前記
シミュレーション実行中に、前記被シミュレーション回
路の各素子の入出力信号のタイミングエラーを検出する
タイミングエラー検出手段と、前記タイミングエラー検
出手段よりタイミングエラーが検出されると、前記被シ
ミュレーション回路のうちエラーが検出された素子につ
いての前記情報テーブルに基づき、前記タイミングエラ
ーの種類を特定する第１のエラー情報と、前記複数のテ
ストパターン信号のうちいずれのテストパターン信号が
当該タイミングエラーの原因となったかを示す第２のエ
ラー情報と、前記タイミングエラーが検出された素子を
特定する第３のエラー情報と、前記タイミングエラーに
関係したテストパターン信号のレベル変化時刻を特定す
る第４のエラー情報及びタイミングエラーが検出された
時刻と特定する第５のエラー情報とを含むタイミングエ
ラーメッセージを出力するタイミングエラーメッセージ
出力手段とをさらに備え、前記タイミングエラーに関係
したテストパターン信号は、前記複数の入力端子から前
記タイミングエラーに関係したテストパターンを受ける
入力端子を特定することによって特定される。
は、遅延機能を有する被シミュレーション回路の各素子
のタイミングエラーを検証しつつ前記被シミュレーショ
ン回路の動作シミュレーションを行う装置であって、前
記被シミュレーション回路の各素子ごとに割当てられた
記憶エリアを有する記録手段と、前記被シミュレーショ
ン回路の複数の入力端子に複数のテストパターン信号を
それぞれ付与する入力信号付与手段と、前記テストパタ
ーン信号に基づき、前記被シミュレーション回路の各素
子の動作シミュレーションを行うシミュレーション実行
手段と、前記被シミュレーション回路の各素子の出力信
号にレベル遷移が生ずる毎に、当該素子に対応する前記
記憶エリアに、少なくとも、当該レベル遷移の内容を特
定する第１の格納情報と、前記複数の入力端子のうち前
記レベル遷移の原因となったテストパターンを受ける入
力端子を特定する第２の格納情報と、前記レベル遷移が
検出された時間を特定する第３の格納情報と、前記タイ
ミングエラーに関係したテストパターン信号のレベル変
化内容及びそのレベル変化時刻をそれぞれ特定する第４
及び第５の格納情報とを情報テーブル形式で書込む情報
テーブル作成手段とを備え、前記第２の格納情報は、当
該素子の出力信号にレベル遷移が生じる毎に、前段側の
素子に対応する前記記憶エリアに書き込まれた前記第２
の格納情報を受けることによって得ることができ、前記
シミュレーション実行中に、前記被シミュレーション回
路の各素子の入出力信号のタイミングエラーを検出する
タイミングエラー検出手段と、前記タイミングエラー検
出手段よりタイミングエラーが検出されると、前記被シ
ミュレーション回路のうちエラーが検出された素子につ
いての前記情報テーブルに基づき、前記タイミングエラ
ーの種類を特定する第１のエラー情報と、前記複数のテ
ストパターン信号のうちいずれのテストパターン信号が
当該タイミングエラーの原因となったかを示す第２のエ
ラー情報と、前記タイミングエラーが検出された素子を
特定する第３のエラー情報と、前記タイミングエラーに
関係したテストパターン信号のレベル変化時刻を特定す
る第４のエラー情報及びタイミングエラーが検出された
時刻と特定する第５のエラー情報とを含むタイミングエ
ラーメッセージを出力するタイミングエラーメッセージ
出力手段とをさらに備え、前記タイミングエラーに関係
したテストパターン信号は、前記複数の入力端子から前
記タイミングエラーに関係したテストパターンを受ける
入力端子を特定することによって特定される。
また、請求項３記載のシミュレーション装置のよう
に、前記タイミングエラー検出手段及び前記タイミング
エラーメッセージ出力手段は、前記被シミュレーション
の各素子の出力信号にレベル遷移が生ずる毎に、活性状
態となるように構成してもよい。
に、前記タイミングエラー検出手段及び前記タイミング
エラーメッセージ出力手段は、前記被シミュレーション
の各素子の出力信号にレベル遷移が生ずる毎に、活性状
態となるように構成してもよい。
また、請求項４記載のシミュレーション装置のよう
に、前記シミュレーション実行手段は、前記タイミング
エラー検出手段によるタイミングエラーの検出の有無に
関係なく、前記被シミュレーション回路の動作シミュレ
ーションを実行するようにしてもよい。
に、前記シミュレーション実行手段は、前記タイミング
エラー検出手段によるタイミングエラーの検出の有無に
関係なく、前記被シミュレーション回路の動作シミュレ
ーションを実行するようにしてもよい。
また、請求項５記載のシミュレーション装置のよう
に、前記記憶エリアは、各々が少なくとも３種類の格納
情報が書き込み可能な複数の情報テーブルを有してもよ
い。
に、前記記憶エリアは、各々が少なくとも３種類の格納
情報が書き込み可能な複数の情報テーブルを有してもよ
い。
また、請求項６記載のシミュレーション装置のよう
に、前記情報テーブル作成手段は、前記被シミュレーシ
ョン回路の各素子の出力信号にレベル遷移が生じて当該
素子に対応する記憶エリアに新たな格納情報を書き込む
際に、前記記憶エリアに書き込んだ最も古い情報を消去
し、その消去した情報に置き換えて書き込むようにして
もよい。
に、前記情報テーブル作成手段は、前記被シミュレーシ
ョン回路の各素子の出力信号にレベル遷移が生じて当該
素子に対応する記憶エリアに新たな格納情報を書き込む
際に、前記記憶エリアに書き込んだ最も古い情報を消去
し、その消去した情報に置き換えて書き込むようにして
もよい。
この発明に係る請求項７記載のシミュレーション方法
は、複数の入力端子と、複数の出力端子と、複数の素子
によって構成され、前記入力端子に入力される入力信号
を受けて論理演算し、その論理演算結果に基づいた出力
信号を前記出力端子から出力する論理回路とを備えた被
シミュレーション回路の回路情報を記憶する第１のステ
ップと、前記被シミュレーション回路のテストを行うた
めのテストパターン信号を記憶する第２のステップと、
前記第２のステップで記憶されたテストパターン信号
を、前記第１のステップにて記憶された被シミュレーシ
ョン回路の入力端子に与え、与えられたテストパターン
信号に基づいて、前記第１のステップで記憶された被シ
ミュレーション回路を構成する各回路素子の動作シミュ
レーションを行い、各回路素子の出力信号にレベル遷移
が生じる毎に、出力信号にレベル遷移が生じた回路素子
の、出力信号のレベル及びレベル遷移が生じた端子とレ
ベル遷移が生じた時刻情報、並びにこのレベル遷移を引
き起こしたテストパターン信号が入力された被シミュレ
ーション回路の端子番号と時刻情報とを記憶する第３の
ステップと、前記第１のステップにて記憶された被シミ
ュレーション回路の論理回路を構成する各回路素子の前
記第３のステップにおける動作シミュレーション実行時
に発生した、各回路素子の入出力信号のタイミングエラ
ーを検出する第４のステップと、前記第４のステップに
て回路素子のタイミングエラーが検出されると、タイミ
ングエラーが生じた時刻におけるタイミングエラーが検
出された回路素子に対する、前記第３のステップにて記
憶された、レベル遷移を引き起こしたテストパターン信
号が入力された被シミュレーション回路の入力端子の端
子番号を出力する第５のステップとを備えて構成され
る。
は、複数の入力端子と、複数の出力端子と、複数の素子
によって構成され、前記入力端子に入力される入力信号
を受けて論理演算し、その論理演算結果に基づいた出力
信号を前記出力端子から出力する論理回路とを備えた被
シミュレーション回路の回路情報を記憶する第１のステ
ップと、前記被シミュレーション回路のテストを行うた
めのテストパターン信号を記憶する第２のステップと、
前記第２のステップで記憶されたテストパターン信号
を、前記第１のステップにて記憶された被シミュレーシ
ョン回路の入力端子に与え、与えられたテストパターン
信号に基づいて、前記第１のステップで記憶された被シ
ミュレーション回路を構成する各回路素子の動作シミュ
レーションを行い、各回路素子の出力信号にレベル遷移
が生じる毎に、出力信号にレベル遷移が生じた回路素子
の、出力信号のレベル及びレベル遷移が生じた端子とレ
ベル遷移が生じた時刻情報、並びにこのレベル遷移を引
き起こしたテストパターン信号が入力された被シミュレ
ーション回路の端子番号と時刻情報とを記憶する第３の
ステップと、前記第１のステップにて記憶された被シミ
ュレーション回路の論理回路を構成する各回路素子の前
記第３のステップにおける動作シミュレーション実行時
に発生した、各回路素子の入出力信号のタイミングエラ
ーを検出する第４のステップと、前記第４のステップに
て回路素子のタイミングエラーが検出されると、タイミ
ングエラーが生じた時刻におけるタイミングエラーが検
出された回路素子に対する、前記第３のステップにて記
憶された、レベル遷移を引き起こしたテストパターン信
号が入力された被シミュレーション回路の入力端子の端
子番号を出力する第５のステップとを備えて構成され
る。
この発明においては、タイミングエラー発生時におい
て、そのエラーが発生した素子についての情報テーブル
を参照することにより、いずれのテストパターン信号が
エラーの原因になったかを出力する。このため、エラー
の原因をテストパターン信号との関係において究明可能
であり、エラー原因究明が極めて容易となる。
て、そのエラーが発生した素子についての情報テーブル
を参照することにより、いずれのテストパターン信号が
エラーの原因になったかを出力する。このため、エラー
の原因をテストパターン信号との関係において究明可能
であり、エラー原因究明が極めて容易となる。
第２図はこの発明の一実施例であるシミュレーション
装置のハード構成を示すブロック図である。同図に示す
ように、シミュレーション装置はCPU21,メモリ22等を内
部に有するコンピュータ23、コンピュータ23への情報入
力手段としてのキーボート24、コンピュータ23からの情
報出力手段としてのCRT25及びプリンタ26から構成され
ている。
装置のハード構成を示すブロック図である。同図に示す
ように、シミュレーション装置はCPU21,メモリ22等を内
部に有するコンピュータ23、コンピュータ23への情報入
力手段としてのキーボート24、コンピュータ23からの情
報出力手段としてのCRT25及びプリンタ26から構成され
ている。
第１図はこの発明の一実施例であるシミュレーション
装置の機能構成を示すブロック構成図である。
装置の機能構成を示すブロック構成図である。
同図に示すように、被シミュレーション回路内の素子
接続関係を記述した回路情報１が外部から回路情報記憶
手段２に読み込まれる。この被シミュレーション回路の
例が第３図中に示されており、この回路は、NANDゲート
31,NORゲート32およびＤフリップフロップ33を有してい
る。なお、P1〜P5はテストパターン入力端子,P6,P7は出
力端子である。また、被シミュレーション回路のうちシ
ミュレーション対象となる部分等を特定するシミュレー
ション条件情報３、被シミュレーション回路の入力端子
に与える入力信号のテストパターン情報４及び素子の入
出力信号のタイミングエラー検証の基準となる、タイミ
ングチェック条件情報５がシミュレーション実行制御手
段６に与えられる。尚、基本的なタイミングチェック条
件はデータベース７よりシミュレーション実行制御手段
６に与えられている。
接続関係を記述した回路情報１が外部から回路情報記憶
手段２に読み込まれる。この被シミュレーション回路の
例が第３図中に示されており、この回路は、NANDゲート
31,NORゲート32およびＤフリップフロップ33を有してい
る。なお、P1〜P5はテストパターン入力端子,P6,P7は出
力端子である。また、被シミュレーション回路のうちシ
ミュレーション対象となる部分等を特定するシミュレー
ション条件情報３、被シミュレーション回路の入力端子
に与える入力信号のテストパターン情報４及び素子の入
出力信号のタイミングエラー検証の基準となる、タイミ
ングチェック条件情報５がシミュレーション実行制御手
段６に与えられる。尚、基本的なタイミングチェック条
件はデータベース７よりシミュレーション実行制御手段
６に与えられている。
シミュレーション実行制御手段６のシミュレーション
実行状況は絶えず情報テーブル作成手段８及びタイミン
グチェックプリミティブ９に与えられており、情報テー
ブル作成手段８は被シミュレーション回路の各素子での
イベント発生により、各素子の出力信号にレベル遷移が
生ずる毎に、情報テーブル記憶手段10内に設けられてい
る情報テーブル10aに後述する情報の書込みを行ってい
る。
実行状況は絶えず情報テーブル作成手段８及びタイミン
グチェックプリミティブ９に与えられており、情報テー
ブル作成手段８は被シミュレーション回路の各素子での
イベント発生により、各素子の出力信号にレベル遷移が
生ずる毎に、情報テーブル記憶手段10内に設けられてい
る情報テーブル10aに後述する情報の書込みを行ってい
る。
情報テーブル10aの記憶のためのエリアは、情報テー
ブル作成手段８により被シミュレーション回路の各素子
に対応して情報テーブル記憶手段10内に設けられてい
る。この情報テーブル10aに書込まれる内容は各素子で
のイベント発生により信号変化した時のその素子の出力
値、その時刻、その出力変化を起こす原因となったテス
トパターンが被シミュレーション回路のいずれの入力端
子に与えられたテストパターンであるかを示す端子情
報、そしてそのエラー原因となったテストパターンの信
号値及びその時刻である。
ブル作成手段８により被シミュレーション回路の各素子
に対応して情報テーブル記憶手段10内に設けられてい
る。この情報テーブル10aに書込まれる内容は各素子で
のイベント発生により信号変化した時のその素子の出力
値、その時刻、その出力変化を起こす原因となったテス
トパターンが被シミュレーション回路のいずれの入力端
子に与えられたテストパターンであるかを示す端子情
報、そしてそのエラー原因となったテストパターンの信
号値及びその時刻である。
また、タイミングプリミティブ９内部のタイミングエ
ラー検証手段9aは、シミュレーション実行制御手段６の
シミュレーション実行状況から、素子間の信号線の信号
変化から得られる素子の入出力信号変化を把握し、タイ
ミングチェック条件情報に基づいてタイミングエラーを
検証する。
ラー検証手段9aは、シミュレーション実行制御手段６の
シミュレーション実行状況から、素子間の信号線の信号
変化から得られる素子の入出力信号変化を把握し、タイ
ミングチェック条件情報に基づいてタイミングエラーを
検証する。
タイミングエラー検証としては例えば、検証する素子
がフリップフロップの場合、スパイクチェックの他に、
ハザードチェック（負のスパイクチェック）、リレーシ
ョンチェック（２線間のタイミングチェック）及びコン
ディションチェック（素子または回路枠の２つの入力ピ
ンに指定した信号変化が起きたかのチェック）等があ
る。
がフリップフロップの場合、スパイクチェックの他に、
ハザードチェック（負のスパイクチェック）、リレーシ
ョンチェック（２線間のタイミングチェック）及びコン
ディションチェック（素子または回路枠の２つの入力ピ
ンに指定した信号変化が起きたかのチェック）等があ
る。
また、ループ回路を構成する素子に対しては、スパイ
クチェック、ハザードチェックの他にレースチェク及び
オシレートチェック等のタイミング検証が行える。
クチェック、ハザードチェックの他にレースチェク及び
オシレートチェック等のタイミング検証が行える。
スパイクチェック、ハザードチェック及びレースチェ
ックのタイミング検証は、着目している回路部分以外か
ら当該回路部分に入る信号に対してチェックする機能で
あり、オシレートチェックはループ中に、入力値に対し
出力値が反転する素子（NANDゲート,NORゲート等）が奇
数個存在するような回路につき、当該ループ中の全ての
素子がアクティブ状態となった時エラーとする機能であ
る。
ックのタイミング検証は、着目している回路部分以外か
ら当該回路部分に入る信号に対してチェックする機能で
あり、オシレートチェックはループ中に、入力値に対し
出力値が反転する素子（NANDゲート,NORゲート等）が奇
数個存在するような回路につき、当該ループ中の全ての
素子がアクティブ状態となった時エラーとする機能であ
る。
タイミングエラー原因解析手段9bは、タイミングエラ
ー検証手段9aより上記したタイミングエラーが検出され
ると、該当素子に付与された情報テーブル10aに基づい
てその原因遡及を行ない、それによって判明した結果を
後述するエラーメッセージとしてエラーメッセージ出力
手段11に出力する。
ー検証手段9aより上記したタイミングエラーが検出され
ると、該当素子に付与された情報テーブル10aに基づい
てその原因遡及を行ない、それによって判明した結果を
後述するエラーメッセージとしてエラーメッセージ出力
手段11に出力する。
次に、第３図に示す被シミュレーション回路につき、
第４図に示すテストパターン信号V1〜V5がそれぞれ入力
端子P1〜P5に与えられる場合を例にとって、このシミュ
レーション装置の動作を説明する。なお、第５図には、
NORゲート32およびフリップフロップ33についての情報
テーブル10a1,10a2が示されており、第６図にはこのシ
ミュレーション装置の動作フローが示されている。
第４図に示すテストパターン信号V1〜V5がそれぞれ入力
端子P1〜P5に与えられる場合を例にとって、このシミュ
レーション装置の動作を説明する。なお、第５図には、
NORゲート32およびフリップフロップ33についての情報
テーブル10a1,10a2が示されており、第６図にはこのシ
ミュレーション装置の動作フローが示されている。
まず、第６図のステップS11において、第３図の被シ
ミュレーション回路の素子接続情報が第２図の回路情報
１として入力される。また、ステップS12において、第
４図のテストパターン信号V1〜V5などの情報が、第２図
の情報３〜５として入力される。そして、回路情報１は
回路情報記憶手段２に、また、他の情報はシミュレーシ
ョン実行制御手段６に、それぞれ取込まれる。情報テー
ブル作成手段８は、情報テーブル記憶手段10中の記憶エ
リアを、被シミュレーション回路に含まれる各素子31〜
33に割当てる。
ミュレーション回路の素子接続情報が第２図の回路情報
１として入力される。また、ステップS12において、第
４図のテストパターン信号V1〜V5などの情報が、第２図
の情報３〜５として入力される。そして、回路情報１は
回路情報記憶手段２に、また、他の情報はシミュレーシ
ョン実行制御手段６に、それぞれ取込まれる。情報テー
ブル作成手段８は、情報テーブル記憶手段10中の記憶エ
リアを、被シミュレーション回路に含まれる各素子31〜
33に割当てる。
ステップS13においてシミュレーション実行制御手段
６が能動化されると、このシミュレーション実行制御手
段６が被シミュレーション回路の論理動作シミュレーシ
ョンを開始する。すなわち、第４図のテストパターン信
号V1〜V5を入力端子P1〜P5にそれぞれ与え、各素子31〜
33の動作シミュレーションを行う。また、このシミュレ
ーションにおいて、各素子31〜33についてのイベントが
発生するごとに、情報テーブル作成手段８は、情報テー
ブル10aに新たなデータを書込む。
６が能動化されると、このシミュレーション実行制御手
段６が被シミュレーション回路の論理動作シミュレーシ
ョンを開始する。すなわち、第４図のテストパターン信
号V1〜V5を入力端子P1〜P5にそれぞれ与え、各素子31〜
33の動作シミュレーションを行う。また、このシミュレ
ーションにおいて、各素子31〜33についてのイベントが
発生するごとに、情報テーブル作成手段８は、情報テー
ブル10aに新たなデータを書込む。
この情報テーブル10aの例を説明する準備として、第
４図のタイミングチャートについて説明しておく。第４
図のテストパターン信号V4,V5は第３図のNORゲート32に
与えられる。したがって、第４図に示すようにV4＝“L"
である場合には、信号V5の遅延反転値が信号VTとして素
子32の出力信号として現れる。
４図のタイミングチャートについて説明しておく。第４
図のテストパターン信号V4,V5は第３図のNORゲート32に
与えられる。したがって、第４図に示すようにV4＝“L"
である場合には、信号V5の遅延反転値が信号VTとして素
子32の出力信号として現れる。
そして、NORゲート32において、その入力信号の立上
がりに対する遅延時間Δtrが、入力信号の立下りに対す
る遅延時間Δtfよりも長くなっているような場合を考え
る。すると、テストパターン信号V5におけるパルス幅Δ
t0は、第３図のノードＩの位置での信号VTにおいてパル
ス幅Δtsとなり、このパルス幅Δtsがフリップフロップ
33の正常Ｔ入力として必要とされる閾値Δtth（例えば
0.6ns）よりも小さいときには、このパルスはスパイク
となる。
がりに対する遅延時間Δtrが、入力信号の立下りに対す
る遅延時間Δtfよりも長くなっているような場合を考え
る。すると、テストパターン信号V5におけるパルス幅Δ
t0は、第３図のノードＩの位置での信号VTにおいてパル
ス幅Δtsとなり、このパルス幅Δtsがフリップフロップ
33の正常Ｔ入力として必要とされる閾値Δtth（例えば
0.6ns）よりも小さいときには、このパルスはスパイク
となる。
なお、テストパターン信号V1の時刻t01,t04,t05にお
けるレベル遷移は、そのままフリップフロップ33のリセ
ット入力における遷移となる。また、V2＝“L",V3＝
“H"であるから、NANDゲート31の出力は常に“H"であ
る。
けるレベル遷移は、そのままフリップフロップ33のリセ
ット入力における遷移となる。また、V2＝“L",V3＝
“H"であるから、NANDゲート31の出力は常に“H"であ
る。
一方、フリップフロップ33のＱ出力信号VQは、リセッ
ト信号である信号V1がアクティブ（“L"レベル）となる
時刻t04から時間ΔtD遅延した時刻t4に“L"レベルに立
下る。そして、Ｔ入力である信号VTが“L"→“H"レベル
に立上がったと認識された時刻t3から時間ΔtD遅延した
時刻t3′に“H"レベルに立上がる。（実際回路上では、
時刻t2〜t3間に発生した信号VTの“H"レベルパルスでは
スパイクであるため、時刻t3では“H"レベルと認識され
ないが、シミュレーションを続行する関係上、シミュレ
ーション装置上では認識する。）さらに、情報テーブル
10aに関する以下の説明では、第４図の時刻t3′におけ
るテーブル状態を例として考えている。
ト信号である信号V1がアクティブ（“L"レベル）となる
時刻t04から時間ΔtD遅延した時刻t4に“L"レベルに立
下る。そして、Ｔ入力である信号VTが“L"→“H"レベル
に立上がったと認識された時刻t3から時間ΔtD遅延した
時刻t3′に“H"レベルに立上がる。（実際回路上では、
時刻t2〜t3間に発生した信号VTの“H"レベルパルスでは
スパイクであるため、時刻t3では“H"レベルと認識され
ないが、シミュレーションを続行する関係上、シミュレ
ーション装置上では認識する。）さらに、情報テーブル
10aに関する以下の説明では、第４図の時刻t3′におけ
るテーブル状態を例として考えている。
第５図に示すように、情報テーブル10a（10a1,10a2）
の各々は、第１サブテーブルA1と第２サブテーブルA2と
から成っている。図示していないが、NANDゲート31の情
報テーブルも同様である。第１サブテーブルA1の各行
は、対応する素子の出力信号にレベル遷移が生じた際の
時刻（テーブル10a2の例ではt4,t3′）、そのレベル各
位の内容（“H"または“L"）、およびレベル遷移がどの
素子端子において生じたかを示す識別情報（テーブル10
a2の例では「Ｑ出力端子」）を含んでいる。
の各々は、第１サブテーブルA1と第２サブテーブルA2と
から成っている。図示していないが、NANDゲート31の情
報テーブルも同様である。第１サブテーブルA1の各行
は、対応する素子の出力信号にレベル遷移が生じた際の
時刻（テーブル10a2の例ではt4,t3′）、そのレベル各
位の内容（“H"または“L"）、およびレベル遷移がどの
素子端子において生じたかを示す識別情報（テーブル10
a2の例では「Ｑ出力端子」）を含んでいる。
また、第２サブテーブルA2では、第１サブテーブルA1
の各行に対応するレベル遷移が、入力端子P1〜P5のうち
のいずれに与えられているテストパターン信号によって
引起こされたかを示すための情報を含んでいる。すなわ
ち、その各行において、その入力端子を示す端子番号
（P1〜P5のうちのいずれかひとつ）、そのテストパター
ン信号のどの時刻でのレベル遷移が素子側でのレベル遷
移の原因となったかを示す時刻情報（t04,t03）、そし
て、その時刻での当該テストパターンの信号のレベル遷
移（“H"または“L"）である。
の各行に対応するレベル遷移が、入力端子P1〜P5のうち
のいずれに与えられているテストパターン信号によって
引起こされたかを示すための情報を含んでいる。すなわ
ち、その各行において、その入力端子を示す端子番号
（P1〜P5のうちのいずれかひとつ）、そのテストパター
ン信号のどの時刻でのレベル遷移が素子側でのレベル遷
移の原因となったかを示す時刻情報（t04,t03）、そし
て、その時刻での当該テストパターンの信号のレベル遷
移（“H"または“L"）である。
これらのうち、第２サブテーブルA2の各行の情報は、
当該素子の出力信号にレベル遷移が発生する毎に、その
素子の前段側の素子の情報テーブルから転送されてくる
ようになっている。また、各サブテーブルA1,A2は少な
くとも３行分（つまり、３回以上のイベント分）の記憶
容量を有しており、図示例では、その素子に関する最新
の３回分のイベントについての情報が記憶されている。
なお、新たなイベントが生じたときには、サブテーブル
A1,A2中のそれぞれにおいて最も古い情報が消去され、
新たなイベントに対応する情報へと更新される。
当該素子の出力信号にレベル遷移が発生する毎に、その
素子の前段側の素子の情報テーブルから転送されてくる
ようになっている。また、各サブテーブルA1,A2は少な
くとも３行分（つまり、３回以上のイベント分）の記憶
容量を有しており、図示例では、その素子に関する最新
の３回分のイベントについての情報が記憶されている。
なお、新たなイベントが生じたときには、サブテーブル
A1,A2中のそれぞれにおいて最も古い情報が消去され、
新たなイベントに対応する情報へと更新される。
第６図の次のステップS15では、既述したようなタイ
ミングエラーの検証が、第２図のタイミングエラー検証
手段9aを用いて行なわれる。この検証等の目的で、第３
図に懸念的に示すように、タイミングチェックプリミテ
ィブ９が各素子の入出力側に結合されている（第３図で
は便宜上フリップフロップ33の入出力側についてのみ示
されている）。
ミングエラーの検証が、第２図のタイミングエラー検証
手段9aを用いて行なわれる。この検証等の目的で、第３
図に懸念的に示すように、タイミングチェックプリミテ
ィブ９が各素子の入出力側に結合されている（第３図で
は便宜上フリップフロップ33の入出力側についてのみ示
されている）。
第２図のタイミングチェック条件情報５に基いてこの
検証を行ない、第４図の期間t2〜t3での信号VIのスパイ
クを検出した場合を考える。このとき、第６図のステッ
プS16はを“YES"となり、次のステップS17でタイミング
エラー原因解析手段9bを能動化することにより、エラー
原因の解析を行なう。
検証を行ない、第４図の期間t2〜t3での信号VIのスパイ
クを検出した場合を考える。このとき、第６図のステッ
プS16はを“YES"となり、次のステップS17でタイミング
エラー原因解析手段9bを能動化することにより、エラー
原因の解析を行なう。
具体的にはまず、タイミングエラーが発生した素子33
の情報テーブル10a2の最新情報を参照する。すると、時
刻t3′におけるエラーは、入力端子P5に入力されたテス
トパターン信号V5の、ｔ＝t03におけるレベル遷移に関
係していることがわかる。このため、エラーの原因は、
テストパターン信号V5が、もしくは、入力端子P5からフ
リップフロップ33に至るまでの回路部分中の素子（図示
例ではNORゲート32）のいずれかであることがわかる。
の情報テーブル10a2の最新情報を参照する。すると、時
刻t3′におけるエラーは、入力端子P5に入力されたテス
トパターン信号V5の、ｔ＝t03におけるレベル遷移に関
係していることがわかる。このため、エラーの原因は、
テストパターン信号V5が、もしくは、入力端子P5からフ
リップフロップ33に至るまでの回路部分中の素子（図示
例ではNORゲート32）のいずれかであることがわかる。
そこでまず、エラー素子33から入力端子P5へ向って、
上記回路部分に存在する各素子の動作状況を、各素子に
ついての情報テーブル10aを参照しつつ解析する。図示
例では情報テーブル10a1,10a2の内容によって、NORゲー
ト32で立上り遅延と立下り遅延との差が原因であること
がわかる。もし、NORゲート32にこのような原因がなけ
れば、入力端子P5に与えられたテストパターン信号V5に
原因がある。
上記回路部分に存在する各素子の動作状況を、各素子に
ついての情報テーブル10aを参照しつつ解析する。図示
例では情報テーブル10a1,10a2の内容によって、NORゲー
ト32で立上り遅延と立下り遅延との差が原因であること
がわかる。もし、NORゲート32にこのような原因がなけ
れば、入力端子P5に与えられたテストパターン信号V5に
原因がある。
第３図の例ではわずか３個の素子31〜33が示されてい
るが、実際の被シミュレーション回路は極めて多くの素
子を有している。したがって、この動作のみで原因素子
を直接に特定できるとは限らないが、エラーに関係した
テストパターン信号がどの入力端子に与えられたもので
あるかを知ることにより、少なくともその原因解析の対
象をかなりしぼり込むことができる。
るが、実際の被シミュレーション回路は極めて多くの素
子を有している。したがって、この動作のみで原因素子
を直接に特定できるとは限らないが、エラーに関係した
テストパターン信号がどの入力端子に与えられたもので
あるかを知ることにより、少なくともその原因解析の対
象をかなりしぼり込むことができる。
このような解析の後、第６図のステップS18において
第２図のエラーメッセージ作成手段11が能動化され、第
７図にその一部を例示するエラーメッセージリストがプ
リンタ26からプリントアウトされる。このエラーメッセ
ージは、タイミングエラーの内容を特定するための情報
として、 エラーが生じた素子番号、 エラー時刻、 エラー種類、 を含んでいる。また、エラー原因に関連する情報とし
て、 エラーに関連した入力端子番号、 エラーに関連した入力端子において、エラーを引起こ
したレベル遷移が生じた時刻、 原因素子を特定できたときはその素子番号、 がリストアップされている。
第２図のエラーメッセージ作成手段11が能動化され、第
７図にその一部を例示するエラーメッセージリストがプ
リンタ26からプリントアウトされる。このエラーメッセ
ージは、タイミングエラーの内容を特定するための情報
として、 エラーが生じた素子番号、 エラー時刻、 エラー種類、 を含んでいる。また、エラー原因に関連する情報とし
て、 エラーに関連した入力端子番号、 エラーに関連した入力端子において、エラーを引起こ
したレベル遷移が生じた時刻、 原因素子を特定できたときはその素子番号、 がリストアップされている。
したがって、このエラーメッセージをオペレータが見
ることにより、被シミュレーション回路におけるタイミ
ングエラーの原因究明が極めて容易となる。
ることにより、被シミュレーション回路におけるタイミ
ングエラーの原因究明が極めて容易となる。
第６図の動作は、予定していたシミュレーションがす
べて完了するまで行なわれ、シミュレーションが完了す
るとステップS19を経てルーチンは終了する。
べて完了するまで行なわれ、シミュレーションが完了す
るとステップS19を経てルーチンは終了する。
なお、上記実施例では、エラーメッセージリストに、
エラー原因に関連する情報として〜をリストアップ
しているが。少なくともの情報（つまり、入力された
複数のテストパターンのうちエラーに関連するテストパ
ターンを特定する情報）が含まれておれば、従来と比較
して、エラー原因究明の対象範囲がかなりしぼり込める
ことにな。したがって、上記〜のすべてを含むこと
が望ましいが、のみであってもよい。また、上記実施
例では、フリップフロップにタイミングプリミティブ９
が設けられている例を示したが、ラッチやカウンタ、メ
モリ素子等であってもよく、同様の効果を奏する。ま
た、情報テーブル10aを利用することにより、出力端子P
6,P7に変化が起こった時、その変化がどの入力端子から
得られた入力信号か判別し、同時に出力端子P6,P7に至
るまでのパスディレイを求めることも可能である。
エラー原因に関連する情報として〜をリストアップ
しているが。少なくともの情報（つまり、入力された
複数のテストパターンのうちエラーに関連するテストパ
ターンを特定する情報）が含まれておれば、従来と比較
して、エラー原因究明の対象範囲がかなりしぼり込める
ことにな。したがって、上記〜のすべてを含むこと
が望ましいが、のみであってもよい。また、上記実施
例では、フリップフロップにタイミングプリミティブ９
が設けられている例を示したが、ラッチやカウンタ、メ
モリ素子等であってもよく、同様の効果を奏する。ま
た、情報テーブル10aを利用することにより、出力端子P
6,P7に変化が起こった時、その変化がどの入力端子から
得られた入力信号か判別し、同時に出力端子P6,P7に至
るまでのパスディレイを求めることも可能である。
〔発明の効果〕 以上説明したように、この発明によれば、各素子ごと
にその素子の出力信号変化がどの入力端子に与えられた
テストパターンに関連しているかを記憶しておくことに
より、タイミングエラー発生時には、その情報に基いて
出力されたエラーメッセージによって、エラー原因究明
の対象範囲をしぼることができる。このため、タイミン
グエラー原因究明が極めて容易となる。
にその素子の出力信号変化がどの入力端子に与えられた
テストパターンに関連しているかを記憶しておくことに
より、タイミングエラー発生時には、その情報に基いて
出力されたエラーメッセージによって、エラー原因究明
の対象範囲をしぼることができる。このため、タイミン
グエラー原因究明が極めて容易となる。
第１図はこの発明の一実施例であるシミュレーション装
置の機能構成図、第２図は第１図で示したシミュレーシ
ョン装置のハード構成を示す構成図、第３図はタイミン
グチェックプリミティブの概念を示す回路図、第４図は
第３図で示した回路の信号変化を示すタイミング図、第
５図は情報テーブルの状況を示す説明図、第６図は第１
図から第５図で示したシミュレーション装置のタイミン
グ検証動作を示すフローチャート、第７図は実施例にお
けるエラーメッセージリストの例を示す図、第８図は従
来のシミュレーション装置のタイミング検証動作を示す
フローチャートである。 図において、１は回路情報、２は回路情報記憶手段、３
はシミュレーション条件情報、４はテストパターン情
報、６はシミュレーション実行制御手段、８は情報テー
ブル作成手段、９はタイミングチェックプリミティブ、
9aはタイミングエラー検証手段、9bはタイミングエラー
原因解析手段、10は情報テーブル記憶手段、10aは情報
テーブル、11はエラーメッセージ作成手段である。 なお、各図中同一符号は同一または相当部分を示す。
置の機能構成図、第２図は第１図で示したシミュレーシ
ョン装置のハード構成を示す構成図、第３図はタイミン
グチェックプリミティブの概念を示す回路図、第４図は
第３図で示した回路の信号変化を示すタイミング図、第
５図は情報テーブルの状況を示す説明図、第６図は第１
図から第５図で示したシミュレーション装置のタイミン
グ検証動作を示すフローチャート、第７図は実施例にお
けるエラーメッセージリストの例を示す図、第８図は従
来のシミュレーション装置のタイミング検証動作を示す
フローチャートである。 図において、１は回路情報、２は回路情報記憶手段、３
はシミュレーション条件情報、４はテストパターン情
報、６はシミュレーション実行制御手段、８は情報テー
ブル作成手段、９はタイミングチェックプリミティブ、
9aはタイミングエラー検証手段、9bはタイミングエラー
原因解析手段、10は情報テーブル記憶手段、10aは情報
テーブル、11はエラーメッセージ作成手段である。 なお、各図中同一符号は同一または相当部分を示す。
Claims (7)
- 【請求項１】遅延機能を有する被シミュレーション回路
の各素子のタイミングエラーを検証しつつ前記被シミュ
レーション回路の動作シミュレーションを行うシミュレ
ーション装置であって、 前記被シミュレーション回路の各素子ごとに割当てられ
た記憶エリアを有する記憶手段と、 前記被シミュレーション回路の複数の入力端子に複数の
テストパターン信号をそれぞれ付与する入力信号付与手
段と、 前記テストパターン信号に基づき、前記被シミュレーシ
ョン回路の各素子の動作シミュレーションを行うシミュ
レーション実行手段と、 前記被シミュレーション回路の各素子の出力信号にレベ
ル遷移が生ずる毎に、当該素子に対応する前記記憶エリ
アに、少なくとも、当該レベル遷移の内容を特定するレ
ベル遷移情報と、前記複数の入力端子のうちいずれの入
力端子に与えられたテストパターン信号が前記レベル遷
移の原因となったかを示すレベル遷移原因情報とを情報
テーブル形式で書込む情報テーブル作成手段とを備え、
当該素子の前記レベル遷移原因情報は、当該素子の出力
信号にレベル遷移が生じる毎に、前段側の素子に対応す
る前記記憶エリアに書き込まれた前記レベル遷移原因情
報を受けることによって得ることができ、 前記シミュレーション実行中に、前記被シミュレーショ
ン回路の各素子の入出力信号のタイミングエラーを検出
するタイミングエラー検出手段と、 前記タイミングエラー検出手段よりタイミングエラーが
検出されると、前記被シミュレーション回路のうちエラ
ーが検出された素子についての前記情報テーブルに基づ
き、少なくとも、いずれの素子にどのような種類のタイ
ミングエラーが生じたか等の前記タイミングエラーの内
容を特定する情報と、前記複数のテストパターン信号の
うちいずれのテストパターン信号が当該タイミングエラ
ーの原因となったかを示すエラー原因パターン特定情報
とを含むタイミングエラーメッセージを出力するタイミ
ングエラーメッセージ出力手段とを備えたシミュレーシ
ョン装置。 - 【請求項２】遅延機能を有する被シミュレーション回路
の各素子のタイミングエラーを検証しつつ前記被シミュ
レーション回路の動作シミュレーションを行うシミュレ
ーション装置であって、 前記被シミュレーション回路の各素子ごとに割当てられ
た記憶エリアを有する記憶手段と、 前記被シミュレーション回路の複数の入力端子に複数の
テストパターン信号をそれぞれ付与する入力信号付与手
段と、 前記テストパターン信号に基づき、前記被シミュレーシ
ョン回路の各素子の動作シミュレーションを行うシミュ
レーション実行手段と、 前記被シミュレーション回路の各素子の出力信号にレベ
ル遷移が生ずる毎に、当該素子に対応する前記記憶エリ
アに、少なくとも、当該レベル遷移の内容を特定する第
１の格納情報と、前記複数の入力端子のうち前記レベル
遷移の原因となったテストパターンを受ける入力端子を
特定する第２の格納情報と、前記レベル遷移が検出され
た時間を特定する第３の格納情報と、前記タイミングエ
ラーに関係したテストパターン信号のレベル変化内容及
びそのレベル変化時刻をそれぞれ特定する第４及び第５
の格納情報とを情報テーブル形式で書込む情報テーブル
作成手段とを備え、前記第２の格納情報は、当該素子の
出力信号にレベル遷移が生じる毎に、前段側の素子に対
応する前記記憶エリアに書き込まれた前記第２の格納情
報を受けることによって得ることができ、 前記シミュレーション実行中に、前記被シミュレーショ
ン回路の各素子の入出力信号のタイミングエラーを検出
するタイミングエラー検出手段と、 前記タイミングエラー検出手段よりタイミングエラーが
検出されると、前記被シミュレーション回路のうちエラ
ーが検出された素子についての前記情報テーブルに基づ
き、前記タイミングエラーの種類を特定する第１のエラ
ー情報と、前記複数のテストパターン信号のうちいずれ
のテストパターン信号が当該タイミングエラーの原因と
なったかを示す第２のエラー情報と、前記タイミングエ
ラーが検出された素子を特定する第３のエラー情報と、
前記タイミングエラーに関係したテストパターン信号の
レベル変化時刻を特定する第４のエラー情報及びタイミ
ングエラーが検出された時刻と特定する第５のエラー情
報とを含むタイミングエラーメッセージを出力するタイ
ミングエラーメッセージ出力手段とをさらに備え、 前記タイミングエラーに関係したテストパターン信号
は、前記複数の入力端子から前記タイミングエラーに関
係したテストパターンを受ける入力端子を特定すること
によって特定される、 シミュレーション装置。 - 【請求項３】前記タイミングエラー検出手段及び前記タ
イミングエラーメッセージ出力手段は、前記被シミュレ
ーションの各素子の出力信号にレベル遷移が生ずる毎
に、活性状態となる、 請求項２記載のシミュレーション装置。 - 【請求項４】前記シミュレーション実行手段は、前記タ
イミングエラー検出手段によるタイミングエラーの検出
の有無に関係なく、前記被シミュレーション回路の動作
シミュレーションを実行する、 請求項２記載のシミュレーション装置。 - 【請求項５】前記記憶エリアは、各々が少なくとも３種
類の格納情報が書き込み可能な複数の情報テーブルを有
する、 請求項２記載のシミュレーション装置。 - 【請求項６】前記情報テーブル作成手段は、前記被シミ
ュレーション回路の各素子の出力信号にレベル遷移が生
じて当該素子に対応する記憶エリアに新たな格納情報を
書き込む際に、前記記憶エリアに書き込んだ最も古い情
報を消去し、その消去した情報に置き換えて書き込む 請求項５記載のシミュレーション装置。 - 【請求項７】複数の入力端子と、複数の出力端子と、複
数の素子によって構成され、前記入力端子に入力される
入力信号を受けて論理演算し、その論理演算結果に基づ
いた出力信号を前記出力端子から出力する論理回路とを
備えた被シミュレーション回路の回路情報を記憶する第
１のステップと、 前記被シミュレーション回路のテストを行うためのテス
トパターン信号を記憶する第２のステップと、 前記第２のステップで記憶されたテストパターン信号
を、前記第１のステップにて記憶された被シミュレーシ
ョン回路の入力端子に与え、与えられたテストパターン
信号に基づいて、前記第１のステップで記憶された被シ
ミュレーション回路を構成する各回路素子の動作シミュ
レーションを行い、各回路素子の出力信号にレベル遷移
が生じる毎に、出力信号にレベル遷移が生じた回路素子
の、出力信号のレベル及びレベル遷移が生じた端子とレ
ベル遷移が生じた時刻情報、並びにこのレベル遷移を引
き起こしたテストパターン信号が入力された被シミュレ
ーション回路の端子番号と時刻情報とを記憶する第３の
ステップと、 前記第１のステップにて記憶された被シミュレーション
回路の論理回路を構成する各回路素子の前記第３のステ
ップにおける動作シミュレーション実行時に発生した、
各回路素子の入出力信号のタイミングエラーを検出する
第４のステップと、 前記第４のステップにて回路素子のタイミングエラーが
検出されると、タイミングエラーが生じた時刻における
タイミングエラーが検出された回路素子に対する、前記
第３のステップにて記憶された、レベル遷移を引き起こ
したテストパターン信号が入力された被シミュレーショ
ン回路の入力端子の端子番号を出力する第５のステップ
とを備えた、 被シミュレーション回路のシミュレーション方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1072611A JP2522541B2 (ja) | 1989-03-24 | 1989-03-24 | シミュレ―ション装置及びシミュレ―ション方法 |
| US07/375,904 US5105374A (en) | 1989-03-24 | 1989-07-06 | Circuit simulator |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1072611A JP2522541B2 (ja) | 1989-03-24 | 1989-03-24 | シミュレ―ション装置及びシミュレ―ション方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02252066A JPH02252066A (ja) | 1990-10-09 |
| JP2522541B2 true JP2522541B2 (ja) | 1996-08-07 |
Family
ID=13494362
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1072611A Expired - Lifetime JP2522541B2 (ja) | 1989-03-24 | 1989-03-24 | シミュレ―ション装置及びシミュレ―ション方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5105374A (ja) |
| JP (1) | JP2522541B2 (ja) |
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