JP3172211B2 - 回路合成システム - Google Patents

回路合成システム

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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は機能仕様を基に回路を合
成する回路合成システムに関する。一般に、回路（特に
ＬＳＩ回路）はタイミング（時間遅れ）や負荷が許容範
囲である時、規模（ゲート数）が小さい程コストが安く
有利である。また、一般的に規模を最小化した回路は論
理段数が増加するので、遅延時間が大きくなる。また、
高い周波数のクロックで動作する高速回路の場合には、
規模が増大することが知られている。
【０００２】このため、回路合成処理では、最初に規模
を最小化する目的で回路を合成し、その後、遅延時間等
のタイミングのチェックを行い、条件を満たさない箇所
に対して遅延時間削減等の処理を行うのが普通である。
近年、計算機や通信機等の論理装置は、高機能化や回路
の大規模化が進展しており、論理回路設計の複雑さは増
加の一途を辿っている。これに反して、激化する製品競
争に勝ち抜くため、開発期間の短縮が要請され、このた
め、論理回路の自動設計システムが注目されてきてい
る。
【０００３】
【従来の技術】図８は従来方式の動作を示すフローチャ
ートである。先ず、論理式や真理値表等の機能仕様が入
力されると、論理の最小化処理が行われる（Ｓ１）。次
に、最小化された論理のそれぞれに対してセル（回路素
子）の割付けを行う（Ｓ２）。この状態で回路が自動生
成されていることになる。
【０００４】次に、生成された回路に対して回路素子に
対する負荷チェックを行い、その負荷チェックに基づい
て負荷調整を行う。ここで、負荷チェックとは、例えば
図９に示すように１個のゲートに何個のゲートが接続さ
れているかを調べることをいう。例えば、ゲートＧ１に
Ｇ２０からＧ２ｎまでのｎ＋１個のゲートが接続されて
いる場合、ゲートＧ１のファンアウト数がｎ＋１個以上
あれば、問題はない。
【０００５】しかしながら、ゲートＧ１のファンアウト
数がｎ＋１未満である場合には、このままでは回路は動
作しないことになる。そこで、負荷調整を行うことにな
る。今、図１０に示すように、ゲートＧ１の出力をバッ
ファＧ３に入れて、その出力で一部のゲートＧ２０〜Ｇ
２ｉまでを駆動し、残りのゲートＧ２ｉ＋１〜Ｇ２ｎま
でをゲートＧ１で直接駆動する。このようにしてファン
アウトが定格を満足するように負荷調整を行う。
【０００６】負荷チェック・調整が終了したら、次にタ
イミングチェックを行う（Ｓ４）。ここで、タイミング
チェックとは、信号線を含んでゲートの遅延時間が定格
を満足しているかどうかチェックすることをいう。ある
素子の入力ｉから出力ｘへの信号伝播遅延時間Ｔｄの計
算式（近似式）は次式で表される。
【０００７】 Ｔｄ＝Ｔｉｘ＋Ｃ×Ｋ （１） ここで、Ｔｉｘ；素子の入力端子ｉから出力ｘへの基本
遅延時間で、この情報はシステム内の素子ライブラリに
登録されている Ｃ；出力端子ｘの負荷容量 Ｋ；出力端子ｘの遅延時間負荷依存係数であり、システ
ム内の素子ライブラリに登録されている ここで、出力端子ｘの負荷容量Ｃは次式で表される。
【０００８】 Ｃ＝Ｃｗ＋Ｃｉ （２） ここで、Ｃｗ；出力に接続されているネットの配線容量
で、この配線容量は線長に比例する Ｃｉ；出力に接続されている素子の端子の入力負荷容量
の総和 （１）式における負荷容量依存部Ｃ×Ｋは、素子の種類
によるが一般的にはその出力端子の駆動する他の素子の
入力端子の数が３〜５程度でＴｉｘと同等レベルになる
ため（ＣＭＯＳの場合）、遅延時間Ｔｉｘに対して出力
負荷の影響は非常に高いことが分かる。
【０００９】タイミングチェックが終了したら、タイミ
ングエラーがあるかどうかチェックする（Ｓ５）。ここ
で、タイミングエラーとは、（１）式で求めた遅延時間
Ｔｄが定格を満足していないことをいう。エラーがない
時にはそのまま終了するが、エラーがある場合には、論
理段数削減等の変更処理を行う（Ｓ６）。その結果、調
整箇所があるかどうかチェックし（Ｓ７）、ある場合に
はステップＳ２に戻ってセルの割付けからやり直す。調
整箇所がない場合には、処理は終了する。
【００１０】
【発明が解決しようとする課題】前述したタイミングチ
ェック時において、負荷調整前までは回路規模を最小化
するように回路合成を行う。この段階では、最も規模が
小さい状態になっている。過負荷の出力端子に対する負
荷調整は必須なので、これによる規模の増大は必要最小
限であると考えられる。
【００１１】一般に、論理段数の削減等の論理構造の変
更はゲート数の増加を伴うので、負荷調整時にタイミン
グ条件を考慮して同時にその特性も改善することかでき
れば、ゲート数の増加を最小限にするために非常に有効
である。しかしながら、従来は負荷調整を行った後に、
タイミングチェックを行うので、負荷調整時にタイミン
グ条件を考慮できないという問題があった。
【００１２】本発明はこのような課題に鑑みてなされた
ものであって、負荷調整とタイミング調整を効率よく行
うことができる回路合成システムを提供することを目的
としている。
【００１３】
【課題を解決するための手段】図１は本発明の原理ブロ
ック図である。図において、１は論理式や真理値表等の
機能仕様を入力して論理の最小化を行う論理最小化部、
２は該論理最小化部１の出力を受けて最小化した論理毎
にセルを割り付けるセル割付部、３は該セル割付部２の
出力を受けて、負荷チェックとタイミングチェックを同
時に行う負荷／タイミングチェック部、４は該負荷／タ
イミングチェック部３の出力を受けて負荷調整を行う負
荷調整部、５は該負荷／タイミングチェック部３の出力
を受けてタイミング調整を行うタイミング調整部であ
る。
【００１４】
【作用】負荷／タイミングチェック部３でセルが割り付
けられた回路の負荷チェックとタイミングチェックとを
同時に行うようにする。これにより、負荷チェック時に
タイミングを考慮することができるので、負荷調整と同
時にタイミング特性の改善を行うことができ、負荷調整
とタイミング調整を効率よく行うことができる。
【００１５】
【実施例】以下、図面を参照して本発明の実施例を詳細
に説明する。図２は本発明の動作を示すフローチャート
である。システムとしては図１を用いる。先ず、論理式
や真理値表等の機能仕様が論理最小化部１に入力される
と、該論理最小化部１は論理の最小化処理を行なう（Ｓ
１）。次に、セル割付部２は、最小化された論理のそれ
ぞれに対してセル（回路素子）の割付けを行う（Ｓ
２）。この状態で回路が自動生成されていることにな
る。
【００１６】次に、負荷／タイミングチェック部３は、
生成された回路に対して負荷チェックとタイミングチェ
ックを同時に行う（Ｓ３）。これにより、負荷チェック
時にタイミングを考慮することができるので、負荷調整
と同時にタイミング特性の改善を行うことができる。
【００１７】このようにして負荷チェックとタイミング
チェックが終了すると、負荷調整部４がチェック結果に
基づく負荷調整を行う（Ｓ４）。負荷調整の内容につい
ては図１０に示したとおりである。負荷調整が終了した
ら、今度は負荷／タイミングチェック部３が（１）式に
基づいてタイミングの再チェックを行う（Ｓ５）。
【００１８】このタイミングの再チェックの結果、負荷
／タイミングチェック部３はタイミングエラーが発生し
たかどうかチェックする（Ｓ６）。タイミングエラーが
発生しない場合には回路合成がうまくいったことになる
ので、処理は終了する。
【００１９】若し、タイミングエラーが発生した場合に
は回路合成がうまくいかなかったことになる。この場合
には、負荷／タイミングチェック部３は論理段数の削減
等の変更処理を行なう（Ｓ６）。その結果、調整箇所が
あるかどうかチェックし（Ｓ７）、ない場合には処理は
終了し、調整箇所がある場合には、セル割付部２に司令
を送り、セル割付けからやり直す。
【００２０】ここで、ステップＳ３でタイミングチェッ
クのために遅延時間計算を行うのに解決すべき問題があ
る。それは、過負荷の素子について遅延時間計算を行う
場合である。この場合、負荷要領が許容値よりも大きい
ので、（１）式のＣの値が大きくなり、従って調整済み
の場合に比べて遅延計算値が非常に大きくなってしま
う。
【００２１】この問題を解決するために、ある素子の入
力から出力の遅延時間計算を図３のフローに従って行
う。このシーケンスは、負荷／タイミングチェック部３
が行うものである。先ず、出力負荷が過負荷であるかど
うかチェックする（Ｓ１）。そうでない場合には、
（１）式の負荷Ｃに出力端子の負荷を設定し（Ｓ２）、
（１）式に従って遅延時間の計算を行う（Ｓ３）。
【００２２】ここで、若し出力負荷が過負荷である場合
には、負荷Ｃの設定値として、定格で定められている出
力端子の駆動能力（最大値）を設定し（Ｓ４）、遅延時
間の計算を行うようにする。このようなシーケンスをと
ることにより、調整済みの場合に比較して、負荷容量が
過大に大きくなることがなくなる。
【００２３】次に、タイミング調整部５の動作について
説明する。一般に、タイミング調整は組み合わせ回路
（記憶素子を含まない論理回路）の場合には入力外部端
子から出力外部端子の間の径路（パス）全てにおいて、
遅延時間を計算し、それが予め条件として設計者から与
えられた遅延時間以内に収まっているかをチェックし、
エラーの場合、その間の遅延時間を削減するように論理
の変更等を施す処理である。
【００２４】ある入力端子ａから出力端子ｂへの径路が
存在する場合、その径路は１通りとは限らない。若し、
この径路がタイミングエラーの時、遅延時間条件以上の
遅延時間を持つ１個以上の径路をクリティカルパスとい
う。
【００２５】ここで、組み合わせ回路の場合についての
考え方を説明したが、順序回路（記憶素子を含む論理回
路）の場合も同様で、異なるのは入力端子が外部端子だ
けでなく、フリップフロップの出力が含まれ、出力端子
が外部端子だけでなく、フリップフロップの入力端子が
含まれることである。後は組み合わせ回路と考え方は同
じである。
【００２６】次に、負荷調整部４の動作について説明す
る。負荷調整は、チェックの結果得られた過負荷エラー
情報とクリティカルパスの情報とを基に負荷調整を行う
ものである。
【００２７】図４は負荷調整の第１の例を示す図であ
る。この場合は、過負荷の素子と同一機能で、負荷を満
足できるより出力駆動能力の高い素子が存在する時に、
素子の交換を行うようにしたものである。
【００２８】（ａ）はセル名ＶＩＮ（このセルＶＩＮは
インバータである）が出力駆動能力（ファンアウト数）
が１８しかないのに、３０個の負荷を接続している場合
を示している。基本遅延時間Ｔｉｘが０．１３７ｎｓ、
負荷依存係数Ｋが０．０６０の場合、遅延時間は（１）
式から、０．１３７＋１８×０．０６０＝０．３８５ｎ
ｓとなる。ここで、負荷として出力駆動能力をそのまま
用いている。
【００２９】（ａ）に示す状態を改善するために、セル
をファンアウト数３６のＶ２Ｂに置換したものとする。
このセルの基本遅延時間は０．１１９となり、負荷依存
係数を０．０３２とすると、遅延時間は０．２１５ｎｓ
となり、遅延時間が改善されている。
【００３０】図５は負荷調整の第２の例を示す図であ
る。この例は、過負荷の素子の出力端子に必要数のバッ
ファを挿入して、駆動能力をアップさせた例を示してい
る。（ａ）はセル名Ｒ２Ｐ（オアゲート）が出力駆動能
力３６にもかかわらず、６０個の負荷が接続されている
例を示している。この回路の遅延時間は、基本遅延時間
Ｔｉｘ＝０．４１６ｎｓ、負荷依存係数Ｋ＝０．０３２
として（１）式に代入し、０．５６８ｎｓとなる。
【００３１】これに対して（ｂ）の回路は、Ｒ２Ｐの出
力を２個のバッフア（セル名ＫＩＢ）で受けて、それぞ
れ３０個の負荷を接続するようにしたものである。セル
ＫＩＢは出力駆動能力が３６であるので、３０個の負荷
を駆動することができる。この場合の遅延時間は、基本
遅延時間Ｔｉｘ＝０．３８２ｎｓ、負荷依存係数Ｋ＝
０．０３２として（１）式より１．８８７ｎｓとなる。
遅延時間は改善されていない。
【００３２】図４に示す回路方式の場合には、遅延時間
が一様に改善される。その理由は、電気的特性から、出
力駆動能力の高い素子は、負荷依存係数の値が小さくな
るためである。これに対し、図５に示す方式の場合に
は、遅延時間は挿入された素子の分だけ増えてしまう。
【００３３】本発明では、このような場合に、クリティ
カルパスが存在した場合、そのクリティカルパスの遅延
時間を削減させながら、負荷の調整を可能にする。図５
の例においてクリティカルパスが１個存在した場合の、
本発明による負荷調整の例を図６に示す。
【００３４】（ａ）は素子ａ（セル名Ｒ２Ｐ）が６０個
の負荷を駆動している場合を示している。素子ａの駆動
能力は３６なので、明らかに過負荷である。この時の遅
延時間は、基本遅延時間Ｔｉｘ＝０．４１６ｎｓ、負荷
依存係数Ｋ＝０．０３２として（１）式より、１．５６
８ｎｓとなる、これに対し、（ｂ）に示す回路は、素子
ａの出力で２個のバッファとクリティカルパスを駆動す
るようにしたものである。バッファＫＩＢの駆動能力は
３６であるので、２８個の負荷を駆動するのは容易であ
る。この場合の遅延時間は、ａからｂまでの遅延時間
と、ｂからｃまでの遅延時間の和となる。ａからｂまで
の遅延時間が０．６７２ｎｓ、ｂからｃまでの遅延時間
が１．２７９ｎｓとなるので、トータルの遅延時間は
１．９５１ｎｓとなる。（ａ）の場合と比較して遅延時
間は延びているが、クリティカルパスに対してはａから
ｂまでの遅延時間と同一なので、０．６７２ｎｓとな
り、大幅に減少させることができる。
【００３５】図７は本発明による負荷調整処理動作を示
すフローチャートである。先ず、クリティカルパスを除
いた負荷を計算し、Ｃｉに格納する（Ｓ１）。ここで、
Ｃｉは（２）式で説明したように、出力に接続される素
子の端子の入力負荷容量の総和である。
【００３６】次に、Ｃｉを駆動するのに必要なバッファ
セルの個数を求めて、それとクリティカルパスを加えた
場合の負荷を計算し、変数Ｃｃに代入する（Ｓ２）。負
荷容量Ｃｃが求まったら、過負荷の素子の出力端子の駆
動能力がＣｃ以上あるかどうかチェックする（Ｓ３）。
【００３７】若し、過負荷の素子の出力端子の駆動能力
がＣｃ以上ある場合には、クリティカルパス以外のパス
にバッファを挿入してシーケンスは終了する（Ｓ６）。
ここで、若し、過負荷の素子の出力端子の駆動能力がＣ
ｃ以上ない場合には、最も遅延時間の小さいクリティカ
ルパスをクリティカルパスから除いてステップＳ１から
動作を再開する（Ｓ１）。このようにして、最終的に最
適な負荷調整を行うことができる。
【００３８】
【発明の効果】以上、詳細に説明したように、本発明に
よれば互いに関係の深い回路の負荷チェックとタイミン
グチェックを同時に行うようにすることにより、負荷調
整とタイミング調整を効率よく行うことができる回路合
成システムを提供することができる。この結果、遅延時
間削減のためのゲート数増大を最小化した回路を生成す
ることができる。
【図面の簡単な説明】
【図１】本発明の原理ブロック図である。
【図２】本発明の動作を示すフローチャートである。
【図３】素子の遅延時間算出動作を示すフローチャート
である。
【図４】負荷調整の第１の例を示す図である。
【図５】負荷調整の第２の例を示す図である。
【図６】本発明による負荷調整の例を示す図である。
【図７】本発明による負荷調整処理動作を示すフローチ
ャートである。
【図８】従来方式の動作を示すフローチャートである。
【図９】負荷チェックの説明図である。
【図１０】負荷調整の説明図である。
【符号の説明】
１ 論理最小化部 ２ セル割付部 ３ 負荷／タイミングチェック部 ４ 負荷調整部 ５ タイミング調整部
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G06F 17/50 H01L 21/82

Claims (4)

    (57)【特許請求の範囲】
  1. 【請求項１】 論理式や真理値表等の機能仕様を入力し
    て論理の最小化を行う論理最小化部（１）と、 該論理最小化部（１）の出力を受けて最小化した論理毎
    にセルを割り付けるセル割付部（２）と、 該セル割付部（２）の出力を受けて、負荷チェックとタ
    イミングチェックを同時に行う負荷／タイミングチェッ
    ク部（３）と、 該負荷／タイミングチェック部（３）の出力を受けて負
    荷調整を行う負荷調整部（４）と、 該負荷／タイミングチェック部（３）の出力を受けてタ
    イミング調整を行うタイミング調整部（５）とにより構
    成される回路合成システム。
  2. 【請求項２】 前記負荷／タイミングチェック部（３）
    は、過負荷の出力端子についての遅延時間計算を、その
    出力端子が駆動できる負荷に補正してから行い、負荷エ
    ラー情報と負荷エラーが存在しない場合のタイミングエ
    ラー区間情報を同時に得るようにしたことを特徴とする
    請求項１記載の回路合成システム。
  3. 【請求項３】 前記負荷調整部（４）は、前記タイミン
    グエラー区間情報を利用することにより、タイミングエ
    ラー区間上の負荷エラー箇所の調整において、エラー区
    間以外の部分のみにバッファを挿入する等の負荷の調整
    を行うようにしたことを特徴とする請求項２記載の回路
    合成システム。
  4. 【請求項４】 前記負荷／タイミングチェック部（３）
    は、負荷調整が終了したら、再度タイミングチェックを
    行い、タイミングエラーが検出されたら、セル割付部
    （２）に指令を送り、段数削減等の論理変更を行い、再
    回路合成を行い負荷チェックとタイミングチェックを行
    うようにしたことを特徴とする請求項１記載の回路合成
    システム。
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