JP2677256B2 - 遅延最適化方法 - Google Patents
遅延最適化方法Info
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- JP2677256B2 JP2677256B2 JP7159465A JP15946595A JP2677256B2 JP 2677256 B2 JP2677256 B2 JP 2677256B2 JP 7159465 A JP7159465 A JP 7159465A JP 15946595 A JP15946595 A JP 15946595A JP 2677256 B2 JP2677256 B2 JP 2677256B2
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F30/00—Computer-aided design [CAD]
- G06F30/30—Circuit design
- G06F30/32—Circuit design at the digital level
- G06F30/327—Logic synthesis; Behaviour synthesis, e.g. mapping logic, HDL to netlist, high-level language to RTL or netlist
Description
【０００１】
【産業上の利用分野】本発明は論理合成装置に利用す
る。特に、最小遅延制約の補償方法に関する。
る。特に、最小遅延制約の補償方法に関する。
【０００２】
【従来の技術】まず、最小遅延を補償することの意味に
ついて説明する。例えば、Ｄ型フリップフロップ（以
下、ＤＦＦと記す）のデータ入力端の信号値は、クロッ
クの立ち上がり（または立ち下がり）の瞬間に読み込ま
れ出力端に伝播するが、クロックの立ち上がり（または
立ち下がり）時点の前後の一定の時間、入力信号が安定
な状態に固定されていないと正しい信号値が伝播できな
い。そのため、セットアップ時間（クロック立ち上がり
（または立ち下がり）時点の前の一定時間）、ホールド
時間（クロック立ち上がり（または立ち下がり）時点の
後の一定時間）という時間制約をＤＦＦのデータ入力端
に設け、この時間内に入力信号が変化することを禁止し
ている。
ついて説明する。例えば、Ｄ型フリップフロップ（以
下、ＤＦＦと記す）のデータ入力端の信号値は、クロッ
クの立ち上がり（または立ち下がり）の瞬間に読み込ま
れ出力端に伝播するが、クロックの立ち上がり（または
立ち下がり）時点の前後の一定の時間、入力信号が安定
な状態に固定されていないと正しい信号値が伝播できな
い。そのため、セットアップ時間（クロック立ち上がり
（または立ち下がり）時点の前の一定時間）、ホールド
時間（クロック立ち上がり（または立ち下がり）時点の
後の一定時間）という時間制約をＤＦＦのデータ入力端
に設け、この時間内に入力信号が変化することを禁止し
ている。
【０００３】一般に、記憶素子、例えばＤＦＦを含んだ
順序同期回路は、ＤＦＦの出力端または外部入力端から
始まり、ＤＦＦのデータ入力端で終端する組合せ論理素
子から成る信号経路（以下、パスと記す）が存在する。
順序同期回路は、ＤＦＦの出力端または外部入力端から
始まり、ＤＦＦのデータ入力端で終端する組合せ論理素
子から成る信号経路（以下、パスと記す）が存在する。
【０００４】パス上の組合せ論理素子が複数の入力端を
有するとき、入力端に到着する信号は別々の経路を通っ
て来るために信号が到着する時間（到着時間）がそれぞ
れ異なり、組合せ論理素子の出力値は最初の入力信号が
到着した時点から変化し始め（不確定になり）、最後の
信号が到着した時点で確定する。この信号値が変化し始
める時間を最小到着時刻または最小遅延とよび、信号値
が確定する時間を最大到着時刻または最大遅延とよぶ。
ただし、入力信号値と直前の出力信号値の組合せによっ
ては出力信号値が変化しないこともある。
有するとき、入力端に到着する信号は別々の経路を通っ
て来るために信号が到着する時間（到着時間）がそれぞ
れ異なり、組合せ論理素子の出力値は最初の入力信号が
到着した時点から変化し始め（不確定になり）、最後の
信号が到着した時点で確定する。この信号値が変化し始
める時間を最小到着時刻または最小遅延とよび、信号値
が確定する時間を最大到着時刻または最大遅延とよぶ。
ただし、入力信号値と直前の出力信号値の組合せによっ
ては出力信号値が変化しないこともある。
【０００５】１相同期順序回路を仮定したとき、最大／
最小遅延はパス上を伝播し、パスの終端であるＤＦＦの
データ入力端においても最小遅延と最大遅延が存在し、
同期順序回路が正しく動作するためには、まず、ＤＦＦ
のデータ入力端における最小遅延がホールド時間（最小
要求時刻）よりも大きく（最小遅延制約）、最大遅延は
クロック周期からセットアップ時間を差し引いた時間
（最大要求時刻）よりも小さくなければならない（最大
遅延制約）。
最小遅延はパス上を伝播し、パスの終端であるＤＦＦの
データ入力端においても最小遅延と最大遅延が存在し、
同期順序回路が正しく動作するためには、まず、ＤＦＦ
のデータ入力端における最小遅延がホールド時間（最小
要求時刻）よりも大きく（最小遅延制約）、最大遅延は
クロック周期からセットアップ時間を差し引いた時間
（最大要求時刻）よりも小さくなければならない（最大
遅延制約）。
【０００６】パスの終端のＤＦＦの入力端における最小
／最大要求時刻は、回路の遅延計算をすることによって
パス上を信号伝播方向とは反対方向に逆算して伝播する
ことができ、パス上の全ての組合せ論理素子の出力端
（以下、ネットと記す）に対して最小／最大要求時刻を
計算して設定することができる。
／最大要求時刻は、回路の遅延計算をすることによって
パス上を信号伝播方向とは反対方向に逆算して伝播する
ことができ、パス上の全ての組合せ論理素子の出力端
（以下、ネットと記す）に対して最小／最大要求時刻を
計算して設定することができる。
【０００７】最小／最大遅延制約は全てのネットにおい
て満たされていなければならず、各ネットｉの最大遅延
の到着時刻をＡ（ｉ）、最小遅延の到着時刻をａ
（ｉ）、最大遅延の要求時刻をＲ（ｉ）、最小遅延の要
求時刻をｒ（ｉ）とすると、 Ａ（ｉ）＜Ｒ（ｉ） かつ ｒ（ｉ）＜ａ（ｉ） …（１） が成り立たなければならない。
て満たされていなければならず、各ネットｉの最大遅延
の到着時刻をＡ（ｉ）、最小遅延の到着時刻をａ
（ｉ）、最大遅延の要求時刻をＲ（ｉ）、最小遅延の要
求時刻をｒ（ｉ）とすると、 Ａ（ｉ）＜Ｒ（ｉ） かつ ｒ（ｉ）＜ａ（ｉ） …（１） が成り立たなければならない。
【０００８】順序同期回路において、順序同期回路のフ
リップフロップのホールド時間制約を満たすための補償
処理（以下、最小遅延補償という）として、従来、遅延
バッファを挿入する方法があった。この従来例を図９な
いし図１１を参照して説明する。図９は最小遅延制約に
違反するパスを含む順序同期回路の例とその動作を示す
タイミングチャートを示す図である。図１０は従来例の
遅延最適化方法を示すフローチャートである。図１１は
従来例の遅延最適方法が適用された順同期回路の例とそ
の動作を示すタイミングチャートを示す図である。図９
において、Ｆ１〜Ｆ７はＤＦＦで、これらのＤＦＦはク
ロックの立ち上がりでトリガされ入力データを取り込み
保持するものとする。ＣＬＫ１はクロック入力端、Ｇ１
〜Ｇ５は組合せ論理素子、Ｎ１〜Ｎ１２はネットであ
る。Ｆ１〜Ｆ５からＮ１０へ、以下に示す８本のパスが
存在する。
リップフロップのホールド時間制約を満たすための補償
処理（以下、最小遅延補償という）として、従来、遅延
バッファを挿入する方法があった。この従来例を図９な
いし図１１を参照して説明する。図９は最小遅延制約に
違反するパスを含む順序同期回路の例とその動作を示す
タイミングチャートを示す図である。図１０は従来例の
遅延最適化方法を示すフローチャートである。図１１は
従来例の遅延最適方法が適用された順同期回路の例とそ
の動作を示すタイミングチャートを示す図である。図９
において、Ｆ１〜Ｆ７はＤＦＦで、これらのＤＦＦはク
ロックの立ち上がりでトリガされ入力データを取り込み
保持するものとする。ＣＬＫ１はクロック入力端、Ｇ１
〜Ｇ５は組合せ論理素子、Ｎ１〜Ｎ１２はネットであ
る。Ｆ１〜Ｆ５からＮ１０へ、以下に示す８本のパスが
存在する。
【０００９】Ｆ１−Ｎ１−Ｇ５−Ｎ１０、Ｆ２−Ｎ２−
Ｇ３−Ｎ９−Ｇ５−Ｎ１０、Ｆ３−Ｎ３−Ｇ１−Ｎ６−
Ｇ３−Ｎ８−Ｇ５−Ｎ１０、Ｆ３−Ｎ３−Ｇ１−Ｎ６−
Ｇ４−Ｎ９−Ｇ５−Ｎ１０、Ｆ４−Ｎ４−Ｇ１−Ｎ６−
Ｇ３−Ｎ８−Ｇ５−Ｎ１０、Ｆ４−Ｎ４−Ｇ１−Ｎ６−
Ｇ４−Ｎ９−Ｇ５−Ｎ１０、Ｆ４−Ｎ４−Ｇ２−Ｎ７−
Ｇ４−Ｎ９−Ｇ５−Ｎ１０、Ｆ５−Ｎ５−Ｇ２−Ｎ７−
Ｇ４−Ｎ９−Ｇ５−Ｎ１０、ここでは、Ｆ１−Ｎ１−Ｇ
５−Ｎ１０とＦ２−Ｎ２−Ｇ３−Ｎ８−Ｇ５−Ｎ１０の
２つのパスを通った信号の到着時刻がＮ１０の最小遅延
制約に違反しているものとする。
Ｇ３−Ｎ９−Ｇ５−Ｎ１０、Ｆ３−Ｎ３−Ｇ１−Ｎ６−
Ｇ３−Ｎ８−Ｇ５−Ｎ１０、Ｆ３−Ｎ３−Ｇ１−Ｎ６−
Ｇ４−Ｎ９−Ｇ５−Ｎ１０、Ｆ４−Ｎ４−Ｇ１−Ｎ６−
Ｇ３−Ｎ８−Ｇ５−Ｎ１０、Ｆ４−Ｎ４−Ｇ１−Ｎ６−
Ｇ４−Ｎ９−Ｇ５−Ｎ１０、Ｆ４−Ｎ４−Ｇ２−Ｎ７−
Ｇ４−Ｎ９−Ｇ５−Ｎ１０、Ｆ５−Ｎ５−Ｇ２−Ｎ７−
Ｇ４−Ｎ９−Ｇ５−Ｎ１０、ここでは、Ｆ１−Ｎ１−Ｇ
５−Ｎ１０とＦ２−Ｎ２−Ｇ３−Ｎ８−Ｇ５−Ｎ１０の
２つのパスを通った信号の到着時刻がＮ１０の最小遅延
制約に違反しているものとする。
【００１０】各ネットｉの最大遅延の到着時刻をＡ
（ｉ）、最小遅延の到着時刻をａ（ｉ）、最大遅延の要
求時刻をＲ（ｉ）、最小遅延の要求時刻をｒ（ｉ）とす
る。ネットｉのルートに遅延ｄの遅延バッファを挿入す
ると、最大遅延も最小遅延もｄだけ増大するため、挿入
後の回路が式（１）を満たすためには、 Ａ（ｉ）＋ｄ＜Ｒ（ｉ）かつｒ（ｉ）＜ａ（ｉ）＋ｄ これを一つの式にまとめて、 （Ａ（ｉ）＋ｄ）＋ｒ（ｉ）＜Ｒ（ｉ）＋（ａ（ｉ）＋ｄ） すなわち、 Ａ（ｉ）−ａ（ｉ）＜Ｒ（ｉ）−ｒ（ｉ） もしくは、 ｒ（ｉ）−ａ（ｉ）＜Ｒ（ｉ）−Ａ（ｉ） …（２） が成り立つネットにしかバッファを挿入できない。すな
わち、式（２）が成り立たないネットに最小遅延制約を
満たすように遅延バッファを挿入すると必ず最大遅延制
約に違反してしまう。
（ｉ）、最小遅延の到着時刻をａ（ｉ）、最大遅延の要
求時刻をＲ（ｉ）、最小遅延の要求時刻をｒ（ｉ）とす
る。ネットｉのルートに遅延ｄの遅延バッファを挿入す
ると、最大遅延も最小遅延もｄだけ増大するため、挿入
後の回路が式（１）を満たすためには、 Ａ（ｉ）＋ｄ＜Ｒ（ｉ）かつｒ（ｉ）＜ａ（ｉ）＋ｄ これを一つの式にまとめて、 （Ａ（ｉ）＋ｄ）＋ｒ（ｉ）＜Ｒ（ｉ）＋（ａ（ｉ）＋ｄ） すなわち、 Ａ（ｉ）−ａ（ｉ）＜Ｒ（ｉ）−ｒ（ｉ） もしくは、 ｒ（ｉ）−ａ（ｉ）＜Ｒ（ｉ）−Ａ（ｉ） …（２） が成り立つネットにしかバッファを挿入できない。すな
わち、式（２）が成り立たないネットに最小遅延制約を
満たすように遅延バッファを挿入すると必ず最大遅延制
約に違反してしまう。
【００１１】式（２）において、ｒ（ｉ）−ａ（ｉ）を
最小スラック、Ｒ（ｉ）−Ａ（ｉ）を最大スラックとい
う。
最小スラック、Ｒ（ｉ）−Ａ（ｉ）を最大スラックとい
う。
【００１２】図１０は従来の技術での、遅延素子やバッ
ファの挿入による最小遅延補償方法の例であり、Ｎ．
Ｖ．シェイノ、Ｒ．Ｋ．ブレイトン、Ａ．Ｌ．サンジョ
ヴァンニ・ヴィンセント(N.V.Shenoy,R.K.Brayton,A.L.
Sangiovanni-Vincentelli)，「ミニマム・パディング・
トゥ・サティスファイ・ショートパス・コンシトレイン
ツ(Minimum Padding to Satisfy Short Path Constrain
ts) 」、アイシーキャド９３(ICCAD93),156 〜161 ペー
ジ，アイトリプルイー（ＩＥＥＥ），１９９３（文献
１）の中で基本的方法として述べられた方法に、面積を
節約するためのヒューリスティックを加えたものであ
る。
ファの挿入による最小遅延補償方法の例であり、Ｎ．
Ｖ．シェイノ、Ｒ．Ｋ．ブレイトン、Ａ．Ｌ．サンジョ
ヴァンニ・ヴィンセント(N.V.Shenoy,R.K.Brayton,A.L.
Sangiovanni-Vincentelli)，「ミニマム・パディング・
トゥ・サティスファイ・ショートパス・コンシトレイン
ツ(Minimum Padding to Satisfy Short Path Constrain
ts) 」、アイシーキャド９３(ICCAD93),156 〜161 ペー
ジ，アイトリプルイー（ＩＥＥＥ），１９９３（文献
１）の中で基本的方法として述べられた方法に、面積を
節約するためのヒューリスティックを加えたものであ
る。
【００１３】この処理方法は、１相クロックの順序同期
回路を対象とし、最大遅延の最適化がすでに実行済み
で、セットアップ時間制約（最大遅延制約）がすでに満
たされていることを前提としている。
回路を対象とし、最大遅延の最適化がすでに実行済み
で、セットアップ時間制約（最大遅延制約）がすでに満
たされていることを前提としている。
【００１４】ステップ８１において、最大遅延計算を行
い、パス上の各ネットに最大スラックを書込む。ステッ
プ８２において、最小遅延計算を行い、パス上の各ネッ
トに最小スラックを書き込み、最小遅延違反パスのリス
トを記憶部に保持する。ステップ８３において、最小遅
延違反パスがあればステップ８４に進み、なければ処理
を終了する。ステップ８４において、遅延バッファ挿入
位置の計算と遅延バッファ挿入を行う。ステップ８５に
おいて、最小遅延違反パスに含まれるネットの集合を選
び、Ｓ１とする。ステップ８６において、Ｓ１のうち、
最大スラックおよび最小スラックが式（２）を満たすネ
ットを選び、Ｓ２とする。ステップ８７において、Ｓ２
が空であればＳ１をＳ２とする。ステップ８８におい
て、Ｓ２のうち、最小遅延違反パスの重複度が高いネッ
トを選び、Ｓ３とする。ステップ８９において、Ｓ３か
らネットを１本選んで遅延バッファを挿入し、ステップ
８１に戻る。
い、パス上の各ネットに最大スラックを書込む。ステッ
プ８２において、最小遅延計算を行い、パス上の各ネッ
トに最小スラックを書き込み、最小遅延違反パスのリス
トを記憶部に保持する。ステップ８３において、最小遅
延違反パスがあればステップ８４に進み、なければ処理
を終了する。ステップ８４において、遅延バッファ挿入
位置の計算と遅延バッファ挿入を行う。ステップ８５に
おいて、最小遅延違反パスに含まれるネットの集合を選
び、Ｓ１とする。ステップ８６において、Ｓ１のうち、
最大スラックおよび最小スラックが式（２）を満たすネ
ットを選び、Ｓ２とする。ステップ８７において、Ｓ２
が空であればＳ１をＳ２とする。ステップ８８におい
て、Ｓ２のうち、最小遅延違反パスの重複度が高いネッ
トを選び、Ｓ３とする。ステップ８９において、Ｓ３か
らネットを１本選んで遅延バッファを挿入し、ステップ
８１に戻る。
【００１５】図１１は図９の回路例に、以上説明した従
来例の遅延最適化方法を実行して得られた順序同期回路
とそのタイミングチャートである。遅延バッファ１個の
面積を２単位とする。ＤＦＦのデータ入力端における最
大遅延はそのままで、最小遅延だけが増加し、遅延制約
はすべて満たされている。挿入されたのは遅延バッファ
が６個で、面積増加分は１２単位である。
来例の遅延最適化方法を実行して得られた順序同期回路
とそのタイミングチャートである。遅延バッファ１個の
面積を２単位とする。ＤＦＦのデータ入力端における最
大遅延はそのままで、最小遅延だけが増加し、遅延制約
はすべて満たされている。挿入されたのは遅延バッファ
が６個で、面積増加分は１２単位である。
【００１６】
【発明が解決しようとする課題】従来例の順序同期回路
における遅延バッファ挿入による最小遅延補償方法で
は、最大遅延に影響をなるべく与えずに面積最小となる
最適挿入位置を計算するために、最大遅延と最小遅延の
両方を詳細に計算する必要があるため、計算処理時間が
大きいという問題がある。
における遅延バッファ挿入による最小遅延補償方法で
は、最大遅延に影響をなるべく与えずに面積最小となる
最適挿入位置を計算するために、最大遅延と最小遅延の
両方を詳細に計算する必要があるため、計算処理時間が
大きいという問題がある。
【００１７】また、複合論理ゲートやマルチプレクサな
どの多入力の組合せ論理素子で、到着時刻が早すぎる入
力端が多数あり、その一方で出力端のネットが式（２）
を満たさない場合には到着時刻が早すぎる入力端のネッ
トすべてに別々に遅延バッファを挿入せざるを得ず、挿
入位置数が多くなり面積増加が大きくなるという問題が
ある。
どの多入力の組合せ論理素子で、到着時刻が早すぎる入
力端が多数あり、その一方で出力端のネットが式（２）
を満たさない場合には到着時刻が早すぎる入力端のネッ
トすべてに別々に遅延バッファを挿入せざるを得ず、挿
入位置数が多くなり面積増加が大きくなるという問題が
ある。
【００１８】さらに、クロックスキューの影響を考慮し
て、ホールド時間のマージンをユーザが大きめにとる場
合があり、遅延バッファを挿入する方法では、ホールド
時間の長さに比例して複数個の遅延バッファを直列に挿
入しなければならず、面積増加が大きいという問題があ
る。
て、ホールド時間のマージンをユーザが大きめにとる場
合があり、遅延バッファを挿入する方法では、ホールド
時間の長さに比例して複数個の遅延バッファを直列に挿
入しなければならず、面積増加が大きいという問題があ
る。
【００１９】本発明は、このような背景に行われたもの
であり、最大遅延時間に影響を与えることのない遅延最
適化方法を提供することを目的とする。本発明は、計算
処理時間を短縮することができる遅延最適化方法を提供
することを目的とする。本発明は、順序同期回路の面積
増加を低減させることができる遅延最適化方法を提供す
ることを目的とする。
であり、最大遅延時間に影響を与えることのない遅延最
適化方法を提供することを目的とする。本発明は、計算
処理時間を短縮することができる遅延最適化方法を提供
することを目的とする。本発明は、順序同期回路の面積
増加を低減させることができる遅延最適化方法を提供す
ることを目的とする。
【００２０】
【課題を解決するための手段】本発明は、順序同期回路
内のあらかじめ定められた最小遅延制約に違反して遅延
時間が不足する信号経路に対して最小遅延を補償するよ
うに遅延時間を付加する遅延最適化方法である。
内のあらかじめ定められた最小遅延制約に違反して遅延
時間が不足する信号経路に対して最小遅延を補償するよ
うに遅延時間を付加する遅延最適化方法である。
【００２１】ここで、本発明の特徴とするところは、前
記最小遅延制約に違反した信号経路にレベルラッチを挿
入するステップを備え、この挿入するステップは、前記
順序同期回路に含まれる出力端毎に最小遅延制約に違反
した信号経路の重複度を計算するステップと、この重複
度が大きい信号経路から順に前記順序同期回路のＬＳＩ
レイアウトパターン面積が最小となるように前記レベル
ラッチを挿入するステップとを備えたところにある。
記最小遅延制約に違反した信号経路にレベルラッチを挿
入するステップを備え、この挿入するステップは、前記
順序同期回路に含まれる出力端毎に最小遅延制約に違反
した信号経路の重複度を計算するステップと、この重複
度が大きい信号経路から順に前記順序同期回路のＬＳＩ
レイアウトパターン面積が最小となるように前記レベル
ラッチを挿入するステップとを備えたところにある。
【００２２】前記挿入するステップは、フリップフロッ
プのクロックのエッジトリガ極性に応じクロックの立ち
上がりで入力データを取り込むフリップフロップに対し
てはアクティブローのレベルラッチを挿入しクロックの
立ち下がりで入力データを取り込むフリップフロップに
対してはアクティブハイのレベルラッチを挿入するステ
ップを含むことが望ましい。
プのクロックのエッジトリガ極性に応じクロックの立ち
上がりで入力データを取り込むフリップフロップに対し
てはアクティブローのレベルラッチを挿入しクロックの
立ち下がりで入力データを取り込むフリップフロップに
対してはアクティブハイのレベルラッチを挿入するステ
ップを含むことが望ましい。
【００２３】前記レベルラッチに代えて少なくとも一部
に遅延バッファを挿入するステップを備えることもでき
る。
に遅延バッファを挿入するステップを備えることもでき
る。
【００２４】前記順序同期回路内のクロックのデューテ
ィ比を変化させるステップを備えることもできる。
ィ比を変化させるステップを備えることもできる。
【００２５】前記レベルラッチに代えて遅延バッファを
挿入するステップを備え、前記レベルラッチまたは前記
遅延バッファを挿入したときの前記順序同期回路のＬＳ
Ｉレイアウトパターン面積を比較するステップを備え、
遅延バッファを挿入した方がこのＬＳＩレイアウトパタ
ーン面積が小さくなるとき前記レベルラッチに代えて遅
延バッファを挿入するステップを実行するステップを含
むこともできる。
挿入するステップを備え、前記レベルラッチまたは前記
遅延バッファを挿入したときの前記順序同期回路のＬＳ
Ｉレイアウトパターン面積を比較するステップを備え、
遅延バッファを挿入した方がこのＬＳＩレイアウトパタ
ーン面積が小さくなるとき前記レベルラッチに代えて遅
延バッファを挿入するステップを実行するステップを含
むこともできる。
【００２６】
【作用】順序同期回路内の例えばフリップフロップのよ
うな論理素子の入力端では、複数の入力信号が同時かあ
るいは許容時間内の時間差をもって入力されることが要
求される。ところが、論理素子の入力端に到達するまで
の複数の信号経路の遅延量はまちまちであり、要求され
るタイミングで論理素子に入力されない信号が発生する
こともありうる。これを補償するために信号経路に遅延
要素を挿入することが行われる。
うな論理素子の入力端では、複数の入力信号が同時かあ
るいは許容時間内の時間差をもって入力されることが要
求される。ところが、論理素子の入力端に到達するまで
の複数の信号経路の遅延量はまちまちであり、要求され
るタイミングで論理素子に入力されない信号が発生する
こともありうる。これを補償するために信号経路に遅延
要素を挿入することが行われる。
【００２７】本発明では、遅延要素としてレベルラッチ
を用いている。レベルラッチはクロックに同期して一時
的に信号状態を保持するためのものであるから、レベル
ラッチが挿入されても、回路全体としては遅延は発生し
ない。したがって、所望の部位において信号状態を一時
保持することにより、あたかも遅延を与えたようにみせ
ることができるが、実際には遅延は発生していない。こ
れにより、レベルラッチを複数挿入することによる回路
全体の最大遅延時間に変化は起こらない。
を用いている。レベルラッチはクロックに同期して一時
的に信号状態を保持するためのものであるから、レベル
ラッチが挿入されても、回路全体としては遅延は発生し
ない。したがって、所望の部位において信号状態を一時
保持することにより、あたかも遅延を与えたようにみせ
ることができるが、実際には遅延は発生していない。こ
れにより、レベルラッチを複数挿入することによる回路
全体の最大遅延時間に変化は起こらない。
【００２８】このため、レベルラッチを挿入する毎に最
大遅延を計算し直す必要はなく、その分処理時間が短縮
される。また、遅延要素をいずれかに挿入することによ
り他の部位に何らかの処理を追加しなければならなくな
るような事態も回避できるため、ＬＳＩレイアウトパタ
ーン面積の増加を抑えることができる。
大遅延を計算し直す必要はなく、その分処理時間が短縮
される。また、遅延要素をいずれかに挿入することによ
り他の部位に何らかの処理を追加しなければならなくな
るような事態も回避できるため、ＬＳＩレイアウトパタ
ーン面積の増加を抑えることができる。
【００２９】また、例えばレベルラッチ自体のホールド
時間またはセットアップ時間が無視できず、レベルラッ
チの挿入が問題となる部位については遅延バッファを併
用するようにすればよい。
時間またはセットアップ時間が無視できず、レベルラッ
チの挿入が問題となる部位については遅延バッファを併
用するようにすればよい。
【００３０】最小遅延要求時間がレベルラッチのラッチ
時間よりも長いときには、クロックのデューティ比を変
化させるなどの処理を施すこともよい。
時間よりも長いときには、クロックのデューティ比を変
化させるなどの処理を施すこともよい。
【００３１】さらに、レベルラッチを挿入した場合と、
遅延バッファを挿入した場合とで回路面積の増加状態を
あらかじめ計算し、その小さい方の方法を自動的に切替
選択するようにしてもよい。
遅延バッファを挿入した場合とで回路面積の増加状態を
あらかじめ計算し、その小さい方の方法を自動的に切替
選択するようにしてもよい。
【００３２】
【実施例】 （第一実施例）本発明第一実施例を図１ないし図３を参
照して説明する。図１は本発明方法の全体構成を示す図
である。図２は本発明方法の全体的な動作を示すフロー
チャートである。図３は本発明第一実施例の動作を示す
フローチャートである。図４は本発明第一実施例の適用
回路およびそのタイミングチャートを示す図である。
照して説明する。図１は本発明方法の全体構成を示す図
である。図２は本発明方法の全体的な動作を示すフロー
チャートである。図３は本発明第一実施例の動作を示す
フローチャートである。図４は本発明第一実施例の適用
回路およびそのタイミングチャートを示す図である。
【００３３】本発明は、回路入力部２から入力された順
序同期回路内の制約条件入力部３から入力されたあらか
じめ定められた最小遅延制約に違反して遅延時間が不足
する信号経路に対して最小遅延を補償するように遅延時
間を付加する遅延最適化方法である。
序同期回路内の制約条件入力部３から入力されたあらか
じめ定められた最小遅延制約に違反して遅延時間が不足
する信号経路に対して最小遅延を補償するように遅延時
間を付加する遅延最適化方法である。
【００３４】ここで、本発明の特徴とするところは、遅
延最適化部６では、前記最小遅延制約に違反した信号経
路にレベルラッチを挿入するステップを備え、この挿入
するステップは、前記順序同期回路に含まれる出力端毎
に最小遅延制約に違反した信号経路の重複度を計算する
ステップと、この重複度が大きい信号経路から順に前記
順序同期回路のＬＳＩレイアウトパターン面積が最小と
なるように前記レベルラッチを挿入するステップとを備
えたところにある。
延最適化部６では、前記最小遅延制約に違反した信号経
路にレベルラッチを挿入するステップを備え、この挿入
するステップは、前記順序同期回路に含まれる出力端毎
に最小遅延制約に違反した信号経路の重複度を計算する
ステップと、この重複度が大きい信号経路から順に前記
順序同期回路のＬＳＩレイアウトパターン面積が最小と
なるように前記レベルラッチを挿入するステップとを備
えたところにある。
【００３５】図１に示すように、本発明第一実施例は、
順序同期回路のテクノロジマッピングに用いるテクノロ
ジライブラリブロック情報を入力するライブラリ入力部
１と、論理合成対象回路である順序同期回路を読み込む
回路入力部２と、セットアップ／ホールド時間制約等の
最大／最小遅延等の制約条件を読み込む制約条件入力部
３と、読み込まれた論理合成対象回路の論理を最適化す
る論理最適化部４と、論理合成対象回路にテクノロジラ
イブラリブロックを割り当てるテクノロジマッピング部
５と、制約条件として指定された遅延制約を満たすこと
を目的関数に論理合成対象回路である順序同期回路の遅
延最適化を行う遅延最適化部６と、テクノロジライブラ
リと順序同期回路と制約条件を保持する記憶部７と、論
理合成結果の順序同期回路を出力する回路出力部８より
構成される。
順序同期回路のテクノロジマッピングに用いるテクノロ
ジライブラリブロック情報を入力するライブラリ入力部
１と、論理合成対象回路である順序同期回路を読み込む
回路入力部２と、セットアップ／ホールド時間制約等の
最大／最小遅延等の制約条件を読み込む制約条件入力部
３と、読み込まれた論理合成対象回路の論理を最適化す
る論理最適化部４と、論理合成対象回路にテクノロジラ
イブラリブロックを割り当てるテクノロジマッピング部
５と、制約条件として指定された遅延制約を満たすこと
を目的関数に論理合成対象回路である順序同期回路の遅
延最適化を行う遅延最適化部６と、テクノロジライブラ
リと順序同期回路と制約条件を保持する記憶部７と、論
理合成結果の順序同期回路を出力する回路出力部８より
構成される。
【００３６】次に、図２を参照して順序同期回路の全体
の動作を説明する。ライブラリ入力部１において、ライ
ブラリ入力処理１２によりテクノロジライブラリブロッ
クの論理、遅延値などの情報が記述されたテクノロジラ
イブラリ１１を入力し、記憶部７に保持する。回路入力
部２において、回路入力処理１４により回路記述１３を
入力し、記憶部７に保持する。制約条件入力部３におい
て、制約入力処理１６により回路記述１３に対する遅
延、ＬＳＩレイアウトパターン面積などの制約条件１５
を入力し、記憶部７に保持する。
の動作を説明する。ライブラリ入力部１において、ライ
ブラリ入力処理１２によりテクノロジライブラリブロッ
クの論理、遅延値などの情報が記述されたテクノロジラ
イブラリ１１を入力し、記憶部７に保持する。回路入力
部２において、回路入力処理１４により回路記述１３を
入力し、記憶部７に保持する。制約条件入力部３におい
て、制約入力処理１６により回路記述１３に対する遅
延、ＬＳＩレイアウトパターン面積などの制約条件１５
を入力し、記憶部７に保持する。
【００３７】論理最適化部４および遅延最適化部６にお
いて、記憶部７に保持している回路に対し、テクノロジ
独立最適化処理１７によりテクノロジ独立な状態での論
理最適化および記憶部７に保持している遅延に関する制
約条件を満たすことを目的としたテクノロジ独立な状態
での遅延最適化を行う。
いて、記憶部７に保持している回路に対し、テクノロジ
独立最適化処理１７によりテクノロジ独立な状態での論
理最適化および記憶部７に保持している遅延に関する制
約条件を満たすことを目的としたテクノロジ独立な状態
での遅延最適化を行う。
【００３８】テクノロジマッピング部５において記憶部
７に保持している回路に対して、記憶部７に保持してい
るＬＳＩレイアウトパターン面積その他の制約条件を満
たすことを目的にテクノロジマッピング処理１８により
テクノロジライブラリブロックを割当てる。
７に保持している回路に対して、記憶部７に保持してい
るＬＳＩレイアウトパターン面積その他の制約条件を満
たすことを目的にテクノロジマッピング処理１８により
テクノロジライブラリブロックを割当てる。
【００３９】遅延最適化部６において、記憶部７に保持
している回路に対して、記憶部７に保持している遅延に
関する制約条件を満たすことを目的に最大遅延最適化処
理１９によりテクノロジ依存状態での最大遅延最適化を
行う。
している回路に対して、記憶部７に保持している遅延に
関する制約条件を満たすことを目的に最大遅延最適化処
理１９によりテクノロジ依存状態での最大遅延最適化を
行う。
【００４０】遅延最適化部６において、記憶部７に保持
している回路に対して、記憶部７に保持している遅延に
関する制約条件を満たすことを目的に最小遅延最適化処
理２０によりテクノロジ依存状態での最小遅延最適化を
行う。
している回路に対して、記憶部７に保持している遅延に
関する制約条件を満たすことを目的に最小遅延最適化処
理２０によりテクノロジ依存状態での最小遅延最適化を
行う。
【００４１】回路出力部８において、記憶部７に保持し
ている回路を回路出力処理２１により出力し、回路記述
２２を得る。
ている回路を回路出力処理２１により出力し、回路記述
２２を得る。
【００４２】次に、最小遅延最適化処理２０における、
レベルラッチ挿入による最小遅延補償の詳細を説明す
る。まず、最小遅延制約に違反しているネットにレベル
ラッチを挿入することで最小遅延補償ができることを説
明する。ここでは、ネットにレベルラッチを挿入すると
は、ある素子の出力端とネットの間にレベルラッチを挿
入し、素子の出力端とレベルラッチのデータ入力端を１
本の別のネットで接続し、レベルラッチの出力端ともと
のネットを接続することとする。
レベルラッチ挿入による最小遅延補償の詳細を説明す
る。まず、最小遅延制約に違反しているネットにレベル
ラッチを挿入することで最小遅延補償ができることを説
明する。ここでは、ネットにレベルラッチを挿入すると
は、ある素子の出力端とネットの間にレベルラッチを挿
入し、素子の出力端とレベルラッチのデータ入力端を１
本の別のネットで接続し、レベルラッチの出力端ともと
のネットを接続することとする。
【００４３】立ち上がりクロックでトリガされるＤＦＦ
を用いた１相同期順序回路の場合には、クロックがロー
レベルのときに入力信号値を出力に透過する状態になる
（アクティブ・ロー）レベルラッチをネットｉに挿入
し、ＤＦＦに供給されているクロックと同じ波形のクロ
ックをレベルラッチにも供給することを考える（立ち下
がりクロックでトリガされるＤＦＦの場合は、クロック
がハイレベルのときに入力信号値を出力に透過する状態
になる（アクティブ・ハイ）レベルラッチを挿入す
る）。
を用いた１相同期順序回路の場合には、クロックがロー
レベルのときに入力信号値を出力に透過する状態になる
（アクティブ・ロー）レベルラッチをネットｉに挿入
し、ＤＦＦに供給されているクロックと同じ波形のクロ
ックをレベルラッチにも供給することを考える（立ち下
がりクロックでトリガされるＤＦＦの場合は、クロック
がハイレベルのときに入力信号値を出力に透過する状態
になる（アクティブ・ハイ）レベルラッチを挿入す
る）。
【００４４】レベルラッチ挿入前のネットｉの最小到着
時刻をａ（ｉ）、最大到着時刻をＡ（ｉ）、最小要求時
刻をｒ（ｉ）、最大要求時刻をＲ（ｉ）とし、レベルラ
ッチがラッチされている時間、すなわちクロックがハイ
レベルになっている時間をＴＬ、レベルラッチが入力信
号値を出力に透過する状態の（アクティブになってい
る）時間、すなわちクロックがローレベルになっている
時間をＴＡとする。信号がレベルラッチを透過するのに
かかる時間をＴＴとする（ＴＴは一般にＴＬと比べて十
分小さい）。また、レベルラッチ自体のセットアップ時
間ＴＳ、ホールド時間ＴＨは、ＤＦＦのセットアップ時
間やホールド時間に比べて十分小さいものと仮定する。
時刻をａ（ｉ）、最大到着時刻をＡ（ｉ）、最小要求時
刻をｒ（ｉ）、最大要求時刻をＲ（ｉ）とし、レベルラ
ッチがラッチされている時間、すなわちクロックがハイ
レベルになっている時間をＴＬ、レベルラッチが入力信
号値を出力に透過する状態の（アクティブになってい
る）時間、すなわちクロックがローレベルになっている
時間をＴＡとする。信号がレベルラッチを透過するのに
かかる時間をＴＴとする（ＴＴは一般にＴＬと比べて十
分小さい）。また、レベルラッチ自体のセットアップ時
間ＴＳ、ホールド時間ＴＨは、ＤＦＦのセットアップ時
間やホールド時間に比べて十分小さいものと仮定する。
【００４５】レベルラッチ挿入後のネットｉの最小遅延
はｍａｘ（ａ（ｉ）、ＴＬ＋ＴＴ）、最大遅延はｍａｘ
（Ａ（ｉ）、ＴＬ＋ＴＴ）になる。
はｍａｘ（ａ（ｉ）、ＴＬ＋ＴＴ）、最大遅延はｍａｘ
（Ａ（ｉ）、ＴＬ＋ＴＴ）になる。
【００４６】レベルラッチ挿入後のネットｉの最小遅延
制約の式は、 ｒ（ｉ）＜ｍａｘ（ａ（ｉ），ＴＬ＋ＴＴ） …（３） で、通常の回路設計でクロックのデューティ比が５０％
前後のとき、 ｒ（ｉ）＜ＴＬ が常に成り立つので、式（３）は常に成り立ち最小遅延
が補償される。
制約の式は、 ｒ（ｉ）＜ｍａｘ（ａ（ｉ），ＴＬ＋ＴＴ） …（３） で、通常の回路設計でクロックのデューティ比が５０％
前後のとき、 ｒ（ｉ）＜ＴＬ が常に成り立つので、式（３）は常に成り立ち最小遅延
が補償される。
【００４７】また、レベルラッチ挿入後のネットｉの最
大遅延制約の式は、 ｍａｘ（Ａ（ｉ）＋ＴＴ，ＴＬ＋ＴＴ）＜Ｒ（ｉ） …（４） となり、最大遅延の最適化を実行済みで最大遅延制約が
ＴＴ程度の余裕を持ってすでに満たされている回路の場
合に、 Ａ（ｉ）＋ＴＴ＜Ｒ（ｉ） は、レベルラッチ挿入前から成り立っているので、 ＴＬ＋ＴＴ＜Ｒ（ｉ） …（５） が成り立つネットにレベルラッチを挿入しても式（４）
は満たされ最大遅延制約違反は発生しない。式（４）に
違反するネットには、以上により、ラッチの挿入により
最小遅延補償が原理的に可能なことを示した。
大遅延制約の式は、 ｍａｘ（Ａ（ｉ）＋ＴＴ，ＴＬ＋ＴＴ）＜Ｒ（ｉ） …（４） となり、最大遅延の最適化を実行済みで最大遅延制約が
ＴＴ程度の余裕を持ってすでに満たされている回路の場
合に、 Ａ（ｉ）＋ＴＴ＜Ｒ（ｉ） は、レベルラッチ挿入前から成り立っているので、 ＴＬ＋ＴＴ＜Ｒ（ｉ） …（５） が成り立つネットにレベルラッチを挿入しても式（４）
は満たされ最大遅延制約違反は発生しない。式（４）に
違反するネットには、以上により、ラッチの挿入により
最小遅延補償が原理的に可能なことを示した。
【００４８】なお、レベルラッチ自体のセットアップ時
間、ホールド時間がＤＦＦのものと比較して無視できな
い場合は、ＤＦＦのホールド時間に違反したネットにレ
ベルラッチを挿入するとレベルラッチ自体のホールド時
間に違反する場合があるため、ＤＦＦに供給しているも
のよりもレベルラッチのホールド時間の分だけ位相を早
めたクロックをレベルラッチにあらかじめ供給し、レベ
ルラッチのホールド時間の終了時刻とＤＦＦのクロック
のトリガ（立ち上がり）時刻を一致させる必要がある。
間、ホールド時間がＤＦＦのものと比較して無視できな
い場合は、ＤＦＦのホールド時間に違反したネットにレ
ベルラッチを挿入するとレベルラッチ自体のホールド時
間に違反する場合があるため、ＤＦＦに供給しているも
のよりもレベルラッチのホールド時間の分だけ位相を早
めたクロックをレベルラッチにあらかじめ供給し、レベ
ルラッチのホールド時間の終了時刻とＤＦＦのクロック
のトリガ（立ち上がり）時刻を一致させる必要がある。
【００４９】ネットｉに挿入したレベルラッチのデータ
入力端における最大要求時刻は、クロックの周期をＴと
すると、 ｍｉｎ（レベルラッチから算出される最大要求時刻、Ｄ
ＦＦから算出される最大要求時刻）＝ｍｉｎ（Ｔ−ＴＨ
−ＴＳ、Ｒ（ｉ）−ＴＴ） となるので、レベルラッチ挿入前のネットｉの最大到着
時間Ａ（ｉ）が Ａ（ｉ）＜ｍｉｎ（Ｔ−ＴＨ−ＴＳ、Ｒ（ｉ）−ＴＴ） …（６） を満たすネットにのみレベルラッチを挿入できる。
入力端における最大要求時刻は、クロックの周期をＴと
すると、 ｍｉｎ（レベルラッチから算出される最大要求時刻、Ｄ
ＦＦから算出される最大要求時刻）＝ｍｉｎ（Ｔ−ＴＨ
−ＴＳ、Ｒ（ｉ）−ＴＴ） となるので、レベルラッチ挿入前のネットｉの最大到着
時間Ａ（ｉ）が Ａ（ｉ）＜ｍｉｎ（Ｔ−ＴＨ−ＴＳ、Ｒ（ｉ）−ＴＴ） …（６） を満たすネットにのみレベルラッチを挿入できる。
【００５０】したがって、レベルラッチ自体のセットア
ップ時間、ホールド時間が無視できないときには、式
（５）と式（６）を同時に満たすネットが存在しない最
小遅延違反パスに対しては、レベルラッチ挿入による最
小遅延補償はできないので、従来の遅延バッファ挿入を
併用する必要がある。
ップ時間、ホールド時間が無視できないときには、式
（５）と式（６）を同時に満たすネットが存在しない最
小遅延違反パスに対しては、レベルラッチ挿入による最
小遅延補償はできないので、従来の遅延バッファ挿入を
併用する必要がある。
【００５１】これから、本発明第一実施例のレベルラッ
チ挿入による最小遅延補償を説明する。ここでは、１相
クロックの同期順序回路を対象とし、ＤＦＦのホールド
時間が、レベルラッチのラッチ期間よりも短いことと、
最大遅延の最適化がすでに実行済みでセットアップ時間
がすでに満たされており、最大スラックにラッチ透過遅
延分の余裕があることを前提としている。また、レベル
ラッチ自体のホールド時間セットアップ時間は無視でき
るものとする。
チ挿入による最小遅延補償を説明する。ここでは、１相
クロックの同期順序回路を対象とし、ＤＦＦのホールド
時間が、レベルラッチのラッチ期間よりも短いことと、
最大遅延の最適化がすでに実行済みでセットアップ時間
がすでに満たされており、最大スラックにラッチ透過遅
延分の余裕があることを前提としている。また、レベル
ラッチ自体のホールド時間セットアップ時間は無視でき
るものとする。
【００５２】図３は本発明の遅延最適化部６における遅
延最低化の一つであるレベルラッチ挿入による最小遅延
最適化２０の最小遅延補償の処理フローの第一実施例で
ある。ステップ３１において最大遅延を計算し、各ネッ
トにおける最大遅延要求時刻を信号伝播方向とは反対の
方向に逆算し、記憶部７に保持する。ステップ３２にお
いて最小遅延を計算し、最小遅延制約に違反したパス
（最小遅延違反パス）のリストを列挙して記憶部７に保
持する。なお、ここでは最大・最小遅延計算は、レベル
ラッチのラッチ期間や透過時間を含めて遅延を計算する
ものとする。ステップ３３で、違反パスがなくなってい
れば処理を終了し、そうでない場合はステップ３４に進
む。ステップ３４において、最適挿入位置を計算する。
ステップ３４はステップ３５〜３８で構成される。この
うち、ステップ３５で、回路中のネットに最小遅延違反
パスの重複度を重みとして持たせる。ステップ３６で、
式（５）を満たすネットのうち、重複度最大のネットを
１本選んでレベルラッチを１個挿入し、ＤＦＦに供給し
ているものと同じクロックをレベルラッチに供給する。
ＤＦＦがクロックの立ち上がりで入力データを取り込む
タイプである場合は、アクティブ・ローのレベルラッチ
を用い、ＤＦＦがクロックの立ち下がりで入力データを
取り込むタイプである場合は、アクティブ・ハイのレベ
ルラッチを用いる。ステップ３７で、挿入したネットの
ルートを含むパスを記憶部の最小遅延パスのリストから
削除する。ステップ３８で、ステップ３５からステップ
３７までの処理を最小遅延違反パスリストが空になるま
で繰り返し、空になったらステップ３２に戻って、最小
遅延計算を再実行する。
延最低化の一つであるレベルラッチ挿入による最小遅延
最適化２０の最小遅延補償の処理フローの第一実施例で
ある。ステップ３１において最大遅延を計算し、各ネッ
トにおける最大遅延要求時刻を信号伝播方向とは反対の
方向に逆算し、記憶部７に保持する。ステップ３２にお
いて最小遅延を計算し、最小遅延制約に違反したパス
（最小遅延違反パス）のリストを列挙して記憶部７に保
持する。なお、ここでは最大・最小遅延計算は、レベル
ラッチのラッチ期間や透過時間を含めて遅延を計算する
ものとする。ステップ３３で、違反パスがなくなってい
れば処理を終了し、そうでない場合はステップ３４に進
む。ステップ３４において、最適挿入位置を計算する。
ステップ３４はステップ３５〜３８で構成される。この
うち、ステップ３５で、回路中のネットに最小遅延違反
パスの重複度を重みとして持たせる。ステップ３６で、
式（５）を満たすネットのうち、重複度最大のネットを
１本選んでレベルラッチを１個挿入し、ＤＦＦに供給し
ているものと同じクロックをレベルラッチに供給する。
ＤＦＦがクロックの立ち上がりで入力データを取り込む
タイプである場合は、アクティブ・ローのレベルラッチ
を用い、ＤＦＦがクロックの立ち下がりで入力データを
取り込むタイプである場合は、アクティブ・ハイのレベ
ルラッチを用いる。ステップ３７で、挿入したネットの
ルートを含むパスを記憶部の最小遅延パスのリストから
削除する。ステップ３８で、ステップ３５からステップ
３７までの処理を最小遅延違反パスリストが空になるま
で繰り返し、空になったらステップ３２に戻って、最小
遅延計算を再実行する。
【００５３】図４は、従来例で示した図９の回路に対し
第一実施例を実行して得られる回路とそのタイミングチ
ャートであり、遅延制約がすべて満たされている。レベ
ルラッチ１個のＬＳＩレイアウトパターン面積を６単位
とする。挿入されたのはレベルラッチ１個でＬＳＩレイ
アウトパターン面積増加は６単位であり、従来方法の結
果を図９と比較して半分である。
第一実施例を実行して得られる回路とそのタイミングチ
ャートであり、遅延制約がすべて満たされている。レベ
ルラッチ１個のＬＳＩレイアウトパターン面積を６単位
とする。挿入されたのはレベルラッチ１個でＬＳＩレイ
アウトパターン面積増加は６単位であり、従来方法の結
果を図９と比較して半分である。
【００５４】（第二実施例）本発明第二実施例を図５お
よび図６を参照して説明する。図５は本発明第二実施例
の動作を示すフローチャートである。図６は本発明第二
実施例を適用した順序同期回路の例とその動作を示すタ
イミングチャートを示す図である。本発明第二実施例
は、本発明第一実施例の順序同期回路における最小遅延
補償処理において、レベルラッチ自体のホールド時間セ
ットアップ時間が無視できないものとし、レベルラッチ
挿入可能なネットの判定に、式（６）の判定を加え、レ
ベルラッチに供給するクロックを補正し、レベルラッチ
による補償が不可能なパスに対しては遅延バッファ挿入
による補償を自動選択する方法である。
よび図６を参照して説明する。図５は本発明第二実施例
の動作を示すフローチャートである。図６は本発明第二
実施例を適用した順序同期回路の例とその動作を示すタ
イミングチャートを示す図である。本発明第二実施例
は、本発明第一実施例の順序同期回路における最小遅延
補償処理において、レベルラッチ自体のホールド時間セ
ットアップ時間が無視できないものとし、レベルラッチ
挿入可能なネットの判定に、式（６）の判定を加え、レ
ベルラッチに供給するクロックを補正し、レベルラッチ
による補償が不可能なパスに対しては遅延バッファ挿入
による補償を自動選択する方法である。
【００５５】図５は本発明の遅延最適化部６における遅
延最適化の一つであるレベルラッチ挿入による最小遅延
最適化２０の最小遅延補償の処理フローの第二実施例で
ある。ステップ４１において最大遅延を計算し、各ネッ
トにおける最大遅延要求時刻を信号伝播方向とは反対の
方向に逆算し、記憶部７に保持する。ステップ４２にお
いて、最小遅延を計算し最小遅延違反パスのリストを列
挙して記憶部７に保持する。ステップ４３で最小遅延違
反パスがなくなっていれば処理を終了し、そうでない場
合はステップ４４に進む。ステップ４４において、レベ
ルラッチの最適挿入位置を計算する。ステップ４４はス
テップ４５〜５２で構成される。ステップ４５におい
て、回路中のネットに最小遅延違反パスの重複度を重み
として持たせる。ステップ４６において、最小遅延違反
パスに含まれるネットの集合を選び、Ｓ１とする。ステ
ップ４７において、Ｓ１のうち、式（５）および式
（６）を満たすネットの集合を選び、Ｓ２とする。ステ
ップ４８で、Ｓ２が空であればステップ５２に進む。そ
うでない場合はステップ４９に進む。ステップ４９にお
いて、Ｓ２のうち、最小遅延違反パスの重複度最大のネ
ットを１本選んでレベルラッチを１個挿入し、ＤＦＦに
供給しているものよりもレベルラッチのホールド時間の
分だけ位相を早めたクロックをレベルラッチに供給す
る。ステップ５０において、挿入したネットを含むパス
を記憶部の最小遅延パスのリストから削除する。ステッ
プ５１で、最小遅延違反パスリストが空でなければステ
ップ４５に進み、空になったらステップ４２に戻って、
最小遅延計算を再実行する。ステップ５２において、残
った最小遅延違反パスに対し、遅延バッファ挿入により
最小遅延を補償し、ステップ４１に戻って最大遅延から
計算し直す。
延最適化の一つであるレベルラッチ挿入による最小遅延
最適化２０の最小遅延補償の処理フローの第二実施例で
ある。ステップ４１において最大遅延を計算し、各ネッ
トにおける最大遅延要求時刻を信号伝播方向とは反対の
方向に逆算し、記憶部７に保持する。ステップ４２にお
いて、最小遅延を計算し最小遅延違反パスのリストを列
挙して記憶部７に保持する。ステップ４３で最小遅延違
反パスがなくなっていれば処理を終了し、そうでない場
合はステップ４４に進む。ステップ４４において、レベ
ルラッチの最適挿入位置を計算する。ステップ４４はス
テップ４５〜５２で構成される。ステップ４５におい
て、回路中のネットに最小遅延違反パスの重複度を重み
として持たせる。ステップ４６において、最小遅延違反
パスに含まれるネットの集合を選び、Ｓ１とする。ステ
ップ４７において、Ｓ１のうち、式（５）および式
（６）を満たすネットの集合を選び、Ｓ２とする。ステ
ップ４８で、Ｓ２が空であればステップ５２に進む。そ
うでない場合はステップ４９に進む。ステップ４９にお
いて、Ｓ２のうち、最小遅延違反パスの重複度最大のネ
ットを１本選んでレベルラッチを１個挿入し、ＤＦＦに
供給しているものよりもレベルラッチのホールド時間の
分だけ位相を早めたクロックをレベルラッチに供給す
る。ステップ５０において、挿入したネットを含むパス
を記憶部の最小遅延パスのリストから削除する。ステッ
プ５１で、最小遅延違反パスリストが空でなければステ
ップ４５に進み、空になったらステップ４２に戻って、
最小遅延計算を再実行する。ステップ５２において、残
った最小遅延違反パスに対し、遅延バッファ挿入により
最小遅延を補償し、ステップ４１に戻って最大遅延から
計算し直す。
【００５６】図６は、従来例で示した図９の回路に対し
第一実施例を実行して得られる回路とそのタイミングチ
ャートであり、遅延制約がすべて満たされている。クロ
ックＣＬＫ１には、遅延バッファＢ１が１個挿入されて
いる。
第一実施例を実行して得られる回路とそのタイミングチ
ャートであり、遅延制約がすべて満たされている。クロ
ックＣＬＫ１には、遅延バッファＢ１が１個挿入されて
いる。
【００５７】（第三実施例）本発明第三実施例を図７を
参照して説明する。図７は本発明第三実施例を適用した
順序同期回路の例とその動作を示すタイミングチャート
を示す図である。本発明第三実施例は、本発明第一実施
例のステップ３６または本発明第二実施例のステップ４
９において最小遅延要求時刻がラッチ期間よりも長い場
合にレベルラッチ挿入により最小遅延が補償できるよう
にレベルラッチに供給するクロックのデューティ比を変
化させる回路を付加する処理を加えたものである。ＤＦ
Ｆの動作はクロックのデューティ比に依存しないため、
レベルラッチへのクロックとＤＦＦへのクロックは同一
でも別々でもかまわない。
参照して説明する。図７は本発明第三実施例を適用した
順序同期回路の例とその動作を示すタイミングチャート
を示す図である。本発明第三実施例は、本発明第一実施
例のステップ３６または本発明第二実施例のステップ４
９において最小遅延要求時刻がラッチ期間よりも長い場
合にレベルラッチ挿入により最小遅延が補償できるよう
にレベルラッチに供給するクロックのデューティ比を変
化させる回路を付加する処理を加えたものである。ＤＦ
Ｆの動作はクロックのデューティ比に依存しないため、
レベルラッチへのクロックとＤＦＦへのクロックは同一
でも別々でもかまわない。
【００５８】図７は、本発明第三実施例の適用回路例
と、そのタイミングチャートである。もとのクロックＣ
ＬＫ３がハイレベルの時間、すなわちラッチ期間がＤＦ
Ｆのホールド時間よりも短い場合に、クロックのデュー
ティ比変換回路Ｄ１（ここでは簡単な例として、ＣＬＫ
３と、ＣＬＫ３を遅延バッファＢ４で遅延させたＣＬＫ
４のＯＲ論理（Ｇ６）をとってＣＬＫ５を生成してい
る）を付加してレベルラッチＬ１のラッチ期間を延長し
ている。
と、そのタイミングチャートである。もとのクロックＣ
ＬＫ３がハイレベルの時間、すなわちラッチ期間がＤＦ
Ｆのホールド時間よりも短い場合に、クロックのデュー
ティ比変換回路Ｄ１（ここでは簡単な例として、ＣＬＫ
３と、ＣＬＫ３を遅延バッファＢ４で遅延させたＣＬＫ
４のＯＲ論理（Ｇ６）をとってＣＬＫ５を生成してい
る）を付加してレベルラッチＬ１のラッチ期間を延長し
ている。
【００５９】（第四実施例）本発明第四実施例を図８を
参照して説明する。図８は本発明第四実施例の動作を示
すフローチャートである。本発明第四実施例は、本発明
第一〜第三実施例において、遅延バッファ挿入とのＬＳ
Ｉレイアウトパターン面積によるトレードオフを行うも
のである。図８は図３の処理フローを一部変更してトレ
ードオフを加えた処理フローである。ステップ６６でレ
ベルラッチの挿入位置（Ｓ３）を選択し、ステップ６７
において挿入位置Ｓ３のネットを含む最小遅延違反パス
すべてを遅延バッファ挿入によって最小遅延補償した場
合のＬＳＩレイアウトパターン面積増加を見積もり、ス
テップ６８でＬＳＩレイアウトパターン面積増加がレベ
ルラッチのＬＳＩレイアウトパターン面積よりも少なけ
ればステップ７２に進んで遅延バッファ挿入を行い、そ
うでなければステップ６９に進んでレベルラッチ挿入を
行う。
参照して説明する。図８は本発明第四実施例の動作を示
すフローチャートである。本発明第四実施例は、本発明
第一〜第三実施例において、遅延バッファ挿入とのＬＳ
Ｉレイアウトパターン面積によるトレードオフを行うも
のである。図８は図３の処理フローを一部変更してトレ
ードオフを加えた処理フローである。ステップ６６でレ
ベルラッチの挿入位置（Ｓ３）を選択し、ステップ６７
において挿入位置Ｓ３のネットを含む最小遅延違反パス
すべてを遅延バッファ挿入によって最小遅延補償した場
合のＬＳＩレイアウトパターン面積増加を見積もり、ス
テップ６８でＬＳＩレイアウトパターン面積増加がレベ
ルラッチのＬＳＩレイアウトパターン面積よりも少なけ
ればステップ７２に進んで遅延バッファ挿入を行い、そ
うでなければステップ６９に進んでレベルラッチ挿入を
行う。
【００６０】以上説明したように、本発明によるレベル
ラッチ挿入による最小遅延補償方法はレベルラッチを挿
入しても最大遅延に影響がほとんど出ないという特性の
ため、最大遅延計算は最初に１回実行しておけば十分
で、その後は最大遅延を特に考慮せずにラッチ挿入位置
を決定できる。このため、最大遅延と最小遅延の両方を
計算しながら遅延バッファを挿入する方法に比べ、最小
遅延の計算のみで済むために処理時間を５０％以下に抑
えることができる。
ラッチ挿入による最小遅延補償方法はレベルラッチを挿
入しても最大遅延に影響がほとんど出ないという特性の
ため、最大遅延計算は最初に１回実行しておけば十分
で、その後は最大遅延を特に考慮せずにラッチ挿入位置
を決定できる。このため、最大遅延と最小遅延の両方を
計算しながら遅延バッファを挿入する方法に比べ、最小
遅延の計算のみで済むために処理時間を５０％以下に抑
えることができる。
【００６１】また、最大遅延を考慮しないでよいため最
大遅延違反パスと重複したネット、または遅延バッファ
を挿入すると新たな最大遅延違反パスが発生するネット
もラッチの挿入位置の候補に加わり、挿入箇所数をより
少なく抑えられ、ＬＳＩレイアウトパターン面積増加を
抑えることができる。
大遅延違反パスと重複したネット、または遅延バッファ
を挿入すると新たな最大遅延違反パスが発生するネット
もラッチの挿入位置の候補に加わり、挿入箇所数をより
少なく抑えられ、ＬＳＩレイアウトパターン面積増加を
抑えることができる。
【００６２】ホールド時間のマージンをユーザが大きめ
にとる場合でもレベルラッチ挿入方法では、ホールド時
間が大きくなってもレベルラッチのラッチ期間の範囲内
であればパス中に１個のレベルラッチが挿入してあれば
遅延制約は満たすことができる。
にとる場合でもレベルラッチ挿入方法では、ホールド時
間が大きくなってもレベルラッチのラッチ期間の範囲内
であればパス中に１個のレベルラッチが挿入してあれば
遅延制約は満たすことができる。
【００６３】１相同期ではない多相同期順序回路に対し
ても、本発明による方法は有効であり、レベルラッチを
挿入したパスを終端しているＤＦＦに供給しているクロ
ックから、位相やデューティ比を変換したクロック信号
を生成してレベルラッチに供給することによって最小遅
延補償が行える。
ても、本発明による方法は有効であり、レベルラッチを
挿入したパスを終端しているＤＦＦに供給しているクロ
ックから、位相やデューティ比を変換したクロック信号
を生成してレベルラッチに供給することによって最小遅
延補償が行える。
【００６４】従来から広く行われている２相マスタース
レーブの回路と比べても、２相マスタースレーブ回路で
は、始めから直列に接続されたペアのＤＦＦまたはレベ
ルラッチが存在し、ＤＦＦやレベルラッチの数が通常の
設計方法の２倍あるのに対し、本発明の方法は、レベル
ラッチの挿入位置をＤＦＦの直前に限らないため、挿入
するレベルラッチ数をもとのＤＦＦの数以下に抑えるこ
とができ、ＬＳＩレイアウトパターン面積を節約するこ
とができる。
レーブの回路と比べても、２相マスタースレーブ回路で
は、始めから直列に接続されたペアのＤＦＦまたはレベ
ルラッチが存在し、ＤＦＦやレベルラッチの数が通常の
設計方法の２倍あるのに対し、本発明の方法は、レベル
ラッチの挿入位置をＤＦＦの直前に限らないため、挿入
するレベルラッチ数をもとのＤＦＦの数以下に抑えるこ
とができ、ＬＳＩレイアウトパターン面積を節約するこ
とができる。
【００６５】
【発明の効果】以上説明したように、本発明によれば、
最大遅延時間に影響を与えることがないため、計算処理
時間を短縮することができる。また、順序同期回路のＬ
ＳＩレイアウトパターン面積増加を低減させることがで
きる。
最大遅延時間に影響を与えることがないため、計算処理
時間を短縮することができる。また、順序同期回路のＬ
ＳＩレイアウトパターン面積増加を低減させることがで
きる。
【図１】本発明方法の全体構成を示す図。
【図２】本発明方法の全体的な動作を示すフローチャー
ト。
ト。
【図３】本発明第一実施例の動作を示すフローチャー
ト。
ト。
【図４】本発明第一実施例の適用回路およびそのタイミ
ングチャートを示す図。
ングチャートを示す図。
【図５】本発明第二実施例の動作を示すフローチャー
ト。
ト。
【図６】本発明第二実施例を適用した順序同期回路の例
とその動作を示すタイミングチャートを示す図。
とその動作を示すタイミングチャートを示す図。
【図７】本発明第三実施例を適用した順序同期回路の例
とその動作を示すタイミングチャートを示す図。
とその動作を示すタイミングチャートを示す図。
【図８】本発明第四実施例の動作を示すフローチャー
ト。
ト。
【図９】最小遅延制約に違反するパスを含む順序同期回
路の例とその動作を示すタイミングチャートを示す図。
路の例とその動作を示すタイミングチャートを示す図。
【図１０】従来例の遅延最適化方法を示すフローチャー
ト。
ト。
【図１１】従来例の遅延最適方法が適用された順同期回
路の例とその動作を示すタイミングチャートを示す図。
路の例とその動作を示すタイミングチャートを示す図。
１ ライブラリ入力部 ２ 回路入力部 ３ 制約条件入力部 ４ 論理最適化部 ５ テクノロジマッピング部 ６ 遅延最適化部 ７ 記憶部 ８ 回路出力部 Ｆ１〜Ｆ７ ＤＦＦ Ｇ１〜Ｇ５ 組合せ論理素子 Ｎ１〜Ｎ１２ ネット Ｂ１〜Ｂ４ 遅延バッファ ＣＬＫ１〜ＣＬＫ５ クロック Ｄ１ デューティ比変換回路 Ｇ６ ＯＲ論理
Claims (5)
- 【請求項１】 順序同期回路内のあらかじめ定められた
最小遅延制約に違反して遅延時間が不足する信号経路に
対して最小遅延を補償するように遅延時間を付加する遅
延最適化方法において、 前記最小遅延制約に違反した信号経路にレベルラッチを
挿入するステップを備え、 この挿入するステップは、前記順序同期回路に含まれる
出力端毎に最小遅延制約に違反した信号経路の重複度を
計算するステップと、この重複度が大きい信号経路から
順に前記順序同期回路のＬＳＩレイアウトパターン面積
が最小となるように前記レベルラッチを挿入するステッ
プとを備えたことを特徴とする遅延最適化方法。 - 【請求項２】 前記挿入するステップは、フリップフロ
ップのクロックのエッジトリガ極性に応じクロックの立
ち上がりで入力データを取り込むフリップフロップに対
してはアクティブローのレベルラッチを挿入しクロック
の立ち下がりで入力データを取り込むフリップフロップ
に対してはアクティブハイのレベルラッチを挿入するス
テップを含む請求項１記載の遅延最適化方法。 - 【請求項３】 前記レベルラッチに代えて少なくとも一
部に遅延バッファを挿入するステップを備えた請求項１
記載の遅延最適化方法。 - 【請求項４】 前記順序同期回路内のクロックのデュー
ティ比を変化させるステップを備えた請求項１または２
記載の遅延最適化方法。 - 【請求項５】 前記レベルラッチに代えて遅延バッファ
を挿入するステップを備え、前記レベルラッチまたは前
記遅延バッファを挿入したときの前記順序同期回路のＬ
ＳＩレイアウトパターン面積を比較するステップを備
え、遅延バッファを挿入した方がこのＬＳＩレイアウト
パターン面積が小さくなるとき前記レベルラッチに代え
て遅延バッファを挿入するステップを実行するステップ
を含む請求項１記載の遅延最適化方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7159465A JP2677256B2 (ja) | 1995-06-26 | 1995-06-26 | 遅延最適化方法 |
| US08/670,128 US5764528A (en) | 1995-06-26 | 1996-06-25 | Delay optimizing method in logic circuit designing |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7159465A JP2677256B2 (ja) | 1995-06-26 | 1995-06-26 | 遅延最適化方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH098143A JPH098143A (ja) | 1997-01-10 |
| JP2677256B2 true JP2677256B2 (ja) | 1997-11-17 |
Family
ID=15694366
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7159465A Expired - Fee Related JP2677256B2 (ja) | 1995-06-26 | 1995-06-26 | 遅延最適化方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5764528A (ja) |
| JP (1) | JP2677256B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US8438518B2 (en) | 2009-03-03 | 2013-05-07 | Nec Corporation | Apparatus for designing semiconductor integrated circuit, method of designing semiconductor integrated circuit, and program for designing semiconductor integrated circuit |
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-
1995
- 1995-06-26 JP JP7159465A patent/JP2677256B2/ja not_active Expired - Fee Related
-
1996
- 1996-06-25 US US08/670,128 patent/US5764528A/en not_active Expired - Lifetime
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Also Published As
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|---|---|
| JPH098143A (ja) | 1997-01-10 |
| US5764528A (en) | 1998-06-09 |
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