KR100894427B1 - 클록 회로를 위한 방법 및 장치 - Google Patents

클록 회로를 위한 방법 및 장치 Download PDF

Info

Publication number
KR100894427B1
KR100894427B1 KR1020037016560A KR20037016560A KR100894427B1 KR 100894427 B1 KR100894427 B1 KR 100894427B1 KR 1020037016560 A KR1020037016560 A KR 1020037016560A KR 20037016560 A KR20037016560 A KR 20037016560A KR 100894427 B1 KR100894427 B1 KR 100894427B1
Authority
KR
South Korea
Prior art keywords
programmable delay
delay circuit
clock
output
programming
Prior art date
Application number
KR1020037016560A
Other languages
English (en)
Other versions
KR20040014566A (ko
Inventor
모세데이비드
구트킹이얄
디노시무엘
토지크막심
Original Assignee
프리스케일 세미컨덕터, 인크.
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 프리스케일 세미컨덕터, 인크. filed Critical 프리스케일 세미컨덕터, 인크.
Publication of KR20040014566A publication Critical patent/KR20040014566A/ko
Application granted granted Critical
Publication of KR100894427B1 publication Critical patent/KR100894427B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION, OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/0805—Details of the phase-locked loop the loop being adapted to provide an additional control signal for use outside the loop
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
    • G06F1/10—Distribution of clock signals, e.g. skew
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1072—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers for memories with random access ports synchronised on clock signal pulse trains, e.g. synchronous memories, self timed memories
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G11C7/222—Clock generating, synchronizing or distributing circuits within memory device
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/159—Applications of delay lines not covered by the preceding subgroups
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION, OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
    • H03L7/0812—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K2005/00286—Phase shifter, i.e. the delay between the output and input pulse is dependent on the frequency, and such that a phase difference is obtained independent of the frequency

Abstract

부가적인 클록이 주기 동안 필요한 부가적인 클록 에지들을 제공하기 위해 마스터 클록으로부터 90도만큼 지연된다. 부가적인 클록 에지들의 필요는 동일한 클록 주기에서 판독 및 기록을 실행하고자 하는 요구에서부터 발생한다. 마스터 클록의 주파수가 바뀜에 따라 업데이트될 수 있는 클록 프로그램 가능 지연 회로를 통해 정확한 지연이 달성된다. 지연의 양은 180도 지연을 달성하기 위한 2개의 다른 프로그램 가능 지연 회로들을 이용하여 편리하게 검출된다. 180도 지연은 플립플롭을 이용하여 쉽게 검출된다. 총 180도 지연을 발생시키는 프로그래밍 신호는 프로그램 가능 지연 회로마다 90도를 발생시킨다. 그 후 동일한 프로그래밍 신호는 부가적인 클록에 대해 원하는 90도 지연을 달성시키기 위해 클록 프로그램 가능 지연 회로에 결합된다.
도 3이 요약에 첨부된다.
마스터 클록 신호, 지연된 클록 신호, 프로그램 가능 지연 회로

Description

클록 회로를 위한 방법 및 장치{Method and apparatus for a clock circuit}
발명의 분야
본 발명은 클록들에 관한 것이며, 보다 구체적으로는, 동기 신호들을 제공하는 클록들에 관한 것이다.
발명의 배경
대부분의 집적 회로들은 동작에 있어서 동기식이고, 적어도 하나의 마스터 클록을 이용하며, 그 마스터 클록의 클록으로부터 다른 클록들을 발생시킨다. 다수의 클록들을 발생시키는 것은 상이한 목적들과 상이한 위치들을 위한 것이다. 집적 회로의 상이한 기능들은 특정한 목적을 위해 서로 다른 클록들을 갖는다. 프로세스 시스템의 명령 세트에서 임의의 명령들을 실행하는 것과 같이, 클록의 각 주기, 다양한 옵션들이 이용가능한 것은 프로세스 시스템을 위해 바람직하다. 클록의 속도는 빠른 것이 바람직하지만, 명령을 완료시키는 데에 필요한 모든 동작들을 허용할 만큼은 충분히 느려야 한다. 필요하거나 바람직한 몇몇 동작들은 단일 클록 주기에서 가능한 한 많은 일들을 실행하는 것과 관련된다. 이를 실행하기 위해서는, 이러한 결과들을 달성하는 데 필요한 클록들이 있어야 한다. 하나의 기술은 이 동작들에 필요한 클로킹(clicking)을 제공하기 위해 클록 주파수를 배가시키는 것이었다.
이와 같은 이중 주파수 접근 방식의 한 가지 불리한 점은 그것을 위해 위상 고정 루프(phase locked loop)를 제공하는 것이 필요하다는 점이다. 위상 고정 루프 자체는 일반적으로 전압 제어 발진기(voltage controlled oscillator; VCO)를 필요로 한다. 적절한 동작을 위해, 집적 회로상에서 상당한 설계 자원들 및 공간이 요구되어진다. 그러한 결과는 시간과 공간을 소모하는 접근 방식이 된다.
따라서, 주기 동안의 동작들을 위해 위상 고정 루프로 주파수를 배가시키는 것이 필요하지 않은 클로킹 매커니즘을 제공해야 할 필요가 있다.
도 1은 본 발명의 실시예에 따른 프로세스 시스템을 나타내는 블록도.
도 2는 도 1의 프로세스 시스템의 동작을 이해하는 데 도움을 주는 타이밍도.
도 3은 도 1의 프로세스 시스템의 일부분을 보다 상세히 나타내는 블록도.
당업자들은 도면들에서의 요소들이 단순성과 명확성을 위해 도시되어 있고 축적 비율에 꼭 맞게 그려지지 않았음을 이해한다. 예를 들어, 도면들에서 몇몇 요소들의 치수들은 본 발명의 실시예들의 이해 증진을 돕고자 다른 요소들에 비해 과장될 수도 있다.
시스템 클록의 단일 주기 동안 메모리를 동작하는 방법을 제공하는 기술이 여기에 설명되어 있다. 마스터 클록과 위상이 실질적으로 90도 다른 제 2 클록이 발생된다. 이것은 마스터 클록의 클록 에지들간의 중간에 있는 클록 에지들을 제공한다. 부가적인 클록 에지들은 메모리가 단일 주기로 기록되고 독출되는 것을 가능케 하는 이점을 제공한다.
프로세서(12), 메모리(14), 및 프로그램 가능 지연 회로(programmable delay)(16)를 포함하는 프로세스 시스템(10)이 도 1에 도시된다. 프로세서(12)는 글로벌 클록(global clock; GC)에 의해 제공된 타이밍에 따라 동작한다. 메모리(14)는 2 세트의 버스들(A1, A2)에 의해 프로세서(12)에 결합된다. 각 세트의 버스들은 판독 버스, 기록 버스, 및 어드레스 버스를 가진다. 메모리(14)는 글로벌 클록(GC) 및 지연된 글로벌 클록(delayed global clock; DGC)에 의해 제공되는 타이밍에 따라 동작한다. 프로그램 가능 지연 회로(16)는 글로벌 클록(GC)과 동일한 주파수에서 지연된 글로벌 클록(DGC) 및 실질적으로 90도인 지연을 제공한다.
클록들(GC, DGC)의 클록 에지들에 기초하는 몇몇의 기능적인 동작들을 보여주는 타이밍도가 도 2에 도시된다. 클록 주기의 시작은 글로벌 클록(GC)의 상승 에지에서 일어나고, 다음의 상승 에지에서 종료되며 이는 또한 다음 클록 주기의 시작을 나타낸다. 글로벌 클록(GC)의 하강 에지는 클록 주기의 중간에 있다. 글로벌 클록(GC)은 바람직하게 50% 듀티 주기(duty cycle)를 가진다. 지연된 글로벌 클록은 주기의 약 25%에서 상승 에지를, 주기의 약 75%에서 하강 에지를 가진다. 이와 같은 방식은, 도 2에 도시된 바와 같이, 각각의 주기는 글로벌 클록(GC)의 상승 에지에서 P0로 시작하여 지연된 글로벌 클록(DGC)의 상승 클록 에지, 글로벌 클록(GC)의 하강 에지, 및 지연된 글로벌 클록(DGC)의 하강 에지에서 각각 P1, P2, 및 P3로 이어지는 4개의 클록 에지들을 가지는 것으로 고려된다.
동작 중에, 프로세서(12)가 판독과 기록을 실행하는 것이 바람직할 것이다. 어드레스가 판독과 기록 둘 다를 위해 알려지고 데이터는 기록을 위해 알려지는 경우에 대해, 동작 속도를 향상시키기 위해 동일한 주기로 판독과 기록 모두를 실행할 기회가 있다. 그러한 경우를 위해, 프로세서(12)는 주기의 시작 이전에 어드레스들을 어드레스 버스들(A1, A2)상에 제공한다. 어드레스들은 P3와 P0 사이에서 래칭(latch)되고 다음 P3까지 유지된다. 주기의 시작(P0)에서 메모리(14)에서의 하나의 행(row)이, 어드레스 버스(A1)상에서 어드레스에 의해 선택되는 것과 같이, 인에이블되고, 이러한 경우 세트의 버스들(A1)은 판독용이라고 가정한다. 메모리(14) 내의 감도 증폭기들은 판독되는 데이터가 그 후 이용가능하고 A1 데이터 버스상에 P2에서 클로킹되도록 P2에서 인에이블된다. 데이터는 다음 P2까지 유효하게 유지된다. 또한 P2에서, 다른 행이 어드레스 버스(A2) 상의 어드레스에 따라 액세스되고 기록 데이터가 기록 버스(A2) 상에 샘플링된다. 기록 데이터는 적어도 P2 이전의 짧은 셋업 시간 동안 유효해야 한다. P3에서, 다음 어드레스들이 P0에서의 다음 주기의 시작을 위해 준비되도록 래칭된다.
이러한 능력은 고속의 동작을 제공하는 데 유리하다. 이것은 단일 주기에서 실행될 판독과 기록을 위해 제공된다. 유사하게, 2 개의 판독들 또는 2 개의 기록들은 글로벌 클록(GC)과 지연된 글로벌 클록(DGC), 및 2 세트의 버스들(A1, A2)의 조합을 이용하여 동일한 주기에서 실행될 수 있다.
프로세서(12)는 프로그램 가능 지연 회로(16)의 지연을 계속적으로 업데이트함으로써 실질적으로 90도 지연으로 지연된 글로벌 클록을 유지한다. 글로벌 클록(GC)에 대한 주파수에서 변화가 있으면, 프로세서(12)는 프로그램 가능 지연 회로(16)의 지연을 조정함으로써 응답한다. 지연은 글로벌 클록(GC)의 128 주기들마다 업데이트된다. 주기들의 수는 선택적으로 작거나 크게 할 수 있다. 주파수에서의 변화가 정확하게 정량화되기 전에 요구되는 주기들의 수가 있을 수 있기 때문에 주기들의 수를 얼마나 작게 하느냐의 제한은 있을 수 있다.
프로그램 가능 지연 회로(16)와 프로세서(12)의 제어부(30)가 도 3에 도시된다. 제어부(30)는 동기화기(synchronizer)(18), 제어 유닛(20), 프로그램 가능 지연 회로(22), 프로그램 가능 지연 회로(24), 및 D 플립플롭(26)을 포함한다. 프로그램 가능 지연 회로들(22, 24)은 프로그램 가능 지연 회로(16)와 동일하다. 프로그램 가능 지연 회로들(22, 24)의 지연은 제어 유닛(20)에 의해 선택된다. 구동기(28)는, 글로벌 클록(GC)에 응답하여, 글로벌 클록(GC)과 위상이 같고 주파수가 동일한 프로세서 글로벌 클록(PGC)을 제어 유닛(20)의 입력, 프로그램 가능 지연 회로(22)의 입력, 및 플립플롭(26)의 클록 입력에 제공한다. 프로그램 가능 지연 회로(22)의 출력은 프로그램 가능 지연 회로(24)의 입력에 결합된다. 프로그램 가능 지연 회로(24)의 출력은 D 플립플롭(26)의 D 입력에 결합된다. 동기화기(18)는 업데이트 버스(32)에 의해 제어 유닛(20)과 업데이트 인에이블 신호(UE)에 결합되고 프로그램 가능 지연 회로(16)에도 결합된다. 프로그램 가능 지연 회로들(16, 22, 24)은 동일하다. 그것들은 반드시 똑같을 필요는 없지만, 소정의 프로그래밍 입력에 대해 실질적으로 동일한 양의 지연을 가져야 한다는 점에서 동일한 특성을 가져야 한다.
프로그램 가능 지연 회로들(22, 24)이 180도 지연을 형성하도록 조합되어 프로그래밍된다면, 이는 지연이 적절하게 설정되는 것을 나타낸다. 이는 프로그램 가능 지연(22, 24) 각각이 90도임을 의미하기 때문이다. 그렇다면, 이 프로그래밍 양은 원하는 90도 지연을 제공하기 위해 프로그램 가능 지연 회로(16)에 필요한 양임을 알 수 있다. 프로세스는 최소 지연을 가지도록 프로그래밍되는 프로그램 가능 지연 회로들에 의해 시작되고, 본 실시예에서 이러한 최소 지연은 500 ps(picoseconds)이다. 조합된 지연 회로는 플립플롭(26)의 D 입력에 결합된다. 그 후 D 입력의 논리 상태는 그것의 클록 입력의 상승 에지에서 D 플립플롭의 출력에 결합되고, 이 경우 상기 클록 입력은 프로세서 글로벌 클록(PGC)이며, 상기 프로세서 글로벌 클록(PGC)은 글로벌 클록(GC)과 균등하게 간주될 수 있다. 따라서 지연이 180도 이하인 한, 플립플롭(26)에 의해 출력되는 논리 상태는 논리 로우(logic low)일 것이다. 지연이 180도로 되자마자, 플립플롭(26)의 출력은 프로세서 글로벌 클록(PGC)이 논리 하이(logic high)로 스위칭되는 시점에 논리 하이로 스위칭될 것이다. 제어 유닛(20)은 180도 지연이 일어날 때까지 최소 지연으로부터 지연들을 증가시킨다. 이 경우 각각의 증분은 40 ps이지만, 이는 프로그램 가능 지연 회로(16)에 대해 90도 지연을 얻을 때 원하는 정확도에 따라 더 크거나 작아질 수 있다. 또한, 180도 포인트를 구하기 위하여 단순히 지연의 양을 증가시키는 것 대신에 연속적인 근사법(successsive approximation)과 같은 다른 기술들이 이용될 수 있다.
제어 유닛(20)이 180도 마크(이는 각각의 프로그램 가능 지연 회로에 대해서는 90도)에 도달하는데 필요한 지연의 양을 결정한 후에, 그 정보는 업데이트 인에이블 신호(UE)의 제어하에 동기화기(18)에 포워딩된다. 버스(32)는 다른 용도들을 가질 수 있으며 지연을 업데이트하는 것과는 관련 없는 정보를 운반할 수 있다. 따라서, 신호(UE)는 동기화기(18)에 버스(32)상의 정보가 유효한 업데이트 정보임을 나타낸다. 동기화기(18)는 프로그램 가능 지연 회로(16)의 업데이트를 조정한다(coordinate). 글로벌 클록(GC)의 각각의 천이(에지)는 지연된 유사한 에지를 발생시켜, 지연된 글로벌 신호(DGC)가 생기도록 한다. 따라서 프로그램 가능 지연 회로(16)의 업데이트는, 대응하는 에지를 제공한 후, 그러나 다음 에지를 수신하기 전에 일어나야 한다.
따라서, 제어부(30)는 PLL과 VCO와 같은 부수 회로(attendant circuitry)를 필요로 하지 않고 주기에서의 25% 및 75% 점들에서 실질적으로 클록 에지들을 제공하는 방법을 제공한다. 이것은 또한 주파수를 배가시킬 필요를 없앤다. 클록에 대한 속도를 배가하는 것은 클록 신호가 이동해야 하는 거리들로 인한 일반적으로 필요한 전류 구동 때문에 부분적으로 장애를 일으킬 수 있다. 주파수를 곱하는 대신 클록을 분할하는 이 기술은 다른 상황들을 포함하도록 확장될 수 있다. 예를 들어, 지연된 클록이 90%와 다른 것이 되게 하는 것이 바람직할 수 있다. 따라서 2가 아닌 원하는 지연의 정수배인 프로그램 가능 지연 회로들의 수와 직렬인 2개 이상의 프로그램 가능 지연 회로들을 갖는 것이 바람직할 수 있다. 또한 그 이유로 정수배가 2와 다를 수 있도록 180도 이외의 지연을 검출하는 것이 또한 편리할 수 있다.
상기 명세서에서, 본 발명은 특정한 실시예들을 참조하여 설명되었다. 그러나, 당업자는 아래 청구의 범위에서 기술한 바와 같은 본 발명의 범위를 벗어나지 않고도 다양한 변경들 및 변형들이 이루어질 수 있음을 이해할 것이다. 따라서, 명세서 및 도면들은 제한적이라기보다는 예시적이라고 생각되며, 모든 그러한 변경들이 본 발명의 범위 내에 포함되는 것으로 의도된다.
이점들, 다른 이득들, 및 문제점들에 대한 해결책들이 특정한 실시예들과 관련하여 앞에서 설명되었다. 그러나, 이점들, 이득들, 문제점들에 대한 해결책들, 및 임의의 이점, 이득, 해결책이 생기거나 더 명백해질 수 있게 하는 임의의 요소(들)은 몇몇 또는 모든 청구항들의 중요한, 필요한, 또는 본질적인 특징 또는 요소로서 해석되지는 않는다. 본 명세서에서의, "포함하다(comprises)", "포함하는(comprising)"의 용어들이나 이들의 임의의 다른 변형은 한정적이지 않은 포함을 다루는 것으로 의도되므로, 구성요소들(elements)의 리스트를 포함하는 프로세스, 방법, 물품, 또는 장치는 단지 그 구성요소들만을 포함하는 것이 아니며, 특별히 열거되지는 않았지만 그러한 프로세스, 방법, 물품, 또는 장치에 고유한 다른 구성요소들을 포함할 수 있다.

Claims (20)

  1. 마스터 클록 신호로부터 지연된 클록 신호를 발생시키는 방법에 있어서:
    입력 및 출력을 갖는 제 1 프로그램 가능 지연 회로(22)를 제공하는 단계;
    상기 제 1 프로그램 가능 지연 회로의 상기 출력에 결합된 입력(an input coupled to the output of the first programmable delay) 및 출력을 갖는 제 2 프로그램 가능 지연 회로(24)를 제공하는 단계;
    상기 마스터 클록 신호를 수신하기 위한 입력 및 상기 지연된 클록 신호를 제공하기 위한 출력을 갖는 제 3 프로그램 가능 지연 회로(16)를 제공하는 단계;
    상기 제 1 및 제 2 프로그램 가능 지연 회로들 각각을 복수의 프로그래밍 양들로 프로그래밍하는 단계로서, 상기 제 1 및 제 2 프로그램 가능 지연 회로들의 상기 프로그래밍 양들은 동일한, 상기 프로그래밍 단계;
    상기 제 1 프로그램 가능 지연 회로의 상기 입력에 상기 마스터 클록 신호를 결합하는 단계;
    어느 프로그래밍 양이 상기 제 1 프로그램 가능 지연 회로 및 상기 제 2 프로그램 가능 지연 회로를 조합하여 180도 지연을 제공하는지를 결정하기 위한 상기 제 2 프로그램 가능 지연 회로의 상기 출력 및 상기 제 1 프로그램 가능 지연 회로의 상기 입력에 결합된 플립플롭(26)을 이용하는 단계; 및
    상기 제 3 프로그램 가능 지연 회로를 상기 제 1 프로그램 가능 지연 회로 및 상기 제 2 프로그램 가능 지연 회로를 조합하여 180도의 지연을 제공하는 상기 프로그래밍 양으로 업데이트하는 단계를 포함하는, 마스터 클록 신호로부터 지연된 클록 신호를 발생시키는 방법.
  2. 제 1 항에 있어서:
    상기 마스터 클록의 주파수를 변화시키는 단계; 및
    상기 프로그래밍 단계, 상기 이용 단계, 및 상기 업데이트 단계를 반복하는 단계를 더 포함하는, 마스터 클록 신호로부터 지연된 클록 신호를 발생시키는 방법.
  3. 삭제
  4. 제 2 항에 있어서:
    메모리를 제공하는 단계;
    상기 마스터 클록을 상기 메모리에 결합하는 단계; 및
    상기 지연된 클록 신호를 상기 메모리에 결합하는 단계를 더 포함하는, 마스터 클록 신호로부터 지연된 클록 신호를 발생시키는 방법.
  5. 제 4 항에 있어서,
    상기 마스터 클록의 한 주기에서 상기 메모리의 판독 및 상기 메모리 내에 기록을 실행하는 단계를 더 포함하는, 마스터 클록 신호로부터 지연된 클록 신호를 발생시키는 방법.
  6. 클록 신호의 90도 지연에 필요한 디지털 신호의 프로그래밍 양을 나타내는 회로에 있어서:
    상기 클록 신호를 수신하는 신호 입력(a signal input)을 갖는 제 1 프로그램 가능 지연 회로(22)로서, 상기 제 1 프로그램 가능 지연 회로는 프로그래밍 입력(an programming input) 및 출력을 더 갖고, 상기 클록 신호 및 상기 제 1 프로그램 가능 지연 회로의 상기 신호 입력 사이에 어떠한 프로그램 가능 지연 회로도 존재하지 않는, 상기 제 1 프로그램 가능 지연 회로(22);
    상기 제 1 프로그램 가능 지연 회로(22)의 상기 출력에 결합된 신호 입력을 갖는 단 두 개의 프로그램 가능 지연 회로들 중의 제 2 프로그램 가능 지연 회로(24)로서, 상기 제 2 프로그램 가능 지연 회로는 프로그래밍 입력(a programming input) 및 출력을 더 갖고, 상기 제 1 프로그램 가능 지연 회로의 상기 출력 및 상기 제 2 프로그램 가능 지연 회로의 상기 신호 입력 사이에 어떠한 프로그램 가능 지연 회로도 존재하지 않는, 상기 제 2 프로그램 가능 지연 회로(24); 및
    상기 디지털 신호를 상기 제 1 및 제 2 프로그램 가능 지연 회로들(22, 24)의 상기 프로그래밍 입력들에 제공하고 상기 디지털 신호의 값을 변경시키는(varying) 제어 유닛(20)을 포함하고,
    상기 회로는:
    상기 제 2 프로그램 가능 지연 회로의 상기 출력에 결합된 신호 입력, 상기 클록 신호를 수신하는 클록 입력, 및 상기 제 1 프로그램 가능 지연 회로와 제 2 프로그램 가능 지연 회로의 180도 지연의 합이 있을 때를 나타내는 출력을 갖는 플립플롭(26)으로서, 상기 제 2 프로그램 가능 지연 회로의 상기 출력 및 상기 플립플롭의 상기 신호 입력 사이에 어떠한 프로그램 가능 지연 회로도 존재하지 않는, 상기 플립플롭(26)을 더 포함하고;
    상기 디지털 신호의 양은 상기 플립플롭의 상기 출력이 상기 제 1 프로그램 가능 지연 회로 및 제 2 프로그램 가능 지연 회로의 조합의 결과로서 180도 지연의 합이 있다는 것을 나타낼 때 상기 클록 신호의 90도 지연을 제공하는 데에 필요한 상기 프로그래밍 양인 것으로서 나타내어지는 것을 특징으로 하는, 디지털 신호의 프로그래밍 양을 나타내는 회로.
  7. 삭제
  8. 삭제
  9. 삭제
  10. 삭제
  11. 삭제
  12. 삭제
  13. 삭제
  14. 삭제
  15. 삭제
  16. 삭제
  17. 삭제
  18. 삭제
  19. 삭제
  20. 삭제
KR1020037016560A 2001-06-18 2002-05-07 클록 회로를 위한 방법 및 장치 KR100894427B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US09/884,376 US6580301B2 (en) 2001-06-18 2001-06-18 Method and apparatus for a clock circuit
US09/884,376 2001-06-18
PCT/US2002/018368 WO2002103911A2 (en) 2001-06-18 2002-05-07 Method and apparatus for a clock circuit

Publications (2)

Publication Number Publication Date
KR20040014566A KR20040014566A (ko) 2004-02-14
KR100894427B1 true KR100894427B1 (ko) 2009-04-22

Family

ID=25384482

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020037016560A KR100894427B1 (ko) 2001-06-18 2002-05-07 클록 회로를 위한 방법 및 장치

Country Status (9)

Country Link
US (1) US6580301B2 (ko)
EP (1) EP1402641B1 (ko)
JP (1) JP4121454B2 (ko)
KR (1) KR100894427B1 (ko)
CN (1) CN1265555C (ko)
AU (1) AU2002310382A1 (ko)
DE (1) DE60214379T2 (ko)
TW (1) TW567676B (ko)
WO (1) WO2002103911A2 (ko)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6718477B1 (en) * 2000-03-06 2004-04-06 William C. Plants Delay locked loop for an FPGA architecture
US7171575B1 (en) 2000-03-06 2007-01-30 Actel Corporation Delay locked loop for and FPGA architecture
EP1745486A1 (en) * 2004-04-29 2007-01-24 Koninklijke Philips Electronics N.V. Multiple data rate ram memory controller
US7755402B1 (en) * 2006-04-28 2010-07-13 Nvidia Calibration of separate delay effects for multiple data strobe signals
US7685454B2 (en) * 2006-07-12 2010-03-23 Agere Systems Inc. Signal buffering and retiming circuit for multiple memories
US7782109B2 (en) * 2007-06-15 2010-08-24 Mediatek Inc. Delay circuit and related method
US20080309391A1 (en) * 2007-06-15 2008-12-18 Chang-Po Ma Delay circuit and related method thereof
US9973178B1 (en) * 2017-02-16 2018-05-15 Nuvoton Technology Corporation Method and apparatus for clock frequency multiplier

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000049595A (ja) * 1998-07-28 2000-02-18 Fujitsu Ltd Ｄｌｌ回路
US6229358B1 (en) * 1999-12-15 2001-05-08 International Business Machines Corporation Delayed matching signal generator and frequency multiplier using scaled delay networks

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4922141A (en) * 1986-10-07 1990-05-01 Western Digital Corporation Phase-locked loop delay line
DE69130043T2 (de) * 1990-09-18 1999-04-15 Fujitsu Ltd Elektronische Anordnung mit einem Bezugsverzögerungsgenerator
US5451894A (en) * 1993-02-24 1995-09-19 Advanced Micro Devices, Inc. Digital full range rotating phase shifter
JP2561037B2 (ja) * 1994-08-30 1996-12-04 日本電気株式会社 クロック信号分配回路
US5692165A (en) * 1995-09-12 1997-11-25 Micron Electronics Inc. Memory controller with low skew control signal
JP3487532B2 (ja) * 1996-07-08 2004-01-19 株式会社東芝 データ処理装置、半導体記憶装置、及びデータ処理方法
JP3378440B2 (ja) * 1996-07-22 2003-02-17 株式会社東芝 演算装置及びその遅延時間制御方法
US6002282A (en) * 1996-12-16 1999-12-14 Xilinx, Inc. Feedback apparatus for adjusting clock delay
US6150863A (en) * 1998-04-01 2000-11-21 Xilinx, Inc. User-controlled delay circuit for a programmable logic device

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000049595A (ja) * 1998-07-28 2000-02-18 Fujitsu Ltd Ｄｌｌ回路
US6229358B1 (en) * 1999-12-15 2001-05-08 International Business Machines Corporation Delayed matching signal generator and frequency multiplier using scaled delay networks

Also Published As

Publication number Publication date
US20020190772A1 (en) 2002-12-19
CN1531778A (zh) 2004-09-22
CN1265555C (zh) 2006-07-19
JP4121454B2 (ja) 2008-07-23
EP1402641B1 (en) 2006-08-30
US6580301B2 (en) 2003-06-17
WO2002103911A2 (en) 2002-12-27
WO2002103911A3 (en) 2003-11-06
TW567676B (en) 2003-12-21
AU2002310382A1 (en) 2003-01-02
JP2005518685A (ja) 2005-06-23
DE60214379T2 (de) 2006-12-21
DE60214379D1 (de) 2006-10-12
KR20040014566A (ko) 2004-02-14
EP1402641A2 (en) 2004-03-31

Similar Documents

Publication Publication Date Title
US5623223A (en) Glitchless clock switching circuit
US20110116337A1 (en) Synchronising between clock domains
JP2007122804A (ja) 同期型半導体装置
JP2001298362A (ja) Ｄｌｌ回路、それを使用する半導体装置及び遅延制御方法
JPH098143A (ja) 遅延最適化方法
JPH05204634A (ja) マイクロプロセツサ回路
KR100894427B1 (ko) 클록 회로를 위한 방법 및 장치
CN113608600A (zh) 具有多个时钟域和复位域的系统中数据同步的方法和设备
US20040008069A1 (en) Method and apparatus for skewing data with respect to command on a DDR interface
US20040216066A1 (en) Dynamically reconfiguring clock domains on a chip
US7333516B1 (en) Interface for synchronous data transfer between domains clocked at different frequencies
US4988892A (en) Method and circuit for generating dependent clock signals
KR0147706B1 (ko) 고속 동기형 마스크 롬
KR100419795B1 (ko) 위상 차 확대기
JPH10133768A (ja) クロックシステム、半導体装置、半導体装置のテスト方法、及びｃａｄ装置
JP6512640B1 (ja) 非同期ｆｉｆｏ回路
JP2737903B2 (ja) クロック切替方式
JP2001257566A (ja) イネーブル付きラッチ回路
JP2004258888A (ja) 半導体集積回路
US6175257B1 (en) Integrated circuit comprising a master circuit working at a first frequency to control slave circuits working at a second frequency
US6421280B1 (en) Method and circuit for loading data and reading data
EP1263139A2 (en) Glitch-free multiplexer
JP2565103B2 (ja) 出力回路
JP3516661B2 (ja) 消費電力制御装置
KR20050037660A (ko) 에스디램 엑세스를 위한 데이터 인터페이스장치

Legal Events

Date Code Title Description
N231 Notification of change of applicant
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130326

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20140326

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20160411

Year of fee payment: 8

LAPS Lapse due to unpaid annual fee