KR20040014566A - 클록 회로를 위한 방법 및 장치 - Google Patents
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Abstract
부가적인 클록이 주기 동안 필요한 부가적인 클록 에지들을 제공하기 위해 마스터 클록으로부터 90도만큼 지연된다. 부가적인 클록 에지들의 필요는 동일한 클록 주기에서 판독 및 기록을 수행하고자 하는 요구에서부터 발생한다. 마스터 클록의 주파수가 바뀜에 따라 업데이트될 수 있는 클록 프로그램 가능 지연을 통해 정확한 지연이 달성된다. 지연의 양은 180도 지연을 달성하기 위한 2개의 다른 프로그램 가능 지연들을 사용하여 편리하게 검출된다. 180도 지연은 플립플롭을 사용하여 쉽게 검출된다. 총 180도 지연을 발생시키는 프로그래밍 신호는 프로그램 가능 지연마다 90도를 발생시킨다. 그 후 동일한 프로그래밍 신호는 부가적인 클록에 대해 원하는 90도 지연을 달성시키기 위해 클록 프로그램 가능 지연에 결합된다.
도 3이 요약에 첨부된다.
Description
발명의 배경
대부분의 집적 회로들은 동작에 있어서 동기식이고 적어도 하나의 마스터 클록을 이용하며 그 마크터 클록으로부터 다른 클록들을 발생시킨다. 다수의 클록들을 발생시키는 것은 다른 목적들과 다른 위치들을 위한 것이다. 집적 회로의 다른 기능들은 특정한 목적을 위해 다른 클록들을 가진다. 처리 시스템의 명령 세트에서 임의의 명령들을 실행하는 것과 같이, 클록의 각 주기, 다양한 옵션들이 이용가능한 것이 처리 시스템을 위해 바람직하다. 클록의 속도는, 그것이 빠른 것이 바람직한 반면, 명령을 완료시키는 데에는 필요한 모든 동작들을 허용할 만큼 충분히 느려야 한다. 필요하거나 바람직한 몇몇의 동작들은 단일 클록 주기에서 가능한 한 많은 일들을 수행하는 것과 관련된다. 이것을 수행하기 위해, 이 결과들을 달성하는 데 필요한 클록들이 있어야 한다. 한 기술은 이 동작들에 필요한 클로킹을 제공하기 위해 클록 주파수를 배가시키는 것이었다.
이와 같은 이중 주파수 접근 방식의 한 가지 불리한 점은 그것을 위해 위상 고정 루프(phase locked loop)를 제공하는 것이 필요하다는 점이다. 위상 고정 루프 자체는 일반적으로 전압 제어 발진기(voltage controlled oscillator; VCO)를 필요로 한다. 적절한 동작을 위해, 집적 회로상에서 상당한 설계 자원들 및 공간이 요구되어진다. 그 결과는 시간과 공간을 소모하는 접근 방식이 된다.
따라서, 주기 동안의 동작들을 위해 위상 고정 루프로 주파수를 배가시키는 것이 필요하지 않은 클로킹 매커니즘을 제공해야 할 필요가 있다.
발명의 분야
본 발명은 클록들에 관한 것이며, 보다 구체적으로는, 동기 신호들을 제공하는 클록들에 관한 것이다.
도 1은 본 발명의 실시예에 따른 처리 시스템을 나타내는 블록도.
도 2는 도 1의 처리 시스템의 동작을 이해하는 데 도움을 주는 타이밍도.
도 3은 도 1의 처리 시스템의 일부분을 보다 상세히 나타내는 블록도.
당업자들은 도면들에서의 요소들이 단순성과 명확성을 위해 도시되어 있고 축적 비율에 꼭 맞게 그려지지 않았음을 이해한다. 예를 들어, 도면들에서 몇몇 요소들의 치수들은 본 발명의 실시예들의 이해 증진을 돕고자 다른 요소들에 비해 과장될 수도 있다.
시스템 클록의 단일 주기 동안 메모리를 동작하는 방법을 제공하는 기술이 여기에 기술되어 있다. 실질적으로 마스터 클록과 위상이 90도 다른 제 2 클록이 발생된다. 이것은 마스터 클록 에지들간의 중간에 있는 클록 에지들을 제공한다. 부가적인 클록 에지들은 메모리가 단일 주기로 기록되고 독출되는 것을 가능케 하는 이점을 제공한다.
프로세서(12), 메모리(14), 및 프로그램 가능 지연(programmable delay)(16)을 포함하는 처리 시스템(10)이 도 1에 보여진다. 프로세서(12)는 글로벌 클록(global clock; GC)에 의해 제공된 타이밍에 따라 동작한다. 메모리(14)는 2 세트의 버스들(A1, A2)에 의해 프로세서(12)에 결합된다. 각 세트의 버스들은 판독 버스, 기록 버스, 및 어드레스 버스를 가진다. 메모리(14)는 글로벌 클록(GC) 및 지연된 글로벌 클록(delayed global clock; DGC)에 의해 제공된 타이밍에 따라 동작한다. 프로그램 가능 지연(16)은 글로벌 클록(GC)과 동일한 주파수에서 지연된 글로벌 클록(DGC)과 실질적으로 90도인 지연을 제공한다.
클록들(GC, DGC)의 클록 에지들에 기초하는 몇몇의 기능적인 동작들을 보여주는 타이밍도가 도 2에 보여진다. 클록 주기의 시작은 글로벌 클록(GC)의 상승 에지에서 일어나고, 다음의 상승 에지에서 종료되며 이는 또한 다음 클록 주기의 시작을 나타낸다. 글로벌 클록(GC)의 하강 에지는 클록 주기의 중간에 있다. 글로벌 클록(GC)은 바람직하게도 50% 듀티 주기(duty cycle)를 가진다. 지연된 글로벌 클록은 주기의 약 25%에서 상승 에지를, 주기의 약 75%에서 하강 에지를 가진다. 이와 같은 방식은, 도 2에 보여진 바와 같이, 각각의 주기는 글로벌 클록(GC)의 상승에지에서 P0로 시작하는 4개의 클록 에지들을 가지며, 지연된 글로벌 클록(DGC)의 상승 에지, 글로벌 클록(GC)의 하강 에지, 및 지연된 글로벌 클록의 하강 에지에서, 각각 P1, P2, 및 P3로 계속된다고 간주될 수 있다.
동작에 있어서, 프로세서(12)가 판독과 기록을 수행하는 것이 바람직할 것이다. 어드레스가 판독과 기록 모두를 위해 알려지고 데이터는 기록을 위해 알려지는 경우, 동작의 속도를 향상시키기 위해 동일한 주기에서 판독과 기록 모두를 수행할 기회가 있다. 그러한 경우를 위해, 프로세서(12)는 주기의 시작 이전에 어드레스 버스들(A1, A2)상에 어드레스들을 제공한다. 어드레스들은 P3와 P0 사이에서 래칭(latch)되고 P3의 다음 발현까지 유지된다. 주기의 시작(P0)에서, 메모리(14)의 하나의 행(row)은 어드레스 버스(A1)상의 어드레스에 의해 선택되는 것과 같이 이네이블되고, 이 경우 세트의 버스들(A1)은 판독용이라고 가정한다. 메모리(14) 내의 감도 증폭기들은, 판독될 데이터가 그 후 이용가능하고 P2에서 클로킹되어 A1 데이터 버스상으로 출력되도록 P2에서 이네이블된다. 데이터는 P2의 다음의 발현까지 유효하게 유지된다. 또한 P2에서, 또 다른 행이 어드레스 버스(A2)상의 어드레스에 따라 액세스되고 기록 데이터는 기록 버스(A2)상에 샘플링된다. 기록 데이터는 적어도 P2 이전의 짧은 셋업 시간 동안 유효해야 한다. P3에서, 다음 어드레스들은 P0에서 다음 주기의 시작을 위해 준비되도록 래칭된다.
이 능력은 고속의 동작을 제공하는 데 유리하다. 이것은 단일 주기에서 수행될 판독과 기록을 위해 제공된다. 유사하게, 2개의 판독들 또는 2개의 기록들은 글로벌 클록(GC) 및 지연된 글로벌 클록(DGC)과 결합된 2 세트의 버스들(A1, A2)을사용하여 동일한 주기에서 수행될 수 있다.
프로세서(12)는 프로그램 가능 지연(16)의 지연을 계속적으로 업데이트함으로써 실질적으로 90도 지연에서 지연된 글로벌 클록을 유지한다. 글로벌 클록(GC)에 대한 주파수에서 변화가 있다면, 프로세서(12)는 프로그램 가능 지연(16)의 지연을 조정함으로써 응답한다. 지연은 글로벌 클록(GC)의 128 주기들마다 업데이트된다. 주기들의 수는 선택적으로 작거나 크게 할 수 있다. 주파수에서의 변화가 정확하게 정량화될 수 있기 전에 필요한 많은 주기들이 있을 수 있기 때문에 주기들의 수를 얼마나 작게 하느냐의 제한은 있을 수 있다.
프로그램 가능 지연(16)과 프로세서(12)의 제어부(30)가 도 3에 보여진다. 제어부(30)는 동기화기(synchronizer)(18), 제어 유닛(20), 프로그램 가능 지연(22), 프로그램 가능 지연(24), 및 D 플립플롭(26)을 포함한다. 프로그램 가능 지연들(22, 24)은 프로그램 가능 지연(16)과 동일하다. 프로그램 가능 지연들(22, 24)의 지연은 제어 유닛(20)에 의해 선택된다. 구동기(28)는, 글로벌 클록(GC)에 응답하여, 글로벌 클록(GC)과 위상이 같고 주파수가 동일하며 제어 유닛(20)의 입력, 프로그램 가능 지연(22)의 입력, 및 플립플롭(26)의 클록 입력에 대한 프로세서 글로벌 클록(PGC)을 제공한다. 프로그램 가능 지연(22)의 출력은 프로그램 가능 지연(24)의 입력에 결합된다. 프로그램 가능 지연(24)의 출력은 D 플립플롭(26)의 D 입력에 결합된다. 동기화기(18)는 업데이트 버스(32)에 의한 제어 유닛(20)과 업데이트 이네이블 신호(UE)에 결합되고 프로그램 가능 지연(16)에도 결합된다. 프로그램 가능 지연들(16, 22, 24)은 동일하다. 그것들은 반드시 동일할 필요는 없지만, 그것들이 소정의 프로그래밍 입력에 대해 실질적으로 동일한 양의 지연을 가져야 한다는 점에서 동일한 특성을 가져야 한다.
프로그램 가능 지연들(22, 24)이 180도 지연을 형성하도록 결합되어 프로그래밍된다면, 그것은 각각의 프로그램 가능 지연(22, 24)이 90도임을 의미하기 때문에 지연이 적절하게 설정됨을 나타낸다. 그 후 이 프로그래밍 양은 원하는 90도 지연을 제공하기 위해 프로그래밍된 지연(16)에 필요한 양으로 알려진다. 처리는 최소 지연을 가지도록 프로그래밍될 프로그램 가능 지연들에 의해 시작되고, 본 실시예에서 이것은 500 ps(picoseconds)이다. 결합된 지연은 플립플롭(26)의 D 입력에 결합된다. 그 후 D 입력의 논리 상태는 그것의 클록 입력의 상승 에지에서 D 플립플롭의 출력에 결합되고, 이 경우 상기 클록 입력은 프로세서 글로벌 클록(PGC)이며, 상기 프로세서 글로벌 클록(PGC)은 글로벌 클록(GC)과 균등하게 간주될 수 있다. 따라서 지연이 180도 이하인 한, 플립플롭(26)에 의해 출력될 논리 상태는 논리 로우(low)일 것이다. 지연이 180도에 도달하자마자, 플립플롭(26)의 출력은 프로세서 글로벌 클록(PGC)이 논리 하이(high)로 스위칭될 시점에 논리 하이로 스위칭될 것이다. 제어 유닛(20)은 180도 지연이 일어날 때까지 최소 지연으로부터 지연들을 증가시킨다. 이 경우 각각의 증분은 40 ps이지만, 이것은 프로그램 가능 지연(16)을 위해 90도 지연을 얻을 때 원하는 정확도에 의존하여 더 크거나 작아질 수 있다. 또한, 180도 점을 구하기 위해 단순히 지연의 양을 증가시키는 대신, 연속적인 근사법(approximation)과 같은 다른 기술들이 이용될 수 있다.
제어 유닛(20)이 각각의 프로그램 가능 지연에 대해 90도인 180도 마크에 도달하는데 필요한 지연의 양을 결정한 후에, 그 정보는 업데이트 이네이블 신호(UE)의 제어하에 동기화기(18)에 전송된다. 버스(32)는 다른 용도들을 가지며 지연을 업데이팅하는 데 관련이 없는 정보를 운반할 수 있다. 따라서, 신호(UE)는 동기화기(18)에 대해 버스(32)상의 정보는 유효한 업데이트 정보임을 나타낸다. 동기화기(18)는 프로그램 가능 지연(16)의 업데이팅을 조정(coordinate)한다. 글로벌 클록(GC)의 각각의 전이 (에지)는, 지연된 글로벌 신호(DGC)를 발생하기 위해 지연된 유사한 에지를 발생시킨다. 따라서 프로그램 가능 지연(16)의 업데이팅은, 대응하는 에지를 제공한 후, 그러나 다음 에지를 수신하기 전에 일어나야 한다.
따라서, 제어부(30)는 PLL 및 VCO와 같은 부수 회로(attendant circuitry)를 필요로 하지 않고 주기에서 25% 및 75% 점들에서 실질적으로 클록 에지들을 제공하는 방법을 제공한다. 이것은 또한 주파수를 배가시킬 필요를 회피한다. 클록에 대한 속도를 배가하는 것은 클록 신호가 이동해야 하는 거리들로 인한 일반적으로 필요한 전류 구동 때문에 부분적으로 장애를 일으킬 수 있다. 주파수를 곱하는 대신 클록을 분할하는 이 기술은 다른 상황들을 포함하도록 확장될 수 있다. 예를 들어, 지연된 클록이 90%와 다른 것이 되게 하는 것이 바람직할 수 있다. 따라서 2와 다른 원하는 지연의 정수배인 프로그램 가능 지연들의 수와 연속하는 2개 이상의 프로그램 가능 지연들을 갖는 것이 바람직할 수 있다. 또한 그 이유로 정수배가 2와 다를 수 있도록 180도 이외의 지연을 검출하는 것이 또한 편리할 수 있다.
상기 명세서에서, 본 발명은 특정한 실시예들을 참조하여 설명되었다. 그러나, 보통의 당업자들 중 어느 누구도 각종 변경들 및 변형들이 아래 청구 범위에나타내어진 바와 같이 본 발명의 범위를 벗어나지 않고 행해질 수 있음을 이해한다. 따라서, 명세서 및 도면들은 제한적이라기보다는 예시적이며, 모든 그러한 변경들이 본 발명의 범위 내에 포함되도록 의도된다.
권익들, 다른 이점들, 및 문제들에 대한 해결책들이 특정한 실시예들과 관련해서 앞에서 설명되었다. 그러나, 권익들, 이점들, 문제들에 대한 해결책들, 및 임의의 권익, 이점을 발생시킬 수 있는 임의의 요소(들), 또는 생기거나 더 명백해 질 해결책은 임의의 또는 모든 청구 범위의 중요한, 필요한, 또는 본질적인 특징 또는 요소로서 해석되지 않는다. 여기서 사용된 것으로서, "포함하다(comprises)", "포함하는(comprising)"의 용어들 또는 그들의 임의의 다른 변경은 배타적이지 않은 포함을 커버하도록 의도되어, 공정, 방법, 물품, 또는 요소들의 목록을 포함하는 장치가 단지 그 요소들을 포함하는 것이 아니라 특별히 열거되지 않거나 그러한 공정, 방법, 물품, 또는 장치에 고유한 다른 요소들을 포함할 수 있도록 한다.
Claims (20)
- 마스터 클록 신호로부터 지연된 클록 신호를 발생시키는 방법에 있어서,제 1 프로그램 가능 지연을 제공하는 단계;제 2 프로그램 가능 지연을 제공하는 단계;제 3 프로그램 가능 지연을 제공하는 단계;상기 제 1 및 제 2 프로그램 가능 지연들을 통해 상기 마스터 클록 신호를 결합하는 단계;상기 마스터 클록 신호가 약 180도 지연되도록 상기 제 1 및 제 2 프로그램 가능 지연들 각각을 제 1 최종 지연으로 변경하는 단계;상기 제 3 프로그램 가능 지연을 상기 제 1 최종 지연으로 프로그래밍하는 단계; 및상기 지연된 클록 신호를 제공하기 위해 상기 마스터 클록을 상기 제 3 프로그램 가능 지연에 결합하는 단계를 포함하는, 마스터 클록 신호로부터 지연된 클록 신호를 발생시키는 방법.
- 제 1 항에 있어서,상기 마스터 클록의 주파수를 바꾸는 단계;상기 마스터 클록 신호가 약 180도 지연되도록 상기 제 1 및 제 2 프로그램 가능 지연들 각각을 제 2 최종 지연으로 변경하는 단계; 및상기 제 3 프로그램 가능 지연을 상기 제 2 최종 지연으로 프로그래밍하는 단계를 더 포함하는, 마스터 클록 신호로부터 지연된 클록 신호를 발생시키는 방법.
- 제 2 항에 있어서,상기 제 1, 제 2, 및 제 3 프로그램 가능 지연들은 동일한, 마스터 클록 신호로부터 지연된 클록 신호를 발생시키는 방법.
- 제 3 항에 있어서,메모리를 제공하는 단계;상기 마스터 클록을 상기 메모리에 결합하는 단계;상기 지연된 클록 신호를 상기 메모리에 결합하는 단계를 더 포함하는, 마스터 클록 신호로부터 지연된 클록 신호를 발생시키는 방법.
- 제 4 항에 있어서,상기 마스터 클록의 제 1 주기의 제 1 부분에서, 상기 마스터 클록 및 상기 지연된 클록에 응답하여 메모리의 판독을 수행하는 단계; 및상기 제 1 주기의 제 2 부분에서, 상기 마스터 클록 및 상기 지연된 클록에 응답하며 메모리 내에 기록을 수행하는 단계를 더 포함하는, 마스터 클록 신호로부터 지연된 클록 신호를 발생시키는 방법.
- 마스터 클록으로부터 지연된 클록을 발생시키는 클록 회로에 있어서,상기 마스터 클록에 결합된 제 1 프로그램 가능 지연;출력 클록을 제공하기 위해 상기 제 2 지연에 결합된 제 2 프로그램 가능 지연;상기 지연된 클록을 제공하기 위해 상기 마스터 클록에 결합된 제 3 프로그램 가능 지연;상기 제 1, 제 2, 및 제 3 지연들을 프로그래밍하기 위해 상기 제 1, 제 2, 제 3 지연들에 결합된 제어 유닛; 및상기 출력 클록, 상기 마스터 클록, 및 상기 제어 유닛에 결합된 플립플롭을 포함하는, 마스터 클록으로부터 지연된 클록을 발생시키는 클록 회로.
- 제 6 항에 있어서,상기 제어 유닛과 상기 제 3 프로그램 가능 지연 사이에 결합된 동기화 유닛을 더 포함하는, 마스터 클록으로부터 지연된 클록을 발생시키는 클록 회로.
- 제 6 항에 있어서,상기 플립플롭은 상기 제 1 및 제 2 프로그램 가능 지연들이 언제 180도의 지연을 달성하는지를 나타내기 위한 수단인 것으로서 더 특징지어지는, 마스터 클록으로부터 지연된 클록을 발생시키는 클록 회로.
- 제 8 항에 있어서,상기 제 1 프로그램 가능 지연과 상기 마스터 클록 사이에 결합된 구동기를 더 포함하는, 마스터 클록으로부터 지연된 클록을 발생시키는 클록 회로.
- 제 9 항에 있어서,상기 제어 유닛은 또한 상기 플립플롭이 180도 지연을 검출할 때 최종 지연 신호를 상기 제 1 및 제 2 프로그램 가능 지연들에 제공하고 180도 지연이 달성된 상기 제 1 및 제 2 프로그램 가능 지연들을 나타내는 플립플롭에 응답하여 상기 최종 지연 신호를 상기 제 3 프로그램 가능 지연에 결합하는 것으로서 특징지어지는, 마스터 클록으로부터 지연된 클록을 발생시키는 클록 회로.
- 마스터 클록에 응답하는 처리 시스템에 있어서,상기 마스터 클록을 수신하기 위한 메모리;상기 마스터 클록을 수신하는 입력과 상기 메모리에 결합된 출력을 갖는 클록 프로그램 가능 지연;상기 메모리 및 상기 클록 프로그램 가능 지연에 결합되고, 상기 프로그램 가능 어레이를 원하는 지연으로 프로그래밍하고 어드레스들 및 데이터를 상기 메모리에 제공하기 위한 프로세서를 포함하고,상기 프로세서는,상기 마스터 클록에 결합되고, 기준 지연을 제공하기 위한 프로그램 가능 지연 수단;상기 프로그램 가능 지연 수단에 결합되고, 상기 기준 지연이 상기 원하는 지연의 정수배일 때를 결정하기 위한 검출 수단을 더 포함하는, 마스터 클록에 응답하는 처리 시스템.
- 제 11 항에 있어서,상기 검출 수단은 플립플롭을 포함하는, 마스터 클록에 응답하는 처리 시스템.
- 제 12 항에 있어서,상기 프로그램 가능 지연 수단은 상기 클록 프로그램 가능 지연과 동일한 특성들을 갖는 한 쌍의 프로그램 가능 지연들을 포함하는, 마스터 클록에 응답하는 처리 시스템.
- 제 13 항에 있어서,상기 한 쌍의 프로그램 가능 지연들은 180도 지연을 제공하는, 마스터 클록에 응답하는 처리 시스템.
- 제 11 항에 있어서,상기 메모리는 상기 마스터 클록의 한 주기에서 판독 및 기록을 수행하는 것으로서 더 특징지어지는, 마스터 클록에 응답하는 처리 시스템.
- 마스터 클록 신호로부터 지연된 클록 신호를 발생시키는 방법에 있어서,제 1 프로그램 가능 지연을 제공하는 단계;1을 초과하는, 기준 프로그램 가능 지연들의 수를 갖는 프로그램 가능 지연 수단을 제공하는 단계;상기 프로그램 가능 지연 수단을 통해 상기 마스터 클록 신호를 결합하는 단계;실질적으로 원하는 지연의 정수배이고 상기 정수배는 상기 수와 같은 지연이 얻어질 때까지 상기 프로그램 가능 지연들의 각각의 기준의 지연을 변경하는 단계;상기 제 1 프로그램 가능 지연을 실질적으로 상기 원하는 지연으로 프로그래밍하는 단계; 및상기 지연된 클록 신호를 제공하기 위해 상기 마스터 클록을 상기 제 3 프로그램 가능 지연에 결합하는 단계를 포함하는, 마스터 클록 신호로부터 지연된 클록 신호를 발생시키는 방법.
- 제 16 항에 있어서,상기 수는 2이고 상기 원하는 지연은 90도인, 마스터 클록 신호로부터 지연된 클록 신호를 발생시키는 방법.
- 제 16 항에 있어서,상기 기준 프로그램 가능 지연들 및 상기 제 1 프로그램 가능 지연은 동일한 특성을 갖는, 마스터 클록 신호로부터 지연된 클록 신호를 발생시키는 방법.
- 제 16 항에 있어서,플립플롭을 사용하여 실질적으로 상기 원하는 지연의 정수배이고 상기 정수배는 상기 수와 같은 상기 지연이 얻어짐을 검출하는 단계를 더 포함하는, 마스터 클록 신호로부터 지연된 클록 신호를 발생시키는 방법.
- 제 16 항에 있어서,메모리를 제공하는 단계;상기 마스터 클록을 상기 메모리에 결합하는 단계; 및상기 지연된 클록 신호를 상기 메모리에 결합하는 단계를 더 포함하는, 마스터 클록 신호로부터 지연된 클록 신호를 발생시키는 방법.
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