CN1929025B - 接口电路 - Google Patents

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Abstract

本发明提供一种接口电路，其包括：第一同步电路，用来将与相对于参考时钟具有等于或大于预定周期的延迟的选通信号同步的数据信号与参考时钟同步；第二同步电路，用来将与相对于参考时钟具有小于预定周期的延迟的选通信号同步的数据信号与参考时钟同步；延迟确定电路，用来基于测定选通信号相对于参考时钟的延迟的结果而输出确定信号；延迟确定设定电路，用来基于预设值而输出指定第一同步电路和第二同步电路中的一个的路径设定信号；和延迟选择电路，用来基于确定信号和路径设定信号中的一个选择并输出第一同步电路和第二同步电路中的一个的输出值。

Description

接口电路
技术领域
本发明涉及接口电路，更具体地，涉及发送数据的接口电路，其把应用于不与系统时钟同步的块(block)的数据发送到与系统时钟同步的另一块。
背景技术
在使用多个功能电路来构造系统的情况下，存在功能电路不与系统时钟同步接收/发送数据的可能性。在这种情况下，需要提供包括有用来使与系统时钟异步的数据与系统时钟同步的同步电路的接口电路。作为接口电路的实例，在移动DDR-SDRAM(双倍速率同步动态随机存取存储器)和存储控制器之间提供有接口电路。图6是显示了包括有现有技术1的接口电路的数据处理系统100的结构图。
如图6所示，现有技术1的数据处理系统100包括CPU 110、时钟发生器111、存储控制器112、接口电路113和DDR-SDRAM 114。
数据处理系统100的每个块响应由时钟发生器111所产生的参考时钟(例如，sysCLK)而操作。CPU 110基于存储在存储设备等(未示出)中的应用程序的命令而处理数据。此外，根据需要，CPU 110通过接口电路113将数据发送到存储控制器112和DDR-SDRAM 114或从存储控制器112和DDR-SDRAM 114接收数据。
一旦数据发送/接收了，则DDR-SDRAM 114发送与和系统时钟sysCLK异步的选通信号DQS同步的数据DQ。然而，存储控制器112并不能正确地接收到数据除非该数据与系统时钟sysCLK同步。为此，接口电路113从DDR-SDRAM 114正确地接收数据DQ，并将数据DQ转换成能被存储控制器112正确地接收的读出数据以改变同步时序(synchronous timing)，并将该读出数据发送给存储控制器112。也就是说，接口电路113在以不同的同步时序操作的块之间仲裁。
接口电路113利用集成在接口电路113中的读出数据同步单元140调整信号的同步时序。同步时序如下调整。读出数据同步单元140包括DLL(延迟锁定环)电路142、取样电路143、同步电路144和读出数据同步单元145。
首先，当从DDR-SDRAM 114接收选通信号DQS和数据DQ时，DLL 142将预定的延迟时间(例如，90°的相位滞后)给选通信号以产生延迟的选通信号D_DQS。接着，取样电路143基于该延迟的选通信号D_DQS对数据DQ取样。此时，由于基于延迟的选通信号D_DQS对数据DQ取样，因此能在数据稳定未改变的周期中对数据取样。
接着，同步电路144响应系统时钟sysCLK而锁存由取样电路143取样的数据。因此，数据DQ变为与系统时钟sysCLK同步的信号。读出数据输出单元调整通过同步电路144而与系统时钟sysCLK同步的数据DQ的位长度(bit length)，以将调整后的数据作为读出数据输出给存储控制器112。
然而，接口电路113和DDR-SDRAM 114一般都装配在不同的半导体基板上，也就是说，嵌入在不同的芯片上。这样，接口电路113和DDR-SDRAM 114通过具有一定长度的导线连接，因此在导线上会由于导线的电阻或电容而在发送/接收的信号中发生延迟。
现有技术1的接口电路113存在由于选通信号相对于系统时钟sysCLK延迟而使仲裁不能正确地被执行的问题。这种情况的操作将在以下解释。图7分别是选通信号DQS被给定了相对于系统时钟sysCLK的大延迟，以及选通信号DQS被给定了相对于系统时钟sysCLK的小延迟的时序图。
如图7所示，在现有技术1的接口电路中，如果在假定选通信号DQS具有相对于系统时钟sysCLK的大延迟的情况下，设定同步电路144在系统时钟sysCLK的上升沿锁存由取样电路143取样的数据，那么当输入的选通信号DQS具有相对于系统时钟sysCLK的小延迟时，同步电路144不能锁存数据DQ的低位(lower-bit)数据(时序Tb)。
此外，如果在假定选通信号DQS具有相对于系统时钟sysCLK的小延迟的情况下，设定同步电路144在系统时钟sysCLK的下降沿锁存由取样电路143取样的数据，那么当输入的选通信号DQS具有相对于系统时钟sysCLK的大延迟时，同步电路144不能锁存数据DQ的高位(upper-bit)数据(时序Ta)。
也就是说，现有技术1的接口电路113由于选通信号DQS相对于系统时钟sysCLK的延迟而不能正确地执行仲裁。
日本未审专利申请公开文本No.2005-78547公开了一种用于解决上述问题的技术(现有技术2)。图8显示了现有技术2的接口电路213。
类似于现有技术1，现有技术2的接口电路213的读出数据产生单元240的取样电路242使用由DLL 243所延迟的选通信号DQS来锁存数据DQ。由取样电路242锁存的数据DQ通过时序调整电路246而与系统时钟sysCLK同步，接着被输出到存储控制器212。
现有技术2的接口电路213的时序调整电路246具有两条相应于不同延迟时间的数据同步路径(延迟max和延迟min)。根据选通信号DQS相对于系统时钟sysCLK的延迟而选择两个路径中适当的一个，从而输出所选择的同步路径的数据DQ。
延迟确定电路244确定选通信号DQS相对于系统时钟sysCLK的延迟，保持电路245保持延迟确定电路244所确定的结果。时序调整电路246基于存储在保持电路245中的信息而对于大延迟在“延迟max”路径上选择并输出数据DQ，对于小延迟在“延迟min”路径上选择并输出数据DQ。
现有技术2的接口电路213的时序调整电路246具有两条相应于不同延迟时间的数据同步路径，而延迟确定电路244确定选通信号DQS相对于系统时钟sysCLK的延迟。基于确定延迟的结果，时序调整电路246选择相应于该所确定延迟的同步路径以在该选择的路径上输出数据DQ。结果，无论选通信号DQS相对于系统时钟sysCLK是具有大的延迟或小的延迟，现有技术2的接口电路213都能正确地与系统时钟sysCLK同步数据DQ。
然而，在很多情况下，选通信号DQS和数据DQ的延迟几乎都取决于例如板体设计、电源或其他这样的条件而确定。也就是说，现有技术2的接口电路213存在如下的问题，两条同步路径始终都是工作的(active)，因此未使用的电路也会消耗相当的功率，从而使得功耗比所需有所增加。
此外，现有技术2的接口电路213动态切换同步路径，因此在为出厂检验进行电路功能检测时很难查出哪条同步路径在被检测。也就是说，很难可靠地检测接口电路213。
发明内容
根据本发明一个方面的接口电路包括：第一同步电路，其用来将与相对于参考时钟具有等于或大于预定周期的延迟的选通信号同步的数据信号与参考时钟同步；第二同步电路，其用来将与相对于参考时钟具有比预定周期要小的延迟的选通信号同步的数据信号与参考时钟同步；延迟确定电路，其用来基于测定选通信号相对于参考时钟的延迟的结果而输出确定信号；延迟确定设定电路，其用来基于预设值而输出指定第一同步电路和第二同步电路中的一个的路径设定信号；和延迟选择电路，其用来基于确定信号和路径设定信号中的一个选择并输出第一同步电路和第二同步电路中的一个的输出值。
根据本发明的接口电路，基于预设值而指定第一同步电路和第二同步电路中适当的一个，从而可以很容易地掌握使用的是哪个同步电路。基于以上，同步电路中未使用的一个被置于挂起(suspend)模式，从而相比于传统的接口电路能降低功耗。
此外，所使用的同步电路能通过延迟确定设定电路来切换，因此在出厂检验或其他这类检测中能提高电路测定的精确度。这样，电路就能被更精确地检测，从而提高了接口电路的可靠性。
而且，选通信号相对于参考时钟的延迟由延迟确定电路所测定，要被使用的同步电路能基于该测定结果而确定。这样，即便输入了在相对于参考时钟的延迟时间上非常不同的信号，这些信号也能正确地与参考时钟同步。
附图说明
本发明以上的，以及其他的目的、优点和特征将从以下结合附图所作的描述中变得更加清晰，其中：
图1是包括根据本发明的第一实施例的接口电路的系统的结构图；
图2是包括第一实施例的接口电路的系统的结构图；
图3是第一实施例的读出数据同步单元的时序图；
图4是第一实施例的读出数据同步单元的时序图；
图5是根据本发明的第二实施例的接口电路的结构图；
图6是包括现有技术的接口电路的系统的结构图；
图7是现有技术的接口电路的时序图；
图8是包括现有技术的接口电路的系统的结构图。
具体实施方式
现在将参考图示的实施例描述本发明。本领域的技术人员应当理解的是，使用本发明的教导可以完成许多替换的实施例，同时本发明也并不限于起示例性目的的图示的实施例。
第一实施例
图1是显示包括了根据本发明的第一实施例的接口电路的数据处理系统的结构图。如图1所示，系统1包括：CPU 10、时钟发生器11、存储控制器12、接口电路13和DDR-SDRAM 14。例如，在系统1中，CPU 10、时钟发生器11、存储控制器12和接口电路13装配在相同的半导体基板上，而DDR-SDRAM 14装配在不同的半导体基板上。
数据处理系统1的每个块都响应由时钟发生器11所产生的参考时钟(例如，系统时钟sysCLK)而操作。CPU 10基于在存储设备等(未示出)中存储的应用程序的命令处理数据。此外，根据需要，CPU 10通过接口电路13将数据传送到存储控制器12和DDR-SDRAM 14/从存储控制器12和DDR-SDRAM 14接收数据。存储控制器12、接口电路13和DDR-SDRAM 14将在后面详细描述。
存储控制器12基于从CPU 10来的命令控制从存储器读出数据/将数据写入存储器的操作。此外，存储控制器12将数据传送到CPU 10/从CPU 10接收数据，并通过接口电路13访问存储器。
DDR-SDRAM 14例如可以为移动SDRAM，例如，并响应时钟CK和时钟CKb而操作。在DDR-SDRAM 14从接口电路13接收数据信号(例如，数据DQ)的情况下，DDR-SDRAM 14接收合并有选通信号DQS和数据DQ的信号。选通信号DQS由接口电路13基于系统时钟sysCLK而产生并相对于系统时钟sysCLK而延迟。例如，选通信号具有相对于系统时钟sysCLK的90°延迟滞后(delay lag)。此外，数据DQ为与系统时钟sysCLK同步的数据信号。DDR-SDRAM 14同时接收选通信号DQS和数据DQ，从而使用选通信号DQS来在数据DQ没有改变的稳定周期中锁存并加载数据DQ。此外，在将数据DQ传送到接口电路13的情况中，DDR-SDRAM 14发送选通信号DQS和与选通信号DQS同步的数据DQ。
接口电路13接收系统时钟sysCLK，并基于系统时钟sysCLK向DDR-SDRAM 14输出与系统时钟sysCLK同相的时钟CK和与系统时钟sysCLK相位相差180°的时钟CKb。
此外，接口电路13基于系统时钟sysCLK产生与系统时钟sysCLK具有相位滞后的选通信号DQS。而且，从存储控制器12输入的与系统时钟sysCLK同步的写入数据的位长度被转换成DDR-SDRAM 14所接收到的数据的位长度，该转换的数据被发送到DDR-SDRAM 14作为数据DQ。
此外，如果与选通信号DQS同步的数据DQ与从DDR-SDRAM 14来的选通信号DQS一起接收，则接口电路13产生读出数据并将该读出数据传送给存储控制器12，其中对于该读出数据，与数据DQ同步的信号是系统时钟sysCLK而不是选通信号DQS。也就是说，接口电路13执行在DDR-SDRAM 14和存储控制器12间的仲裁。
基于以上的解释，本实施例的数据处理系统1的接口电路13具有通过将与系统时钟sysCLK异步的数据DQ与系统时钟sysCLK同步而产生读出数据的功能。也就是说，即便从DDR-SDRAM 14来的数据DQ与系统时钟sysCLK异步，由于接口电路13的仲裁，存储控制器12也能接收到与系统时钟sysCLK同步的读出数据。
以下将详细描述该接口电路13。接口电路13包括时钟产生单元20、时钟输出缓冲器21、写入数据同步单元30、数据输出缓冲器31、读出数据同步单元40和数据输入缓冲器41。
时钟产生单元20包括缓冲器电路和反相器。缓冲器电路产生与系统时钟sysCLK同相的信号CK，而反相器产生与系统时钟sysCLK反相的时钟CKb。时钟CK和CKb都通过时钟输出缓冲器21输出到DDR-SDRAM 14。
写入数据同步单元30包括主DLL(延迟锁定环)32和写入数据产生单元33。主DLL 32测定例如相应于系统时钟sysCLK的一个时钟的周期以产生选通信号DQS，该选通信号DQS基于该测定的周期而被给定预定的延迟。例如，在给定选通信号DQS与系统时钟sysCLK 90°的相位滞后的情况下，主DLL可以基于系统时钟sysCLK的一个时钟周期的1/4而产生选通信号DQS。此外，主DLL将有关相应于所测定的一个时钟周期预定百分比的延迟的信息发送给次DLL(slave DLL)42。例如，假定一个时钟周期为7.5nsec，则主DLL将有关相应于一个时钟周期的1/4的延迟(即，1.875nsec)的延迟设定信息发送给次DLL。该次DLL将在以下详细描述。
写入数据产生单元33通过64位的总线将从存储控制器12接收到的64位的写入数据转换成在系统时钟sysCLK的上升沿传送的低32位数据和在系统时钟sysCLK的下降沿传送的高32位数据。此外，如果在存储控制器12中的数据的位长度与在DDR-SDRAM 14中的位长度不一致，则写入数据产生单元33就是用来调整位长度的电路。
从写入数据同步单元30来的信号通过数据输出缓冲器31输出到DDR-SDRAM 14。
读出数据同步单元40通过数据输入缓冲器41从DDR-SDRAM 14接收选通信号DQS和数据DQ。图2是读出数据同步单元40的结构图。参考图2，描述读出数据同步单元40。
读出数据同步单元40包括次DLL 42、取样电路43、同步电路44、延迟确定电路45、延迟确定设定电路46、选择器47、延迟选择电路48和读出数据输出单元49。
次DLL 42基于从主DLL来的延迟设定信息而输出通过对选通信号DQS进行预定延迟所得到的延迟的选通信号D_DQS。例如，次DLL对输入的选通信号DQS进行相位滞后90°以产生并输出延迟的选通信号D_DQS。
取样电路43具有FF(触发器电路)1至3，并且数据DQ被输入到FF 1和FF 3。FF 1与FF 2串联。FF 1在延迟的选通信号D_DQS的上升沿锁存数据DQ，而FF 2在延迟的选通信号D_DQS的下降沿锁存从FF 1来的信号。从而，对数据DQ的低位数据取样。此外，FF 3通过在延迟的选通信号D_DQS的下降沿锁存数据DQ而对数据DQ的高位数据取样。
同步电路44包括第一同步电路(例如，慢速DQ路径44-1和44-3)、和第二同步电路(例如，快速DQ路径44-2和44-4)。慢速DQ路径44-1和44-3是用来将与相对于系统时钟sysCLK具有等于或大于预定周期的延迟的选通信号同步的数据信号与系统时钟sysCLK同步的电路。快速DQ路径44-2和44-4是用来将与相对于系统时钟sysCLK具有小于预定周期的延迟的选通信号同步的数据信号与系统时钟sysCLK同步的电路。这里，术语“预定延迟”是指例如选通信号DQS具有与系统时钟sysCLK 180°的相位滞后。
慢速DQ路径44-1具有FF 4，而慢速DQ路径44-3具有FF 7。FF 4和7均在上升沿锁存信号。快速DQ路径44-2具有串联的FF 5和6，快速DQ路径44-4具有串联的FF 8和9。FF 5和8均在系统时钟sysCLK的下降沿锁存信号，而FF 6和9均在系统时钟sysCLK的上升沿锁存信号。
慢速DQ路径44-1的FF 4和快速DQ路径44-2的FF 5均与取样电路43的FF 2的输出连接。也就是说，慢速DQ路径44-1和快速DQ路径44-2为用于数据DQ的低位的同步电路。慢速DQ路径44-3的FF7和快速DQ路径44-4的FF 8与取样电路43的FF 3的输出连接。也就是说，慢速DQ路径44-3和快速DQ路径44-4为用于数据DQ的高位的同步电路。
在此情况下，在两个慢速DQ路径和两个快速DQ路径间操作上的差异仅在于同步的是数据DQ的低位或高位数据，因此在此省略对用于高位数据的同步电路(慢速DQ路径44-3和快速DQ路径44-4)的操作的描述。
慢速DQ路径44-1的FF 4在系统时钟sysCLK的上升沿锁存FF 2的输出信号。结果，数据DQ与系统时钟sysCLK同步。此外，快速DQ路径44-2的FF 5在系统时钟sysCLK的下降沿锁存FF 3的输出信号，而FF 6在系统时钟sysCLK的上升沿锁存FF 5的输出信号。结果，数据DQ与系统时钟sysCLK同步。
延迟确定电路45包括串联的FFa至FFc。该延迟确定电路45基于测定选通信号相对于系统时钟sysCLK的延迟的结果而输出确定信号。该确定遵循如下：如果在系统时钟sysCLK和选通信号DQS间的相位差小于例如180°，则该延迟被确定为小，确定信号为“1”。如果在系统时钟sysCLK和选通信号DQS间的相位差等于或大于180°，则该延迟被确定为大，确定信号为“0”。在本实例中，如果确定信号为“0”，则随后的延迟选择电路48选择慢速DQ路径。另一方面，如果确定信号为“1”，则延迟选择电路48选择快速DQ路径。也就是说，延迟确定电路45通过使用系统时钟sysCLK监测选通信号DQS而输出用于动态切换路径的信号。
Ffa被施加有选通信号DQS以在系统时钟sysCLK的下降沿锁存信号。FFb被施加有FFa的输出信号以在系统时钟sysCLK的上升沿锁存信号。FFc被施加有FFb的输出信号以在系统时钟sysCLK的上升沿锁存信号。因此，在输入的选通信号DQS的延迟大的情况下，延迟确定电路45输出“0”作为确定信号，而在输入的选通信号DQS的延迟小的情况下，延迟确定电路45输出“1”作为确定信号。
延迟确定设定电路46基于预设值输出路径设定信号、操作设定信号和功率控制信号PC1和PC2。路径设定信号基于预设值而指示要被同步电路44使用的路径。该值可以由用户设定，也可以通过例如预测选通信号DQS相对于系统时钟sysCLK的延迟而设定。也就是说，它是用来静态地选择同步电路44的路径的信号。如果随后的选择器47选择了路径设定信号，则延迟选择电路48基于该路径设定信号选择并输出慢速DQ路径和快速DQ路径中的一个的输出信号。操作设定信号被输入到选择器47，并且选择器47使用该信号来选择并输出路径设定信号和确定信号中的一个。如果选通信号DQS相对于系统时钟sysCLK的延迟大，则功率控制信号PC1将慢速DQ路径44-1和44-3置于工作模式(active mode)，而如果该延迟小，则将慢速DQ路径44-1和44-3置于挂起模式。如果选通信号DQS相对于系统时钟sysCLK的延迟小，则功率控制信号PC2将快速DQ路径44-2和44-4置于工作模式，而如果该延迟大，则将快速DQ路径44-2和44-4置于挂起模式。
选择器47基于从延迟确定设定电路46来的操作设定信号选择延迟确定电路45的确定信号和延迟确定设定电路46的路径设定信号中的一个，以将所选择的一个作为选择信号输出给延迟设定电路48。例如，如果操作设定信号为“0”，则延迟确定电路45的确定信号作为选择信号而发送给延迟选择电路48。如果操作设定信号为“1”，则延迟确定设定电路46的路径设定信号作为选择信号被发送给延迟选择电路48。
延迟选择电路48具有选择器SEL1和SEL2。选择器SEL1基于选择信号而选择慢速DQ路径44-1和快速DQ路径44-2中的一个的输出信号，以将该信号输出给读出数据输出单元49。选择器SEL2基于选择信号而选择慢速DQ路径44-3和快速DQ路径44-4中的一个的输出信号，以将该信号输出给读出数据输出单元49。例如，如果选择信号为“0”，则选择器SEL1和SEL2选择并输出相应的慢速DQ路径的输出值。如果选择信号为“1”，则选择器SEL1和SEL2选择并输出相应的快速DQ路径的输出值。
读出数据输出单元49基于SDCCTRL信号并使用从延迟选择电路48来的数据产生32位或16位的读出数据，并将该产生的数据输出给存储控制器12。
图3和4是读出数据同步单元40操作的时序图。图3是在选通信号DQS的延迟小的情况下的时序图，而图4是在选通信号DQS的延迟大的情况下的时序图。现给出在基于选通信号DQS的延迟而动态地选择同步电路44要被使用的路径的情况下，有关读出数据同步单元40的操作的描述。也就是说，延迟确定设定电路46的操作设定信号为“0”，并且选择器47输出延迟确定电路45的确定信号作为选择信号。此外，延迟确定设定电路46的功率控制信号PC1和PC2被用来设定相应的路径为工作的。
参考图3，首先描述用于选通信号DQS的小延迟的操作。如图3所示，选通信号DQS具有与系统时钟sysCLK 90°的相位滞后。当选通信号DQS和数据DQ输入到读出数据同步单元40时，选通信号DQS还在次DLL 42中被给定90°的相位滞后，以作为延迟的选通信号D_DQS。
在时序T1，取样电路43的FF 1在延迟的选通信号D_DQS的上升沿锁存数据DQ[a]的低位数据。此外，延迟确定电路45的FFa在系统时钟sysCLK的下降沿锁存高电平(例如，图2中的电平“1”)的选通信号DQS。
在时序T2，取样电路43的FF 2在延迟的选通信号D_DQS的下降沿锁存由FF 1锁存的数据DQ[a]的低位数据。此时，取样电路43的FF 3在延迟的选通信号D_DQS的下降沿锁存数据DQ[a]的高位数据。此外，延迟确定电路45的FFb在系统时钟sysCLK的上升沿锁存由FFa锁存的高电平的信号。
在时序T3，快速DQ路径44-2的FF 5在系统时钟sysCLK的下降沿锁存由取样电路43的FF 2锁存的数据DQ[a]的低位数据。此时，快速DQ路径44-4的FF 8锁存由取样电路43的FF 3锁存的数据DQ[a]的高位数据。
在时序T4，快速DQ路径44-2的FF 6在系统时钟sysCLK的上升沿锁存由FF 5锁存的数据DQ[a]的低位数据。此时，快速DQ路径44-4的FF 9锁存由FF 8锁存的数据DQ[a]的高位数据。延迟确定电路45的FFc在系统时钟sysCLK的上升沿上锁存由FFb锁存的高电平的信号。
由于在时序T4，FFc的输出信号被转换到高电平，因此选择器47将“1”作为选择信号发送给延迟选择电路48。结果，延迟选择电路48的选择器SEL1和SEL2选择相应的快速DQ路径的输出值。因此，与系统时钟sysCLK同步的数据DQ[a]被输出到读出数据输出单元49。
接下来参考图4，描述用于选通信号DQS的大延迟的操作。如图4中所示，选通信号DQS具有与系统时钟sysCLK相差270°的相位滞后。当选通信号DQS和数据DQ输入到读出数据同步单元40时，选通信号DQS还在次DLL 42中被给定90°的相位滞后，作为延迟的选通信号D_DQS。
在时序T1，延迟确定电路45的FFa在系统时钟sysCLK的下降沿锁存低电平(例如，在图2中的电平“0”)的选通信号DQS。
在时序T2，取样电路43的FF 1在延迟的选通信号D_DQS的上升沿锁存数据DQ[a]的低位数据。延迟确定电路45的FFb在系统时钟sysCLK的上升沿锁存由FFa锁存的低电平的信号。
在时序T3，取样电路43的FF 2在延迟的选通信号D_DQS的下降沿锁存由FF 1锁存的数据DQ[a]的低位数据。此时，取样电路43的FF 3在延迟的选通信号D_DQS的下降沿锁存数据DQ[a]的高位数据。
在时序T4，慢速DQ路径44-1的FF 4在系统时钟sysCLK的上升沿锁存由取样电路43的FF 2锁存的数据DQ[a]的低位数据。此时，慢速DQ路径44-3的FF 7锁存由取样电路43的FF 3锁存的数据DQ[a]的高位数据。延迟确定电路45的FFc在系统时钟sysCLK的上升沿锁存由FFb锁存的低电平的信号。
由于在时序T4，FFc的输出信号被转换到低电平，因此选择器47将“0”作为选择信号发送给延迟选择电路48。结果，延迟选择电路48的选择器SEL1和SEL2选择相应的慢速DQ路径的输出信号。因此，与系统时钟sysCLK同步的数据DQ[a]被输出到读出数据输出单元49。
本实施例的读出数据同步单元40除了能如上所述动态选择在同步电路44中所使用的路径外，还能基于延迟确定设定电路46的设定静态地选择在同步电路44中所使用的路径。该静态的路径选择将在以下描述。
在静态选择路径的情况下，延迟确定设定电路46的操作设定信号变为“1”，并且选择器47输出延迟确定设定电路46的路径设定信号。如果路径设定信号为“0”，则选择器SEL1和SEL2选择相应的慢速DQ路径。此时，快速DQ路径未被使用，因此功率控制信号PC2将快速DQ路径置于挂起模式。如果路径设定信号为“1”，则选择器SEL1和SEL2选择相应的快速DQ路径。此时，慢速DQ路径未被使用，因此功率控制信号PC1将慢速DQ路径置于挂起模式。
如从以上所理解地，第一实施例的接口电路13不仅能基于选通信号DQS的延迟动态地选择同步电路44的路径，而且还能基于寄存器的设定静态地选择同步电路44的路径。因此，如果选通信号DQS的延迟由于环境或其他条件而变化很大时，可动态选择同步电路44的路径，而如果选通信号DQS的延迟无论环境或其他情况如何都很小时，则静态选择同步电路44的路径。
在静态选择同步电路44的路径的情况下，未使用的路径被置于挂起模式，从而相比于传统的接口电路可以降低接口电路13的功耗。在多数情况下，选通信号DQS的延迟基于半导体设备所安装的板体的设计或设定的电源电压而确定。这样，总地来说，延迟不会变化很大。因此，如果在系统中选通信号DQS的延迟被提前掌握，则接口电路13就能静态地选择并使用同步电路44的路径。
此外，第一实施例的接口电路13能动态地选择同步电路44的路径。即便系统使用在例如温度变化过大、以致选通信号DQS的延迟变化非常大的环境中，同步电路44的路径的动态选择能根据环境而进行正确的数据DQ的传送/接收。
而且，第一实施例的接口电路13能动态和静态地选择同步电路44的路径。这样，接口电路13就能装配到在各种条件下所使用的半导体设备。例如，在将接口电路装配到低功耗的半导体设备的情况下，接口电路被设定为静态地选择同步电路44的路径。此外，在将接口电路装配到在各种条件下所使用的半导体设备的情况下，接口电路被设定为动态地选择同步电路44的路径。因此，在智力成果方面，第一实施例的接口电路13具有高的再利用性。
另一方面，第一实施例的接口电路13在例如出厂检验等的半导体设备检测方面具有很高的测量精度，因此能提高半导体设备的可靠性。也就是说，可以在例如出厂检验等的半导体设备的检测中确定检测哪条路径。因此，能正确地执行检测，从而提高半导体设备的可靠性。
第二实施例
图5显示了根据本发明的第二实施例的接口电路的读出数据同步单元50。第二实施例的读出数据同步单元50是与第一实施例的读出数据同步单元40基本相同的电路。第一实施例的读出数据同步单元40通过选择器47切换同步电路44的路径的静态选择和动态选择。与此不同，第二实施例的读出数据同步单元50这样构建，其使延迟确定电路45的确定信号输入到延迟确定设定电路51，而延迟确定设定电路51输出选择信号用于选择同步电路44的路径。与第一实施例的读出数据同步单元40相同的元件用相同的参考数字表示，并省略对其的描述。
第二实施例的延迟确定设定电路51接收延迟确定电路45的确定信号。基于延迟确定电路45的确定信号，延迟确定设定电路51输出选择信号和功率控制信号PC1和PC2。该选择信号与延迟确定电路45的确定信号类似。替换地，该选择信号例如能基于外部设定而在“0”和“1”之间切换。功率控制信号基于选择信号的值而将要使用的路径置于工作模式并将未使用的路径置于挂起模式。
如从以上的描述中所理解地，第二实施例的接口电路能在动态地选择同步电路44的路径的同时将未使用的路径置于挂起模式。因此，在动态地选择同步电路44的路径时能节省功耗。
此外，第二实施例的接口电路还能静态地选择同步电路44的路径，因此能以高测量精度执行检测。因此，能通过出厂检验提高半导体的可靠性。
很明显，本发明并不限于以上的实施例，在不背离本发明的范围和精神下可以修改和改变。例如，本发明能根据使用时的环境而在动态路径选择和静态路径选择之间切换，而且同步电路和取样电路也并不限于以上的实施例而可以进行适当地修改。

Claims (8)

1.一种接口电路，包括：
第一同步电路，其用来将与相对于参考时钟具有等于或大于预定周期的延迟的选通信号同步的数据信号与所述参考时钟同步；
第二同步电路，其用来将与相对于所述参考时钟具有小于预定周期的延迟的选通信号同步的数据信号与所述参考时钟同步；
延迟确定电路，其用来基于测定所述选通信号相对于所述参考时钟的延迟的结果而输出确定信号；
延迟确定设定电路，其用来基于预设值而输出路径设定信号，该路径设定信号指定第一同步电路和第二同步电路中的一个；和
延迟选择电路，其用来基于所述确定信号和路径设定信号中的一个选择并输出第一同步电路和第二同步电路中的一个的输出值。
2.根据权利要求1的接口电路，其中，所述延迟确定设定电路还输出功率控制信号，用来将第一同步电路和第二同步电路中的未使用的一个置于挂起模式。
3.根据权利要求1的接口电路，其中，
延迟确定设定电路耦合到延迟选择电路并且还耦合到延迟确定电路，以从延迟确定电路接收确定信号，并且基于接收到的确定信号将选择信号输出到延迟选择电路，
其中延迟选择电路基于来自延迟确定设定电路的选择信号选择并输出第一同步电路和第二同步电路之一的输出值。
4.根据权利要求1的接口电路，其中，由第一同步电路同步的与相对于参考时钟具有等于或大于预定周期的延迟的选通信号同步的数据信号，以及由第二同步电路同步的与相对于参考时钟具有小于预定周期的延迟的选通信号同步的数据信号，以基本相同的时序输出。
5.根据权利要求1的接口电路，其中，所述延迟确定电路基于参考时钟确定选通信号的延迟。
6.根据权利要求1的接口电路，其中，所述延迟确定电路确定，如果在选通信号和参考时钟间的相位差小于180°则延迟为小，而如果相位差等于或大于180°则延迟为大。
7.根据权利要求1的接口电路，其中，所述接口电路、CPU和存储控制器都装配在相同的半导体基板上。
8.根据权利要求1的接口电路，其中，所述接口电路为与存储控制器和DDR-SDRAM连接的接口。
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Families Citing this family (58)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007066026A (ja) * 2005-08-31 2007-03-15 Renesas Technology Corp 半導体装置とその試験方法及び製造方法
US7661010B2 (en) * 2006-05-31 2010-02-09 Mosaid Technologies Incorporated Apparatus and method for interfacing to a memory
US7385861B1 (en) * 2006-08-18 2008-06-10 Ambarella, Inc. Synchronization circuit for DDR IO interface
KR100771551B1 (ko) * 2006-10-17 2007-10-31 주식회사 하이닉스반도체 반도체 소자의 컬럼경로 제어신호 생성회로 및 컬럼경로제어신호 생성방법
US8207976B2 (en) * 2007-03-15 2012-06-26 Qimonda Ag Circuit
JP2008293120A (ja) * 2007-05-22 2008-12-04 Nec Electronics Corp データ転送装置
JP5113433B2 (ja) * 2007-06-11 2013-01-09 キヤノン株式会社 メモリコントローラ
US7688628B2 (en) * 2007-06-30 2010-03-30 Intel Corporation Device selection circuit and method
US8959307B1 (en) 2007-11-16 2015-02-17 Bitmicro Networks, Inc. Reduced latency memory read transactions in storage devices
JP5369430B2 (ja) 2007-11-20 2013-12-18 富士通株式会社 可変遅延回路，メモリ制御回路，遅延量設定装置，遅延量設定方法および遅延量設定プログラム
US20100243376A1 (en) * 2009-03-31 2010-09-30 Mcgee Ricky D Lubricant fill and drain assembly for a gearbox
US8665601B1 (en) 2009-09-04 2014-03-04 Bitmicro Networks, Inc. Solid state drive with improved enclosure assembly
US8447908B2 (en) 2009-09-07 2013-05-21 Bitmicro Networks, Inc. Multilevel memory bus system for solid-state mass storage
US8560804B2 (en) 2009-09-14 2013-10-15 Bitmicro Networks, Inc. Reducing erase cycles in an electronic storage device that uses at least one erase-limited memory device
US7888966B1 (en) * 2010-03-25 2011-02-15 Sandisk Corporation Enhancement of input/output for non source-synchronous interfaces
US8909509B2 (en) 2010-10-01 2014-12-09 Rockwell Automation Technologies, Inc. Dynamically selecting master clock to manage non-linear simulation clocks
US8645743B2 (en) 2010-11-22 2014-02-04 Apple Inc. Mechanism for an efficient DLL training protocol during a frequency change
US8564345B2 (en) * 2011-04-01 2013-10-22 Intel Corporation Digitally controlled delay lines with fine grain and coarse grain delay elements, and methods and systems to adjust in fine grain increments
US8782459B2 (en) 2011-06-21 2014-07-15 Via Technologies, Inc. Apparatus and method for advanced synchronous strobe transmission
US8751851B2 (en) 2011-06-21 2014-06-10 Via Technologies, Inc. Programmable mechanism for synchronous strobe advance
US8782460B2 (en) * 2011-06-21 2014-07-15 Via Technologies, Inc. Apparatus and method for delayed synchronous data reception
US8751852B2 (en) 2011-06-21 2014-06-10 Via Technologies, Inc. Programmable mechanism for delayed synchronous data reception
US8683253B2 (en) * 2011-06-21 2014-03-25 Via Technologies, Inc. Optimized synchronous strobe transmission mechanism
US8839018B2 (en) 2011-06-21 2014-09-16 Via Technologies, Inc. Programmable mechanism for optimizing a synchronous data bus
US8751850B2 (en) 2011-06-21 2014-06-10 Via Technologies, Inc. Optimized synchronous data reception mechanism
US9372755B1 (en) 2011-10-05 2016-06-21 Bitmicro Networks, Inc. Adaptive power cycle sequences for data recovery
US8826057B1 (en) * 2012-03-30 2014-09-02 Integrated Device Technology Inc. Multiple time domain synchronizer circuits
US8943242B1 (en) 2012-03-30 2015-01-27 Integrated Device Technology Inc. Timing controllers having partitioned pipelined delay chains therein
US9043669B1 (en) 2012-05-18 2015-05-26 Bitmicro Networks, Inc. Distributed ECC engine for storage media
KR102006243B1 (ko) * 2012-12-24 2019-08-01 에스케이하이닉스 주식회사 반도체 장치의 데이터 라이트 회로
US9423457B2 (en) * 2013-03-14 2016-08-23 Bitmicro Networks, Inc. Self-test solution for delay locked loops
US9916213B1 (en) 2013-03-15 2018-03-13 Bitmicro Networks, Inc. Bus arbitration with routing and failover mechanism
US9798688B1 (en) 2013-03-15 2017-10-24 Bitmicro Networks, Inc. Bus arbitration with routing and failover mechanism
US10489318B1 (en) 2013-03-15 2019-11-26 Bitmicro Networks, Inc. Scatter-gather approach for parallel data transfer in a mass storage system
US9971524B1 (en) 2013-03-15 2018-05-15 Bitmicro Networks, Inc. Scatter-gather approach for parallel data transfer in a mass storage system
US9875205B1 (en) 2013-03-15 2018-01-23 Bitmicro Networks, Inc. Network of memory systems
US9430386B2 (en) 2013-03-15 2016-08-30 Bitmicro Networks, Inc. Multi-leveled cache management in a hybrid storage system
US9842024B1 (en) 2013-03-15 2017-12-12 Bitmicro Networks, Inc. Flash electronic disk with RAID controller
US9934045B1 (en) 2013-03-15 2018-04-03 Bitmicro Networks, Inc. Embedded system boot from a storage device
US9858084B2 (en) 2013-03-15 2018-01-02 Bitmicro Networks, Inc. Copying of power-on reset sequencer descriptor from nonvolatile memory to random access memory
US9501436B1 (en) 2013-03-15 2016-11-22 Bitmicro Networks, Inc. Multi-level message passing descriptor
US9400617B2 (en) 2013-03-15 2016-07-26 Bitmicro Networks, Inc. Hardware-assisted DMA transfer with dependency table configured to permit-in parallel-data drain from cache without processor intervention when filled or drained
US9672178B1 (en) 2013-03-15 2017-06-06 Bitmicro Networks, Inc. Bit-mapped DMA transfer with dependency table configured to monitor status so that a processor is not rendered as a bottleneck in a system
US9720603B1 (en) 2013-03-15 2017-08-01 Bitmicro Networks, Inc. IOC to IOC distributed caching architecture
US9734067B1 (en) 2013-03-15 2017-08-15 Bitmicro Networks, Inc. Write buffering
US9213487B2 (en) * 2013-10-16 2015-12-15 Qualcomm Incorporated Receiver architecture for memory reads
US10055150B1 (en) 2014-04-17 2018-08-21 Bitmicro Networks, Inc. Writing volatile scattered memory metadata to flash device
US10078604B1 (en) 2014-04-17 2018-09-18 Bitmicro Networks, Inc. Interrupt coalescing
US9952991B1 (en) 2014-04-17 2018-04-24 Bitmicro Networks, Inc. Systematic method on queuing of descriptors for multiple flash intelligent DMA engine operation
US10042792B1 (en) 2014-04-17 2018-08-07 Bitmicro Networks, Inc. Method for transferring and receiving frames across PCI express bus for SSD device
US10025736B1 (en) 2014-04-17 2018-07-17 Bitmicro Networks, Inc. Exchange message protocol message transmission between two devices
US9811461B1 (en) 2014-04-17 2017-11-07 Bitmicro Networks, Inc. Data storage system
US10552050B1 (en) 2017-04-07 2020-02-04 Bitmicro Llc Multi-dimensional computer storage system
US10359803B2 (en) * 2017-05-22 2019-07-23 Qualcomm Incorporated System memory latency compensation
KR102300123B1 (ko) * 2017-06-01 2021-09-09 에스케이하이닉스 주식회사 반도체장치 및 반도체시스템
CN112542193B (zh) * 2020-12-30 2023-07-25 芯天下技术股份有限公司 一种高速读取数据的spi接口的flash存储器
US11569805B2 (en) * 2021-03-15 2023-01-31 Mediatek Inc. Minimum intrinsic timing utilization auto alignment on multi-die system
JP2022146532A (ja) * 2021-03-22 2022-10-05 キオクシア株式会社 メモリシステム及び遅延制御方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1046057A (zh) * 1989-03-30 1990-10-10 Gec-普列斯长途电讯有限公司 高速异步数据接口
CN1192282A (zh) * 1995-06-07 1998-09-02 Ast研究公司 减少在两个相互异步总线之间数据的同步传送中的累积时间延迟
US5896347A (en) * 1996-12-27 1999-04-20 Fujitsu Limited Semiconductor memory system using a clock-synchronous semiconductor device and semiconductor memory device for use in the same
US6131149A (en) * 1997-06-04 2000-10-10 Oak Technology, Inc. Apparatus and method for reading data from synchronous memory with skewed clock pulses

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5995424A (en) * 1997-07-16 1999-11-30 Tanisys Technology, Inc. Synchronous memory test system
JP2989586B2 (ja) * 1997-07-23 1999-12-13 松下電器産業株式会社 半導体集積回路及びその設計方法並びに半導体集積回路の設計プログラムを記録した記録媒体
JPH11248801A (ja) * 1998-03-05 1999-09-17 Nec Eng Ltd 半導体集積回路の検証回路
JP2000163961A (ja) * 1998-11-26 2000-06-16 Mitsubishi Electric Corp 同期型半導体集積回路装置
JP3686767B2 (ja) * 1999-01-13 2005-08-24 日本電気株式会社 情報処理装置
JP2002041356A (ja) * 2000-07-26 2002-02-08 Toshiba Corp 半導体装置
US6449213B1 (en) * 2000-09-18 2002-09-10 Intel Corporation Memory interface having source-synchronous command/address signaling
US7003686B2 (en) * 2002-05-20 2006-02-21 Hitachi Ltd. Interface circuit
JP2004179420A (ja) * 2002-11-27 2004-06-24 Matsushita Electric Ind Co Ltd 半導体集積回路
US6865135B2 (en) * 2003-03-12 2005-03-08 Micron Technology, Inc. Multi-frequency synchronizing clock signal generator
JP4450586B2 (ja) * 2003-09-03 2010-04-14 株式会社ルネサステクノロジ 半導体集積回路
US7088156B2 (en) * 2004-08-31 2006-08-08 Micron Technology, Inc. Delay-locked loop having a pre-shift phase detector
US7126874B2 (en) * 2004-08-31 2006-10-24 Micron Technology, Inc. Memory system and method for strobing data, command and address signals
US7227809B2 (en) * 2005-10-14 2007-06-05 Micron Technology, Inc. Clock generator having a delay locked loop and duty cycle correction circuit in a parallel configuration

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1046057A (zh) * 1989-03-30 1990-10-10 Gec-普列斯长途电讯有限公司 高速异步数据接口
CN1192282A (zh) * 1995-06-07 1998-09-02 Ast研究公司 减少在两个相互异步总线之间数据的同步传送中的累积时间延迟
US5896347A (en) * 1996-12-27 1999-04-20 Fujitsu Limited Semiconductor memory system using a clock-synchronous semiconductor device and semiconductor memory device for use in the same
US6131149A (en) * 1997-06-04 2000-10-10 Oak Technology, Inc. Apparatus and method for reading data from synchronous memory with skewed clock pulses

Also Published As

Publication number Publication date
JP2007072699A (ja) 2007-03-22
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US7376043B2 (en) 2008-05-20

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Owner name: RENESAS ELECTRONICS CO., LTD.

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Patentee after: Renesas Electronics Corporation

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Patentee before: NEC Corp.

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Granted publication date: 20100616

Termination date: 20140906

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