JP2008293120A - データ転送装置 - Google Patents

Abstract

【課題】インタフェース回路のテストをフレキシブルに行う。
【解決手段】インタフェース回路１１ａ〜１１ｄは、ＣＰＵ１３にバス接続され、対応する１組の外部端子のそれぞれに対してデータの入力あるいは出力を行う。インタフェーステスト回路２０は、ＣＰＵ１３にバス接続され、インタフェース回路１１ａ〜１１ｄの一つを選択し、選択されたインタフェース回路に係る１組の外部端子のそれぞれに対してデータの入力あるいは出力を行うかを選択する選択回路２２を備える。インタフェーステスト回路２０は、出力回路として機能する場合、インタフェース回路が出力するデータを入力し、バッファリングしてＣＰＵ１３によって読み取られる。インタフェース回路が入力回路として機能する場合、ＣＰＵ１３によって予め書き込まれバッファリングしてあるデータを出力し、インタフェース回路が該データを入力する。
【選択図】図１

Description

本発明は、データ転送装置に係り、特に、データ転送に関わるインタフェース回路に対するテスト機能を有するデータ転送装置に係る。

半導体装置の高集積化が進展し、主要機能を１つのチップに詰め込んだＳＯＣ（Ｓｙｓｔｅｍ Ｏｎ Ｃｈｉｐ）が普及している。ＳＯＣには、ＣＰＵ、メモリ、インタフェース回路等を備え、インタフェース回路がＣＰＵとバス接続され、外部装置とデータ転送を行うように構成されるチップが存在する。このようなインタフェース回路は、外部装置と接続されるため接続上の不具合が発生すると、不具合の発生場所や不具合の内容を把握することが容易ではない。そこで半導体装置は、インタフェース回路のテストを行うためのテスト回路を備えることが一般的である。

なお、１個のインタフェース回路に１対１で接続し、インタフェース回路のテストを行うテスト回路を備える装置は、特許文献１、２、３等において開示されている。

特開平１−２８０８５２号公報 特開平７−３１９７８１号公報 特開平７−２１０９２号公報

ところで、半導体装置の大規模化に伴って、ＳＯＣは、複数のインタフェース回路を備えるようになってきている。このようなＳＯＣのインタフェース回路をテストするには、複数のインタフェース回路のそれぞれに適合した入出力、信号線数、信号のタイミング等を有するテスト回路をそれぞれ用意して接続しなければならない。このように複数のインタフェース回路に対応した複数のテスト回路を実装すると、テストに係るチップ面積が大きくなってしまう。また、インタフェース回路のテストをフレキシブルに行うことができずテスト性が劣ってしまう。

本発明の１つのアスペクトに係るデータ転送装置は、プロセッサと、Ｎ組（Ｎは２以上の整数）の外部端子と、プロセッサにバス接続されると共にＮ組の外部端子との間でそれぞれデータ転送を行うＮ個のインタフェース回路と、プロセッサにバス接続されると共にＮ組の外部端子のいずれかを選択的に接続するインタフェーステスト回路と、を備える。

本発明によれば、インタフェーステスト回路がＮ組の外部端子のいずれかを選択的に接続してＮ個のインタフェース回路のテストを行うように構成される。したがって、テストに係るチップ面積を余り大きくすることなく、インタフェース回路のテストをフレキシブルに行うことができ、テスト性能が向上する。

本発明の実施形態に係るデータ転送装置は、プロセッサ（図１の１３）と、Ｎ組（Ｎは２以上の整数）の外部端子（図１の１６ａ〜１６ｄ）と、プロセッサにバス接続されると共にＮ組の外部端子との間でそれぞれデータ転送を行うＮ個のインタフェース回路（図１の１１ａ〜１１ｄ）と、プロセッサにバス接続されると共にＮ組の外部端子のいずれかを選択的に接続するインタフェーステスト回路（図１の２０）と、を備える。

ここで、インタフェース回路は、対応する１組の外部端子のそれぞれに対してデータの入力あるいは出力を行うように構成され、インタフェーステスト回路は、Ｎ個のインタフェース回路の一つを選択すると共に、選択されたインタフェース回路に係る１組の外部端子のそれぞれに対してデータの入力あるいは出力を行うかを選択する選択回路（図１の２２）を備えるようにしてもよい。

また、インタフェーステスト回路は、インタフェース回路が出力回路として機能する場合、インタフェース回路が対応する外部端子に対して出力するデータを入力してバッファリングし、プロセッサによって読み取り可能となるように構成されることが好ましい。

さらに、インタフェーステスト回路は、インタフェース回路が入力回路として機能する場合、プロセッサによって予め書き込まれバッファリングしてあるデータを出力し、インタフェース回路がこのデータを入力するように構成されることが好ましい。

また、インタフェーステスト回路は、インタフェース回路が出力するデータをオーバーサンプリングするサンプリングクロック信号を生成するクロック生成回路（図５の２７ｂ）を含むと共に、インタフェース回路が出力するデータを、サンプリングクロック信号でサンプリングして入力し保持する信号生成回路（図５の２１ｄ）を備え、プロセッサは、信号生成回路に保持されるデータを読み取るようにしてもよい。

さらに、インタフェーステスト回路は、インタフェース回路が出力するデータに同期するクロック信号を入力するクロック入力回路（図２の２６ｂ）を含むと共に、インタフェース回路が出力するデータを、クロック信号に同期して入力して保持する信号生成回路（図２の２１ｂ）を備え、プロセッサは、信号生成回路に保持されるデータを読み取るようにしてもよい。

また、インタフェーステスト回路は、インタフェース回路が入力するデータをオーバーサンプリングするサンプリングクロック信号を生成するクロック生成回路（図５の２７ａ）を含むと共に、インタフェース回路が入力するデータを、サンプリングクロック信号に同期して出力する信号生成回路（図５の２１ｃ）を備え、プロセッサは、信号生成回路が出力するデータを予め信号生成回路に書き込むようにしてもよい。

さらに、インタフェーステスト回路は、インタフェース回路が入力するデータに同期するクロック信号を入力するクロック入力回路（図２の２６ａ）を含むと共に、インタフェース回路が入力するデータを、クロック信号に同期して出力する信号生成回路（図２の２１ａ）を備え、プロセッサは、信号生成回路が出力するデータを予め信号生成回路に書き込むようにしてもよい。

なお、以上のようなデータ転送装置を半導体装置が備えるようにしてもよい。

以下、より具体的に図面を参照してデータ転送装置について説明する。図１は、本発明の実施形態に係るデータ転送装置の構成を示すブロック図である。図１において、データ転送装置は、インタフェース回路１１ａ、１１ｂ、１１ｃ、１１ｄ、ＣＰＵ１３、メモリ１４、外部端子群１６ａ、１６ｂ、１６ｃ、１６ｄ、インタフェーステスト回路２０を備える。インタフェース回路１１ａ、１１ｂ、１１ｃ、１１ｄ、ＣＰＵ１３、メモリ１４、インタフェーステスト回路２０は、バス１５を介し互いに接続される。外部端子群１６ａ、１６ｂ、１６ｃ、１６ｄは、それぞれインタフェース回路１１ａ、１１ｂ、１１ｃ、１１ｄに接続され、１乃至複数の端子から構成される。

インタフェース回路１１ａ、１１ｂ、１１ｃ、１１ｄのそれぞれは、ＣＰＵ１３によって制御され、外部端子群１６ａ、１６ｂ、１６ｃ、１６ｄとの間でシリアルデータあるいはパラレルデータを入力あるいは出力する回路である。例えば、インタフェース回路１１ａが出力回路として機能する場合、ＣＰＵ１３は、メモリ１４に蓄えてあるインタフェース回路１１ａの出力データをインタフェース回路１１ａに転送して、外部端子群１６ａの端子から外部に出力するようにインタフェース回路１１ａを制御する。また、例えば、インタフェース回路１１ｂが入力回路として機能する場合、ＣＰＵ１３は、外部端子群１６ｂの端子から入力したデータをインタフェース回路１１ｂを介してメモリ１４に転送して蓄積するようにインタフェース回路１１ｂを制御する。

インタフェーステスト回路２０は、信号生成回路２１、選択回路２２を備える。選択回路２２は、ＣＰＵ１３によって制御され、インタフェース回路１１ａ、１１ｂ、１１ｃ、１１ｄの一つを選択すると共に、選択されたインタフェース回路に係る外部端子群のそれぞれに対してデータの入力あるいは出力を行うかを選択する。

信号生成回路２１は、選択回路２２によって選択されたインタフェース回路が出力回路として機能する場合、このインタフェース回路が出力するデータを入力し、バッファリングしてＣＰＵ１３によって読み取り可能となるように構成される。ＣＰＵ１３は、インタフェース回路に書き込んだデータと信号生成回路２１から読み取ったデータとを比較することで、選択されたインタフェース回路が正常に機能しているか否かを判断する。

また、信号生成回路２１は、選択回路２２によって選択されたインタフェース回路が入力回路として機能する場合、ＣＰＵ１３によって予め書き込まれたデータをバッファリングする。信号生成回路２１にバッファリングされたデータは、選択回路２２で選択されたインタフェース回路に対し出力される。そして、選択されたインタフェース回路が、選択回路２２から出力されたデータを入力する。ＣＰＵ１３は、信号生成回路２１に書き込んだデータと選択されたインタフェース回路から読み取ったデータとを比較することで、選択されたインタフェース回路が正常に機能しているか否かを判断する。

以上のように構成されるデータ転送装置によれば、インタフェーステスト回路がＮ組の外部端子のいずれかを選択的に接続してＮ個のインタフェース回路それぞれのテストを行う。したがって、テストに係るインタフェーステスト回路のチップ面積を余り大きくすることなく、インタフェース回路のテストをフレキシブルに行うことができる。また、装置内で閉じた環境でテストが実行されるので、高速シリアル伝送などにおける基板の影響などを考慮する必要がない。さらに、機能レベルで実スピードのテストが可能となり、量産時のテストが容易であって、テスト品質が向上する。

図２は、本発明の第１の実施例に係るデータ転送装置の構成を示すブロック図である。図２において、図１と同一の符号は、同一物を表しその説明を省略する。図２のデータ転送装置は、インタフェーステスト回路が、（１）出力系に係る信号生成回路２１ａと選択回路２２ａ、（２）入力系に係る信号生成回路２１ｂと選択回路２２ｂを備える。

出力系に係る信号生成回路２１ａは、スタートストップ制御回路２３ａ、カウンタ２４ａ、ＦＩＦＯ２５ａ、ラッチ回路ＦＦ１、ＦＦ２、・・、クロック入力回路２６ａを備える。出力系に係る選択回路２２ａには、インタフェース回路１１ｅ、１１ｆ、１１ｇ、１１ｈが接続される。ここでインタフェース回路１１ｅ、１１ｆ、１１ｇ、１１ｈは、図示されない外部からのデータ入力に対し、データ取り込みのためのクロック信号の生成機能を有する回路であって、それぞれクロック信号ＣＫ１、ＣＫ２、ＣＫ３、ＣＫ４を出力可能であるものとする。

入力系に係る信号生成回路２１ｂは、スタートストップ制御回路２３ｂ、カウンタ２４ｂ、ＦＩＦＯ２５ｂ、ラッチ回路ＦＦ１１、ＦＦ１２、・・、クロック入力回路２６ｂを備える。入力系に係る選択回路２２ｂには、インタフェース回路１１ｉ、１１ｊ、１１ｋ、１１ｈが接続される。ここでインタフェース回路１１ｉ、１１ｊ、１１ｋ、１１ｈは、図示されない外部へのデータ出力に対し、データ出力のための同期用のクロック信号の生成機能を有する回路であって、それぞれクロック信号ＣＫ１１、ＣＫ１２、ＣＫ１３、ＣＫ４を出力可能であるものとする。なお、インタフェース回路１１ｈは、データの入出力機能を備える。

（１）始めに、インタフェース回路に対する入力テストの場合、すなわちインタフェーステスト回路が出力動作を行う場合について説明する。

ＣＰＵ１３は、予めメモリ１４に蓄えたテスト対象となるインタフェース回路の通信規格に対応した受信データを、バス１５を介してＦＩＦＯ２５ａに書き込む。この時、ＣＰＵ１３は、スタートストップ制御回路２３ａに制御信号Ｓ０ａを送り、スタートストップ制御回路２３ａを動作させ、スタートストップ制御回路２３ａで駆動されるカウンタ２４ａによって、所定量のテスト用の受信データがＦＩＦＯ２５ａに書き込まれるようにする。

次に、ＣＰＵ１３は、インタフェース回路１１ｅ、１１ｆ、１１ｇ、１１ｈのいずれをテスト対象として選択するかを表す選択信号Ｓ１ａを選択回路２２ａに与える。

さらに、ＣＰＵ１３は、選択したインタフェース回路に対応するクロック信号ＣＫ１、ＣＫ２、ＣＫ３、ＣＫ４のいずれかを選択して、クロック信号ＣＫ０としてスタートストップ制御回路２３ａおよびラッチ回路ＦＦ１、ＦＦ２、・・に与えるようにクロック入力回路２６ａを制御する制御信号Ｓ２ａをクロック入力回路２６ａに与える。

クロック入力回路２６ａは、スタートストップ制御回路２３ａを動作させることで、カウンタ２４ａによって、所定量のテスト用の受信データがＦＩＦＯ２５ａから読み出される。読み出された受信データは、クロック信号ＣＫ０によるタイミング毎にラッチ回路ＦＦ１、ＦＦ２、・・に保持され、選択回路２２ａを介して選択したインタフェース回路に出力される。

ＣＰＵ１３は、選択したインタフェース回路の受信データを読み取り、メモリ１４に蓄えてあるテスト用の受信データと比較することで選択したインタフェース回路の正常性を判断する。

次に、テスト対象となるインタフェース回路が１ビットのデータをクロック信号に同期して受信する場合の例について説明する。図３は、インタフェーステスト回路が出力動作を行う場合のデータ構成を模式的に表す図である。ここでは、インタフェース回路１１ｆがクロック信号ＣＬＫ、クロック信号ＣＬＫに同期する１ビットのデータ信号ＤＡＴＡ、およびチップセレクト信号ＣＳを入力（受信）する機能を有するものとする。

図３（ａ）に示すようにＣＰＵ１３は、テスト対象となるインタフェース回路１１ｆの通信規格に対応したデータをメモリ１４に書き込んでおく。ここで書き込まれているデータは、１００ｘｘｘｘｘｘｘｘｘｘｘｘｘ（バイナリ表現でｘは不定を表す）、・・・、のような１６ビット構造を有し、最上位ビット（１６ビット表現の左端）がクロック信号ＣＬＫを表し、左から２番目がチップセレクト信号ＣＳを表し、左から３番目がデータ信号ＤＡＴＡを表す。このようなデータ列を順にＦＩＦＯ２５ａに書き込む。ＦＩＦＯ２５ａに書き込まれたデータ列は、出力レジスタ２８ａ（図２のラッチ回路ＦＦ１、ＦＦ２、・・）および選択回路２２ａを介してインタフェース回路１１ｆに出力される。ただし、インタフェース回路１１ｆは、データ列における上位３ビット分（クロック信号ＣＬＫ、データ信号ＤＡＴＡ、チップセレクト信号ＣＳ）のみ取り込む（不定の部分は取り込まない）ように構成されるものとする。

インタフェース回路１１ｆは、図３（ｂ）に示すようなタイミングチャートに従ってデータ列における上位３ビット分を入力する。ＣＰＵ１３は、インタフェース回路１１ｆにアクセスし、インタフェース回路１１ｆが入力した上位３ビット分のデータに対応してデータ読み取り、インタフェース回路１１ｆの通信規格に適合するようなデータが受信されているかを確認する。

（２）次に、インタフェース回路に対する出力テストの場合、すなわちインタフェーステスト回路が入力動作を行う場合について図２を参照して説明する。

ＣＰＵ１３は、テスト対象となるインタフェース回路１１ｉ、１１ｊ、１１ｋ、１１ｈのいずれかから出力される送信データを選択するための選択信号Ｓ１ｂを選択回路２２ｂに与える。

また、ＣＰＵ１３は、選択するインタフェース回路に対応するクロック信号ＣＫ１１、ＣＫ１２、ＣＫ１３、ＣＫ４のいずれかを選択して、クロック信号ＣＫ１０としてスタートストップ制御回路２３ｂおよびラッチ回路ＦＦ１１、ＦＦ１２、・・に与えるようにクロック入力回路２６ｂを制御する制御信号Ｓ２ｂをクロック入力回路２６ｂに与える。

ＣＰＵ１３は、インタフェース回路１１ｉ、１１ｊ、１１ｋ、１１ｈのいずれかを選択して送信データを書き込む。

選択されたインタフェース回路は、ＣＰＵ１３によって書き込まれた送信データを選択回路２２ｂに出力すると共に、この送信データの出力タイミングを表すクロック信号をクロック入力回路２６ｂに出力する。

ＣＰＵ１３は、選択されたインタフェース回路に対応するクロック信号ＣＫ１０をラッチ回路ＦＦ１１、ＦＦ１２、・・に出力するように、制御信号Ｓ２ｂをクロック入力回路２６ｂに与える。

ラッチ回路ＦＦ１１、ＦＦ１２、・・にラッチされた送信データは、順にＦＩＦＯ２５ｂに書き込まれる。

ＣＰＵ１３は、スタートストップ制御回路２３ｂに制御信号Ｓ０ｂを送り、スタートストップ制御回路２３ｂを動作させ、スタートストップ制御回路２３ｂで駆動されるカウンタ２４ｂによって、ＦＩＦＯ２５ｂに存在する所定量のテスト用の送信データをメモリ１４に読み込むように制御する。

ＣＰＵ１３は、選択したインタフェース回路に与えた送信データとメモリ１４に蓄えたテスト用の送信データとを比較することで選択したインタフェース回路の正常性を判断する。

次に、テスト対象となるインタフェース回路が１ビットのデータをクロック信号に同期して送信する場合の例について説明する。図４は、インタフェーステスト回路が入力動作を行う場合のデータ構成を模式的に表す図である。ここでは、インタフェース回路１１ｋがクロック信号ＣＬＫ、クロック信号ＣＬＫに同期する１ビットのデータ信号ＤＡＴＡ、チップセレクト信号ＣＳを出力（送信）する機能を有するものとする。

図４に示すようにＣＰＵ１３は、テスト対象となるインタフェース回路１１ｋに出力（送信）データを書き込み、インタフェース回路１１ｋを動作させる。インタフェース回路１１ｋから出力されるクロック信号ＣＬＫ、クロック信号ＣＬＫに同期する１ビットのデータ信号ＤＡＴＡ、チップセレクト信号ＣＳは、選択回路２２ｂ、入力レジスタ２８ｂ（図２のラッチ回路ＦＦ１１、ＦＦ１２、・・）を介してＦＩＦＯ２５ｂに読み込まれる。ここで読み込まれるデータは、１００ｘｘｘｘｘｘｘｘｘｘｘｘｘ（バイナリ表現でｘは不定を表す）、・・・、のような１６ビット構造を有し、最上位ビット（１６ビット表現の左端）がクロック信号ＣＬＫを表し、左から２番目がチップセレクト信号ＣＳを表し、左から３番目がデータ信号ＤＡＴＡを表す。このようなデータ列を順にＦＩＦＯ２５ｂに読み込む。ＦＩＦＯ２５ｂに読み込まれたデータ列は、メモリ１４に転送される。ＣＰＵ１３は、メモリ１４に転送されたデータがインタフェース回路１１ｋから出力される所望のデータであるか、すなわちインタフェース回路１１ｋが送信したデータが正常に受信できたかを確認する。

図５は、本発明の第２の実施例に係るデータ転送装置の構成を示すブロック図である。図５において、図２と同一の符号は、同一物を表しその説明を省略する。図５のデータ転送装置は、図２の信号生成回路２１ａ、２１ｂの替わりに、それぞれ信号生成回路２１ｃ、２１ｄを備える。信号生成回路２１ｃ、２１ｄは、それぞれ図２のクロック入力回路２６ａおよびクロック入力回路２６ｂの替わりに、クロック生成回路２７ａおよびクロック生成回路２７ｂを備える。

クロック生成回路２７ａは、ＣＰＵ１３からの制御信号Ｓ３ａによって制御され、インタフェース回路１１ｅ、１１ｆ、１１ｊ、１１ｈのデータ入力の速度に比べて充分高速な（オーバーサンプリングされた）クロック信号ＣＫ２０を生成する。クロック信号ＣＫ２０は、ＦＩＦＯ２５ａおよびラッチ回路ＦＦ１、ＦＦ２、・・に供給される。ＦＩＦＯ２５ａ内に蓄えられているデータは、クロック信号ＣＫ２０のタイミングで読み出され、ラッチ回路ＦＦ１、ＦＦ２、・・を介して選択回路２２ａに出力される。選択回路２２ａによって選択されているインタフェース回路１１ｅ、１１ｆ、１１ｇ、１１ｈのいずれかがＦＩＦＯ２５ａ内に蓄えられているデータを受信する。

また、クロック生成回路２７ｂは、ＣＰＵ１３からの制御信号Ｓ３ｂによって制御され、インタフェース回路１１ｉ、１１ｊ、１１ｋ、１１ｈのデータ出力の速度に比べて充分高速な（オーバーサンプリングされた）クロック信号ＣＫ２１を生成する。クロック信号ＣＫ２１は、ＦＩＦＯ２５ｂおよびラッチ回路ＦＦ１１、ＦＦ１２、・・に供給される。選択回路２２ｂによって選択されているインタフェース回路１１ｉ、１１ｊ、１１ｋ、１１ｈのいずれかは、選択回路２２ｂを介してラッチ回路ＦＦ１１、ＦＦ１２、・・にデータを出力する。クロック信号ＣＫ２１に同期してラッチ回路ＦＦ１１、ＦＦ１２、・・にラッチされたデータは、ＦＩＦＯ２５ｂ内に蓄えられる。

以上のような構成のデータ転送装置において、インタフェーステスト回路は、インタフェース回路に対してオーバーサンプリングされたデータを出力するように動作する。また、インタフェース回路からオーバーサンプリングしてデータを入力するように動作する。実施例１に係るデータ転送装置は、インタフェース回路からのデータ入出力のためのタイミングを表す同期用のクロック信号が必要とされる。これに対し、実施例２に係るデータ転送装置は、オーバーサンプリングしてデータを入出力するため、同期用のクロック信号が不要である。

次に、インタフェース回路の種類に応じたテスト用のデータの送受について説明する。図６は、インタフェース回路の種類に応じた接続系統の例を表す図である。

図６（ａ）は、図３のインタフェース回路１１ｆに対応する接続系統を表す。インタフェーステスト回路がマスタ送信として機能し、インタフェース回路がスレーブ受信として機能する。この場合、インタフェース回路が外部からのデータ取り込みに関する同期信号を出力するならば、実施例１に示す構成を適用することができる。また、実施例２に示す構成を適用することもできる。

図６（ｂ）は、図３のインタフェース回路１１ｈに対応する接続系統を表す。インタフェーステスト回路がスレーブ送信として機能し、インタフェース回路がマスタ受信として機能する。この場合、インタフェース回路が外部からのデータ取り込みに関する同期信号を出力するならば、実施例１に示す構成を適用することができる。また、実施例２に示す構成を適用することもできる。

図６（ｃ）は、インタフェース回路が非同期式の１ビットシリアル受信回路である場合の接続系統を表す。この場合、インタフェース回路は、一般に外部からのデータ取り込みに関する同期信号を出力しないので、実施例２の構成を適用することが好ましい。

図６（ｄ）は、インタフェース回路が８ビットパラレル受信回路である場合の接続系統を表す。例えば、インタフェース回路がＮＴＳＣ信号などの映像受信回路である場合が相当する。この場合、インタフェース回路は、一般に外部からのデータ取り込みに関する同期信号を出力しないので、実施例２の構成を適用することが好ましい。

以上、４通りの例を示したが、これらに限定されること無く様々なインタフェース回路に対してプログラマブルにテストを行うように構成することができる。したがって、本発明のデータ転送装置によれば、インタフェース回路の種類に応じてインタフェーステスト回路を設定することで、インタフェース回路のテストをフレキシブルに行うことができる。また、プログラマブルなインタフェーステスト回路が設けられるので、テストに係るインタフェーステスト回路のチップ面積を余り大きくすることなくＳＯＣを構成することができる。

以上本発明を上記実施例に即して説明したが、本発明は、上記実施例にのみ限定されるものではなく、本願特許請求の範囲の各請求項の発明の範囲内で当業者であればなし得るであろう各種変形、修正を含むことは勿論である。

本発明の実施形態に係るデータ転送装置の構成を示すブロック図である。 本発明の第１の実施例に係るデータ転送装置の構成を示すブロック図である。 インタフェーステスト回路が出力動作を行う場合のデータ構成を模式的に表す図である。 インタフェーステスト回路が入力動作を行う場合のデータ構成を模式的に表す図である。 本発明の第２の実施例に係るデータ転送装置の構成を示すブロック図である。 インタフェース回路の種類に応じた接続系統の例を表す図である。

符号の説明

１１ａ、１１ｂ、１１ｃ、１１ｄ、１１ｅ、１１ｆ、１１ｇ、１１ｈ、１１ｉ、１１ｊ、１１ｋ インタフェース回路
１３ ＣＰＵ
１４ メモリ
１５ バス
１６ａ、１６ｂ、１６ｃ、１６ｄ 外部端子群
２０ インタフェーステスト回路
２１、２１ａ、２１ｂ、２１ｃ、２１ｄ 信号生成回路
２２、２２ａ、２２ｂ 選択回路
２３ａ、２３ｂ スタートストップ制御回路
２４ａ、２４ｂ カウンタ
２５ａ、２５ｂ ＦＩＦＯ
２６ａ、２６ｂ クロック入力回路
２７ａ、２７ｂ クロック生成回路
２８ａ 出力レジスタ
２８ｂ 入力レジスタ
ＦＦ１、ＦＦ２、・・・、ＦＦ１１、ＦＦ１２、・・・ ラッチ回路

Claims (9)

1. プロセッサと、
   Ｎ組（Ｎは２以上の整数）の外部端子と、
   前記プロセッサにバス接続されると共に前記Ｎ組の外部端子との間でそれぞれデータ転送を行うＮ個のインタフェース回路と、
   前記プロセッサにバス接続されると共に前記Ｎ組の外部端子のいずれか１組を選択的に接続するインタフェーステスト回路と、
   を備えることを特徴とするデータ転送装置。
2. 前記インタフェース回路は、対応する１組の外部端子のそれぞれに対してデータの入力あるいは出力を行うように構成され、
   前記インタフェーステスト回路は、前記Ｎ個のインタフェース回路の一つを選択すると共に、該選択されたインタフェース回路に係る１組の外部端子のそれぞれに対してデータの入力あるいは出力を行うかを選択する選択回路を備えることを特徴とする請求項１記載のデータ転送装置。
3. 前記インタフェーステスト回路は、前記インタフェース回路が出力回路として機能する場合、前記インタフェース回路が対応する外部端子に対して出力するデータを入力してバッファリングし、前記プロセッサによって読み取り可能となるように構成されることを特徴とする請求項１または２記載のデータ転送装置。
4. 前記インタフェーステスト回路は、前記インタフェース回路が入力回路として機能する場合、前記プロセッサによって予め書き込まれバッファリングしてあるデータを出力し、前記インタフェース回路が該データを入力するように構成されることを特徴とする請求項１または２記載のデータ転送装置。
5. 前記インタフェーステスト回路は、
   前記インタフェース回路が出力するデータをオーバーサンプリングするサンプリングクロック信号を生成するクロック生成回路を含むと共に、前記インタフェース回路が出力するデータを、前記サンプリングクロック信号でサンプリングして入力し保持する信号生成回路を備え、
   前記プロセッサは、前記信号生成回路に保持されるデータを読み取ることを特徴とする請求項３記載のデータ転送装置。
6. 前記インタフェーステスト回路は、
   前記インタフェース回路が出力するデータに同期するクロック信号を入力するクロック入力回路を含むと共に、前記インタフェース回路が出力するデータを、前記クロック信号に同期して入力して保持する信号生成回路を備え、
   前記プロセッサは、前記信号生成回路に保持されるデータを読み取ることを特徴とする請求項３記載のデータ転送装置。
7. 前記インタフェーステスト回路は、
   前記インタフェース回路が入力するデータをオーバーサンプリングするサンプリングクロック信号を生成するクロック生成回路を含むと共に、前記インタフェース回路が入力するデータを、前記サンプリングクロック信号に同期して出力する信号生成回路を備え、
   前記プロセッサは、前記信号生成回路が出力するデータを予め前記信号生成回路に書き込むことを特徴とする請求項４記載のデータ転送装置。
8. 前記インタフェーステスト回路は、
   前記インタフェース回路が入力するデータに同期するクロック信号を入力するクロック入力回路を含むと共に、前記インタフェース回路が入力するデータを、前記クロック信号に同期して出力する信号生成回路を備え、
   前記プロセッサは、前記信号生成回路が出力するデータを予め前記信号生成回路に書き込むことを特徴とする請求項４記載のデータ転送装置。
9. 請求項１乃至８のいずれか一記載のデータ転送装置を備える半導体装置。

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