JP4870840B2 - 試験装置、変換回路、および、試験方法 - Google Patents

Description

本発明は、試験装置、変換回路、および、試験方法に関する。本出願は、下記の米国出願に関連し、下記の米国出願からの優先権を主張する出願である。文献の参照による組み込みが認められる指定国については、下記の出願に記載された内容を参照により本出願に組み込み、本出願の一部とする。
出願番号 １２／３２９，６３５ 出願日 ２００８年１２月８日

従来、被試験デバイスを試験する装置において、パラレルに生成したパターンデータを、シリアルのパターンデータに変換して出力する並列／直列変換回路が知られている（例えば、特許文献１の図４参照）。これにより、パラレルパターンデータの生成部の動作が遅く、パラレルパターンデータの生成周期がテストサイクルより大きい場合でも、テストサイクルを１周期とするシリアルパターンデータを生成することができる。

特開平１０−３３２７９５号公報

1つの試験装置において、多様な周波数のパターンデータを生成したい場合がある。このような場合、複数の並列／直列変換回路から出力される各ピンのシリアルパターンデータを合成することで、より高速なパターンデータを生成することが考えられる。しかし、１つのパターンデータを生成するために、ピン数に応じた複数の並列／直列変換回路、および、複数のパラレルパターンデータの生成回路を用いることになってしまう。

上記課題を解決するために、本発明の第１の態様においては、被試験デバイスを試験する試験装置であって、Ｎビット（但し、Ｎは２以上の整数）のパラレルデータを受け取り、パラレルデータを、Ｍ本（但し、ＭはＮの約数）のシリアルデータに変換して出力するシリアライザと、シリアライザが出力するそれぞれのシリアルデータの周波数を、シリアライザが出力するシリアルデータの本数に応じて変更する変換制御部と、シリアライザが出力するそれぞれのシリアルデータから、被試験デバイスに供給する試験信号をそれぞれ生成する信号生成部とを備え、シリアライザが、パラレルデータの各ビットに対応して設けられ、対応するビットのデータを格納するＮ個のバッファと、それぞれがＮ個のバッファに接続され、パラレルデータの１／Ｎの周期の動作タイミングでシリアルデータの各ビットを出力可能なＮ個の変換部とを有し、変換制御部が前記シリアライザに、それぞれのシリアルデータの各ビットを、いずれの動作タイミングで出力させるか及びパラレルデータの各ビットをいずれのシリアルデータのビットとして出力させるかを制御する試験装置を提供する。

なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。

実施形態に係る試験装置１００の構成例を示す図である。 試験部１２０の構成例を示す図である。 シリアライザ３６の動作を規定するテーブルの一例を示す。 シリアライザ３６の動作を規定するテーブルの他例を示す。 シリアライザ３６の動作を規定するテーブルの他例を示す。 シリアライザ３６の構成例を示す図である。 試験モジュール１２２の他の構成例を示す図である。 送信側ブロック１２の構成例を示す図である。 受信側ブロック１４の構成例を示す図である。 図５に関連して説明した試験モジュール１２２の処理フローを示す。

以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。

図１は、実施形態に係る試験装置１００の構成例を示す図である。試験装置１００は、半導体回路等の被試験デバイス２００を試験する装置であって、試験制御部１１０、および、複数の試験部１２０を備える。

試験制御部１１０は、試験装置１００の全体を制御する。例えば試験制御部１１０は、使用者等から与えられるプログラム、指示等に応じて、複数の試験部１２０を制御してよい。より具体的には、試験制御部１１０は、試験部１２０の動作周期を規定する基準クロックを生成してよく、試験部１２０の動作を制御する制御命令を生成してよい。また、試験制御部１１０は、それぞれの試験部１２０に、所定の試験プログラム、データパターンを予め格納してよい。

それぞれの試験部１２０は、与えられる試験プログラムに応じて動作して、被試験デバイス２００を試験する。例えば試験部１２０は、与えられる試験プログラムに含まれるそれぞれの命令を順次実行して、各命令に応じて動作する。例えば試験プログラムには、予め与えられる複数のデータパターンを、どのような順序で出力するかを示すシーケンスが含まれてよい。

図２は、試験部１２０の構成例を示す図である。試験部１２０は、複数の試験モジュール１２２、複数のドライバ７６、および、複数のコンパレータ８６を有する。それぞれの試験モジュール１２２は、試験制御部１１０から与えられる試験プログラム、制御命令等に応じて動作する。

それぞれの試験モジュール１２２は、送信側シーケンサ１２４、シリアライザ３６、デシリアライザ８２、受信側シーケンサ１２６、変換制御部１２８、および、比較部１４０を有する。送信側シーケンサ１２４は、試験制御部１１０から試験プログラムおよびデータパターンを受け取り、当該試験プログラムに応じた順序でデータパターンを順次出力する。送信側シーケンサ１２４は、Ｎビット（ただし、Ｎは２以上の整数）のパラレルデータを出力する。

シリアライザ３６は、送信側シーケンサからパラレルデータを受け取り、当該パラレルデータを、Ｍ本のシリアルデータ（ただし、ＭはＮの約数）に変換して出力する。Ｍ本のシリアルデータは、Ｍビットのパラレルデータであってもよい。

変換制御部１２８は、シリアライザ３６が出力するそれぞれのシリアルデータの周波数を、シリアライザ３６が出力するシリアルデータの本数に応じて変更する。例えば変換制御部１２８は、それぞれのシリアルデータの周波数を、パラレルデータの周波数のＮ／Ｍ倍に制御する。具体例として、シリアライザ３６が、３２ビット、２５０ＭＨｚのパラレルデータを受け取り、１本のシリアルデータを出力する場合、変換制御部１２８は、当該シリアルデータの周波数を、２５０ＭＨｚ×３２／１＝８ＧＨｚに制御する。

本例の変換制御部１２８は、８ＧＨｚで１本のシリアルデータ、４ＧＨｚで２本のシリアルデータ、・・・、５００ＭＨｚで１６本のシリアルデータ、２５０ＭＨｚで３２本のシリアルデータのいずれかの組み合わせをシリアライザ３６に出力させる。信号生成部として機能するドライバ７６は、シリアライザ３６が出力するそれぞれのシリアルデータから、被試験デバイス２００に供給すべきアナログの試験信号をそれぞれ生成する。ドライバ７６は、シリアルデータのパターンに応じた波形を有するアナログの試験信号を出力してよい。

また、ドライバ７６は、1つのシリアライザ３６に対して、Ｎ個設けられてよい。つまり、ドライバ７６は、シリアライザ３６が出力するシリアルデータの本数の最大値に応じた数が設けられてよい。当該ドライバ７６のうち、シリアライザ３６が出力するシリアルデータの本数に応じた個数のドライバ７６が、試験信号を被試験デバイス２００の対応するピンに印加する。このような構成により、試験装置１００の出力ピン数と、試験信号の周波数とを多様な組み合わせに変更することができる。

コンパレータ８６は、被試験デバイス２００が出力する応答信号を受け取り、それぞれシリアルデータに変換してデシリアライザ８２に入力する。コンパレータ８６は、ドライバ７６と同数設けられてよい。

デシリアライザ８２は、対応する１または複数のコンパレータ８６から受け取ったＭ本のシリアルデータを、Ｎビットのパラレルデータに変換する。デシリアライザ８２が出力するパラレルデータの周波数は、シリアライザ３６に入力されるパラレルデータの周波数と同一であってよい。デシリアライザ８２は、シリアライザ３６の逆の処理で、パラレルデータを生成してよい。例えばデシリアライザ８２は、それぞれのシリアルデータのビットを、シリアルデータに対してＭ／Ｎ倍の周波数を有するパラレルデータの各ビットに割り当てて出力する。

受信側シーケンサ１２６は、被試験デバイス２００が出力する応答信号に対する期待値パターンを生成する。受信側シーケンサ１２６は、試験制御部１１０から試験プログラムおよびデータパターンを受け取り、当該試験プログラムに応じた順序でデータパターンを順次出力することで、Ｎビットのパラレルデータで期待値パターンを出力する。

比較部１４０は、デシリアライザ８２が出力するＮビットのパラレルデータを、受信側シーケンサ１２６が出力するＮビットの期待値パターンと比較する。比較部１４０は、デシリアライザ８２が出力するパラレルデータが、期待値パターンと一致したか否かを、送信側シーケンサ１２４が出力した試験パターン毎に記録してよい。

図３Ａは、シリアライザ３６の動作を規定するテーブルの一例を示す。シリアライザ３６は、パラレルデータに対して１／Ｎの周期の動作タイミングで、各シリアルデータの各ビットを出力可能な回路を有する。テーブルは、シリアライザ３６に、それぞれのシリアルデータの各ビットを、いずれの動作タイミングで出力させるかを指定する。または、テーブルは、シリアライザ３６に、それぞれの動作タイミングにおいて、パラレルデータのいずれのビットを出力させるかを指定する。

図３Ａに示すテーブルの各列は、シリアライザ３６に与えられるパラレルデータの１周期分のビットを示す。また、当該テーブルの各行は、シリアライザ３６がシリアルデータの各ビットを出力する動作タイミングを示す。それぞれの動作タイミングは、パラレルデータの１周期をＮ個に分割する動作タイミングを示す。本例では、Ｎ＝３２として、シリアライザ３６が、パラレルデータに対して３２倍の周波数を有するシリアルデータを１本出力する例を説明する。

この場合、図３Ａに示すように、パラレルデータの各周期について、各動作タイミングでパラレルデータの各ビットを１つ（Ｓ１）ずつ順番に選択して出力するテーブルが設定される。シリアライザ３６は、パラレルデータの各周期で受け取る３２ビットのデータを、当該テーブルに応じて、パラレルデータの周期を３２分割した各動作タイミングで１ビットずつ順次出力する。これにより、シリアライザ３６は、パラレルデータに対して３２倍の周波数を有するシリアルデータを１本（Ｓ１）出力する。

図３Ｂは、シリアライザ３６の動作を規定するテーブルの他例を示す。本例では、シリアライザ３６が、パラレルデータに対して１６倍の周波数を有するシリアルデータを２本出力する例を説明する。

この場合、図３Ｂに示すように、１つおきの動作タイミングで、パラレルデータのビットを２つ（Ｓ１、Ｓ２）ずつ順番に選択して出力するテーブルが設定される。シリアライザ３６は、パラレルデータの各周期で受け取る３２ビットのデータを、当該テーブルに応じて、パラレルデータの周期を１６分割した各動作タイミングで２ビットずつ順次出力する。

なお、シリアライザ３６が出力する各ビットは、それぞれがシリアルデータに対応する。これにより、シリアライザ３６は、パラレルデータに対して１６倍の周波数を有するシリアルデータを２本（Ｓ１、Ｓ２）出力する。テーブルは、図３Ｂに示すように、パラレルデータの各ビットを、いずれのシリアルデータ（Ｓ１、Ｓ２）のビットとして出力させるかを指定してよい。

図３Ｃは、シリアライザ３６の動作を規定するテーブルの他例を示す。本例では、シリアライザ３６が、パラレルデータに対して１倍の周波数を有するシリアルデータを３２本出力する例を説明する。

この場合、図３Ｃに示すように、いずれか１つの動作タイミングで、パラレルデータのビットを全て並列に出力するテーブルが設定される。シリアライザ３６は、パラレルデータの各周期で受け取る３２ビットのデータを、当該テーブルに応じて、いずれか１つの動作タイミングで全て並列に出力する。

これにより、シリアライザ３６は、パラレルデータに対して１倍の周波数を有するシリアルデータを３２本（Ｓ１、Ｓ２、・・・、Ｓ３２）出力する。図３Ａから図３Ｃに示したように、シリアライザ３６に対して、パラレルデータの各ビットを、いずれの動作タイミングで出力するかを制御することで、共通のシーケンサおよびシリアライザ３６を用いて、多様な周波数のシリアルデータを出力することができる。

なお、図３Ａから図３Ｃの例では、入力されるパラレルデータの上位側ビットから順番に、出力されるシリアルデータＳ１、Ｓ２、・・・に順番に割り当てる（または、出力されるパラレルデータの上位側ビットから順番に割り当てる）例を説明した。ただし、ビットの割り当ては、図３Ａから図３Ｃの例に限定されない。変換制御部１２８は、シリアライザ３６に、入力されるパラレルデータの各ビットを、出力される複数のシリアルデータのうち、いずれのシリアルデータのビットとして出力するか（または、出力されるパラレルデータのいずれのビットとして出力するか）を、テーブルを更新することで制御してよい。

例えば変換制御部１２８は、被試験デバイス２００のインターフェースの仕様に応じて、シリアライザ３６に入力されるパラレルデータの各ビットを、出力側のいずれのビットとして出力させるかを変更してよい。より具体的な例としては、変換制御部１２８は、入力されるデータの最上位ビットおよび最下位ビットを入れ換えて出力してよい。

図４は、シリアライザ３６の構成例を示す図である。シリアライザ３６は、Ｎ個のバッファ１４２、Ｎ個の変換部１４４、および、テーブル格納部１４６を有する。テーブル格納部１４６は、図３Ａから図３Ｃに関連して説明したテーブルを格納して、シリアライザ３６の動作を制御する。

Ｎ個のバッファ１４２は、パラレルデータの各ビットに対応して設けられ、対応するビットのデータを格納する。それぞれのバッファ１４２は、複数のビットを格納できるＦＩＦＯバッファであってよい。

Ｎ個の変換部１４４は、それぞれが全てのバッファ１４２に接続される。それぞれの変換部１４４は、１又は複数のバッファ１４２を選択して、選択したバッファ１４２から与えられるデータを、シリアルデータに変換して出力する。変換部１４４は、図３Ａから図３Ｃに関連して説明したいずれかのシリアルデータ（Ｓ１、Ｓ２、・・・、Ｓ３２）に対応付けられる。また、それぞれの変換部１４４には、パラレルデータに対して１／Ｎ倍の周期を有する動作クロックが与えられ、当該動作クロックに応じてシリアルデータの各ビットを出力できる。

上述したようにテーブル格納部１４６は、それぞれの変換部１４４が、いずれのバッファ１４２のデータをシリアルデータに変換すべきか、および、いずれの動作タイミングでシリアルデータの各ビットを出力するかを指定する。変換制御部１２８は、テーブル格納部１４６が格納したテーブルを更新することで、シリアライザ３６が出力するシリアルデータの本数およびシリアルデータの周波数を制御する。具体的には、変換制御部１２８は、テーブルにおける、それぞれの動作タイミングで出力される、パラレルデータのビットの指定を変更することで、シリアライザが出力するシリアルデータの本数および周波数を制御してよい。

例えば、図３Ａに示した例では、シリアルデータＳ１に対応する変換部１４４−１が、全てのバッファ１４２のデータを、各動作タイミング（ｔ１、ｔ２、・・・、ｔ３２）で順番に１つずつ出力することで、シリアルデータＳ１を出力する。他の変換部１４４は、対応するシリアルデータ（Ｓ２、Ｓ３、・・・、Ｓ３２）が指定されていないので、データを出力しない。これにより、シリアライザ３６は、パラレルデータに対して３２倍の周波数を有するシリアルデータを１本出力する。

それぞれの変換部１４４は、対応するシリアルデータが指定されているか否かを、テーブルにおいて同一の動作タイミングで指定されるビット数により判定してもよい。例えば、テーブルにおいて同一の動作タイミングで指定されるビット数がｋ個の場合、変換部１４４−１から変換部１４４−ｋまでが、シリアルデータを出力すべく動作してよい。

また、図３Ｂに示した例では、変換部１４４−１が、奇数番目のバッファ１４２のデータを、１つおきの動作タイミング（ｔ１、ｔ３、・・・、ｔ３１）で順番に出力することで、シリアルデータＳ１を出力する。また、変換部１４４−２が、偶数番目のバッファ１４２のデータを、１つおきの動作タイミングで順番に出力することで、シリアルデータＳ２を出力する。他の変換部１４４は、動作しなくともよい。これにより、シリアライザ３６は、パラレルデータに対して１６倍の周波数を有するシリアルデータを２本出力する。

また、図３Ｃに示した例では、変換部１４４−１から変換部１４４−３２が、それぞれ対応する１つのバッファ１４２のデータを、１つの動作タイミングｔ１で出力する。これにより、シリアライザ３６は、パラレルデータに対して１倍の周波数を有するシリアルデータを３２本出力する。なお、シリアライザ３６の構成は、図４の構成に限定されない。シリアライザ３６は、上述した機能を実現する多様な構成を有してよい。

なお、各試験モジュール１２２は、送信側シーケンサ１２４および受信側シーケンサ１２６が共通であってもよい。また、送信側シーケンサ１２４および受信側シーケンサ１２６の一部が共通であってもよい。例えば、シーケンサが、上位のシーケンサおよび下位のシーケンサに分かれる場合に、上位のシーケンサが共通であってもよい。

このような場合、それぞれの試験モジュール１２２におけるシリアライザ３６は、いずれかのシーケンサからパラレルデータを受け取る。変換制御部１２８は、同一のシーケンサからパラレルデータを受け取る複数のシリアライザ３６に対して、同一のテーブルを設定する。

図５は、試験モジュール１２２の他の構成例を示す図である。本例では、所定の試験機能が予め割り当てられたパケット単位で、被試験デバイス２００とデータを受け渡す試験モジュール１２２について説明する。本例の試験モジュール１２２は、実行処理部１８および通信処理部１６を有する。

実行処理部１８は、試験プログラム記憶部１３２と、プログラム供給部１３４と、フロー制御部１３６とを有する。また、それぞれの通信処理部１６は、送信側ブロック１２と、受信側ブロック１４と、変換制御部１２８とを有する。送信側ブロック１２は、図２に関連して説明したシリアライザ３６を含み、受信側ブロック１４は、図２に関連して説明したデシリアライザ８２を含む。また、変換制御部１２８は、図２に関連して説明した変換制御部１２８と同一であってよい。

試験プログラム記憶部１３２は、試験制御部１１０から与えられる試験プログラムを記憶する。プログラム供給部１３４は、試験プログラム記憶部１３２に記憶された試験プログラムから、対応する通信処理部１６により通信される一連のパケットをそれぞれ含む複数のパケットリストを生成して、送信側ブロック１２および受信側ブロック１４に設けられたパケットリスト記憶部６０（図６および図７参照）に格納する。

パケットリストは、所定の試験機能を実行するために生成されるべき複数のパケットの識別情報を、実行されるべき順番で示すリストであってよい。例えばパケットリストは、セットアップパケット、送信データパケット、ＡＣＫパケット等を順番に指定するリストであってよい。プログラム供給部１３４は、試験プログラムにより実行されるべき各試験機能に対応するパケットリストを生成して、パケットリスト記憶部６０に記憶してよい。また、プログラム供給部１３４は、パケットリスト記憶部６０に記憶したパケットリストを実行させる順番を記述した制御プログラムを生成して、フロー制御部１３６に供給する。

フロー制御部１３６は、制御プログラムに応じて、対応する通信処理部１６に対して、複数のパケットリストのそれぞれを実行する順序を指定する。より具体的には、フロー制御部１３６は、プログラム供給部１３４から供給された制御プログラムを実行して、対応する通信処理部１６に対して、パケットリスト記憶部６０に格納された複数のパケットリストのうち次に実行すべきパケットリストを特定する。

フロー制御部１３６は、一例として、次に実行すべきパケットリストのアドレスを通信処理部１６へ送信する。また、フロー制御部１３６は、制御プログラムに、条件分岐、無条件分岐またはサブルーチン呼び出し等の演算式が含まれる場合、試験モジュール１２２が被試験デバイス２００から受信した受信パケットの内容等に応じて、次に実行すべきパケットリストを特定する。送信側ブロック１２および受信側ブロック１４は、フロー制御部１３６により順次指定されるパケットリストに含まれる一連のパケットを、対応する被試験デバイス２００との間で順次通信して、対応する被試験デバイス２００を試験する。

送信側ブロック１２は、例えば、アドレスを指定してデータを読み出すべく被試験デバイス２００を動作させるリードパケット、アドレスを指定して所定のデータを書き込むべく被試験デバイス２００を動作させるライトパケット等を、被試験デバイス２００に供給する。また、送信側ブロック１２は、並列に送信するパケット数と、パケットの信号周波数とを、図２から図４に関連して説明したように、変換制御部１２８からの制御に応じて変更する。

被試験デバイス２００は、試験モジュール１２２から受け取った各パケットに応じて動作して、動作結果を受信側ブロック１４に送信する。受信側ブロック１４は、被試験デバイス２００から受け取った受信パケットに基づいて、被試験デバイス２００の動作の良否を判定する。例えば受信側ブロック１４は、送信側ブロック１２が送信した送信パケットに含まれるパターンデータに応じた期待値パターンを生成して、受信パケットと比較してよい。

図６は、送信側ブロック１２の構成例を示す図である。送信側ブロック１２は、パケットリスト処理部２２、パケット命令列記憶部２４、パケットデータ列記憶部２６、下位シーケンサ２８、データ処理部３２、データ変換部３４、パケットリスト記憶部６０、および、シリアライザ３６を有する。

パケットリスト処理部２２は、パケットリスト記憶部６０に記憶された複数のパケットリストのうちフロー制御部１３６により指定されたパケットリストを実行して、被試験デバイス２００と通信する各パケットを順次指定する。パケットリスト処理部２２は、一例として、フロー制御部１３６から受信したアドレスからパケットリストを実行して、被試験デバイス２００に送信するパケットを順次指定する。

パケットリスト処理部２２は、一例として、指定したパケットを発生するための命令列が記憶されたパケット命令列記憶部２４上のアドレスを指定する。更に、パケットリスト処理部２２は、一例として、被試験デバイス２００との間で通信するパケットについて、パケットデータ列記憶部２６内における当該パケットに含まれるデータ列のアドレス（例えばデータ列の先頭アドレス）を指定する。

このようにパケットリスト処理部２２は、パケットを発生させるための命令列のアドレスと、当該パケットに含まれるデータ列のアドレスを個別に指定する。なお、この場合において、パケットリスト中において、２以上のパケットに対して共通する命令列またはデータ列が指定されている場合に、パケットリスト処理部２２は、当該２以上のパケットについて同一の命令列のアドレスまたは同一のデータ列のアドレスを指定してもよい。

パケット命令列記憶部２４は、複数種類のパケットのそれぞれを発生するための命令列を、パケットの種類毎に記憶する。パケット命令列記憶部２４は、一例として、ライトパケットを発生するための命令列、リードパケットを発生するための命令列等を記憶する。

パケットデータ列記憶部２６は、複数種類のパケットのそれぞれに含まれるデータ列を、パケットの種類毎に記憶する。パケットデータ列記憶部２６は、一例として、ライトパケットに含まれるデータ列、リードパケットに含まれるデータ列、および、アイドルパケットに含まれるデータ列等を含んでよい。

パケットデータ列記憶部２６は、一例として、共通データ記憶部４０と、共通データポインタ４２と、第１の個別データ記憶部４４−１と、第２の個別データ記憶部４４−２と、第１の個別データポインタ４６−１と、第２の個別データポインタ４６−２とを含んでよい。共通データ記憶部４０は、複数種類のパケットのそれぞれに含まれるデータ列中における、パケットの種類毎に共通の共通データを記憶する。共通データ記憶部４０は、一例として、パケットの種類毎に、パケットの始まりを示すスタートコード、パケットの終わりを示すエンドコード、および、当該パケットの種別を識別するためのコマンドコード等を記憶する。

共通データポインタ４２は、パケットリスト処理部２２により指定されたパケットに含まれる共通データが格納されたブロックの先頭アドレスを、パケットリスト処理部２２から取得する。更に、共通データポインタ４２は、当該ブロック内におけるオフセット位置を、下位シーケンサ２８から取得する。そして、共通データポインタ４２は、先頭アドレスおよびオフセット位置に基づき定まるアドレス（例えば先頭アドレスにオフセット位置を加算したアドレス）を共通データ記憶部４０に与えて、当該アドレスに格納された共通データをデータ処理部３２へ供給させる。

第１及び第２の個別データ記憶部４４−１、４４−２は、複数種類のパケットのそれぞれに含まれるデータ列中における、パケット毎に変更する個別データを記憶する。第１及び第２の個別データ記憶部４４−１、４４−２は、一例として、各パケットに含まれる、被試験デバイス２００に対して送信する実体データまたは被試験デバイス２００から受信する実体データを記憶してよい。

第１の個別データ記憶部４４−１は、実行されるパケットリストに関わらず予め定められた個別データを記憶する。第２の個別データ記憶部４４−２は、実行されるパケットリスト毎に変更される個別データを記憶する。第２の個別データ記憶部４４−２は、一例として、試験に先立ってまたは試験中において適宜に、実行処理部１８内のフロー制御部１３６から個別データの転送を受ける。

第１及び第２の個別データポインタ４６−１、４６−２は、パケットリスト処理部２２により指定されたパケットに含まれる個別データが格納されたブロックの先頭アドレスを、パケットリスト処理部２２から受け取る。更に、第１及び第２の個別データポインタ４６−１、４６−２は、当該ブロック内におけるオフセット位置を、下位シーケンサ２８から取得する。

そして、第１及び第２の個別データポインタ４６−１、４６−２は、先頭アドレスおよびオフセット位置に基づき定まるアドレス（例えば先頭アドレスにオフセット位置を加算したアドレス）を第１及び第２の個別データ記憶部４４−１、４４−２に与える。そして、第１及び第２の個別データポインタ４６−１、４６−２は、第１及び第２の個別データ記憶部４４−１、４４−２の当該アドレスに格納された個別データをデータ処理部３２へ供給させる。

下位シーケンサ２８は、パケットリスト処理部２２により指定されたパケットの命令列、即ち、パケットリスト処理部２２によりアドレスが指定された命令列をパケット命令列記憶部２４から読み出して、読み出した命令列に含まれる各命令を順次に実行する。更に、下位シーケンサ２８は、パケットリスト処理部２２により指定されたパケットのデータ列、即ち、パケットリスト処理部２２によりアドレスが指定されたデータ列を、命令列の実行に従って順次にパケットデータ列記憶部２６から出力させて、被試験デバイス２００との間の試験に用いる試験データ列を生成する。

下位シーケンサ２８は、一例として、パケットリスト処理部２２により指定されたパケットに含まれるデータ列が格納されたブロック中における、実行した命令に対応するデータの位置を表わすオフセット位置を、共通データポインタ４２、個別データポインタ４６−１および個別データポインタ４６−２に供給する。この場合において、下位シーケンサ２８は、最初の命令において初期値を発生して、実行する命令が遷移する毎にインクリメントされるカウント値を、オフセット位置として発生してもよい。

また、下位シーケンサ２８は、命令の実行毎に、読み出した個別データおよび共通データに対して指定した処理（演算またはデータ変換）を施すことを指示する制御データをデータ処理部３２およびデータ変換部３４に与える。これにより、下位シーケンサ２８は、パケットリスト処理部２２により指定されたパケット中における、指定されたデータ部分を、読み出したデータに対して指定した処理を施したデータとすることができる。

また、下位シーケンサ２８は、命令の実行毎に、共通データ、個別データ（実行されるパケットリストに関わらず予め定められた個別データまたは実行されるパケットリスト毎に変更される個別データ）、および、データ処理部３２が処理を施したデータのいずれを出力するかを、データ処理部３２に対して指定する。即ち、下位シーケンサ２８は、命令の実行毎に、共通データ記憶部４０、第１の個別データ記憶部４４−１、第２の個別データ記憶部４４−２、または、データ処理部３２内の指定した処理を施したデータが格納されたレジスタのいずれからデータを読み出して出力するかを、データ処理部３２に対して指定する。

これにより、下位シーケンサ２８は、パケットリスト処理部２２により指定されたパケット中における、パケット毎に変更すべきデータ部分を個別データ記憶部４４から読み出した個別データから生成することができる。更に、下位シーケンサ２８は、パケットリスト処理部２２により指定されたパケット中における、パケットの種類毎に共通するデータ部分を共通データ記憶部４０から読み出した共通データから生成することができる。また、更に、下位シーケンサ２８は、パケットリスト処理部２２により指定されたパケット中における指定されたデータ部分に対して、指定した処理を施すことができる。

また、下位シーケンサ２８は、パケットリスト処理部２２により指定されたパケットの命令列の実行が完了したことに応じて、終了通知をパケットリスト処理部２２に与えてよい。これにより、パケットリスト処理部２２は、下位シーケンサ２８による命令列の実行の進行に応じて、順次にパケットを指定することができる。

また、下位シーケンサ２８は、受信側ブロック１４が有する受信側の下位シーケンサ２８と通信する。これにより、送信側ブロック１２が有する送信側の下位シーケンサ２８は、受信側ブロック１４が有する受信側の下位シーケンサ２８とハンドシェイクを実行して、受信側の下位シーケンサ２８と同期して命令列を実行することができる。

送信側の下位シーケンサ２８は、一例として、予め指定されたパケットの試験データ列を被試験デバイス２００に送信したことを受信側の下位シーケンサ２８に通知する。これにより、送信側の下位シーケンサ２８は、受信側の下位シーケンサ２８に、送信側の下位シーケンサ２８からの通知を受けるまでの間、受信したデータ列の良否判定を禁止させることができる。

また、送信側の下位シーケンサ２８は、一例として、受信側の下位シーケンサ２８から、生成した試験データ列と一致するデータ列を受信したことの通知を受けて、予め指定されたパケットの試験データ列を生成する。これにより、送信側の下位シーケンサ２８は、所定のパケットを被試験デバイス２００から受信した後に、予め指定されたパケットを被試験デバイス２００に送信することができる。

データ処理部３２は、パケットデータ列記憶部２６からパケットリスト処理部２２により指定されたパケットのデータ列を読み出して、被試験デバイス２００の試験に用いる試験データ列を生成する。データ処理部３２は、一例として、共通データ記憶部４０、第１の個別データ記憶部４４−１および第２の個別データ記憶部４４−２からのデータを入力して、入力したデータに対して下位シーケンサ２８により指定された処理をして試験データ列の各データとして出力する。

データ変換部３４は、下位シーケンサ２８から指定されたタイミングにおいて、データ処理部３２から出力した試験データ列をデータ変換したパラレルデータを出力する。データ変換部３４は、一例として、試験データ列に対して予め設定されたテーブル等により８ｂ−１０ｂ変換等を行う。更に、データ変換部３４は、一例として、試験データ列に対してスクランブル処理を行ってもよい。そして、データ変換部３４は、変換したパラレルデータ列を出力する。

シリアライザ３６は、データ変換部３４から出力されたＮビットのパラレルデータを、Ｍ個のシリアルデータに変換して、ドライバ７６に出力する。シリアライザ３６は、図２から図４に関連して説明したシリアライザ３６と同一であってよい。

このような構成により、パケットシーケンスを表わすパケットリストと、パケット内の命令列とが、別個のシーケンサにより実行される。これにより、プログラムの記述を簡単にすることができる。更に、共通の種類のパケットを発生するための命令列およびデータを共用化することができるので、格納する情報量を少なくすることができる。

更に、下位シーケンサ２８が実行する命令列のアドレスおよび下位シーケンサ２８が読み出すデータ列のアドレスを、パケットリスト処理部２２から個別に指定する。これにより、同一の命令列によって、異なるデータ列を発生することができる。従って、同一の命令列を複数個格納しなくてよいので、格納する情報量を少なくすることができる。

また、シリアライザ３６および変換制御部１２８により、出力するシリアルデータの周波数および本数を多様に変更する。このため、パケットのデータ列を生成する比較的に複雑な構造を、シリアルデータの複数の周波数に対して共通に用いることができる。

図７は、受信側ブロック１４の構成例を示す図である。受信側ブロック１４は、図６に示される送信側ブロック１２と略同一の構成および機能を有する。受信側ブロック１４が有する部材のうち、送信側ブロック１２が有する部材と略同一の構成及び機能を部材については、同一の符号を付けて相違点を除き説明を省略する。

受信側ブロック１４は、パケットリスト処理部２２と、パケット命令列記憶部２４と、パケットデータ列記憶部２６と、下位シーケンサ２８と、データ処理部３２と、データ変換部３４と、パケットリスト記憶部６０と、デシリアライザ８２と、判定部８４とを含む。デシリアライザ８２は、Ｍ個のコンパレータ８６から受信パケットのデータ列を受信して、Ｎビットのパラレルデータに変換する。デシリアライザ８２は、図２に関連して説明したデシリアライザ８２と同一であってよい。

受信側ブロック１４内のデータ変換部３４は、下位シーケンサ２８から指定されたタイミングにおいて、デシリアライザ８２により受信されたデータ列をデータ変換する。受信側ブロック１４内のデータ変換部３４は、一例として、受信したデータ列に対して予め設定されたテーブル等により８ｂ−１０ｂ変換等を行う。更に、受信側ブロック１４内のデータ変換部３４は、一例として、受信したデータ列に対してデスクランブル処理を行ってもよい。そして、受信側ブロック１４内のデータ変換部３４は、変換したデータ列を出力する。

そして、受信側ブロック１４内のデータ変換部３４は、変換したデータ列を判定部８４へ供給する。更に、受信側ブロック１４内のデータ変換部３４は、変換したデータ列をパケットデータ列記憶部２６内の第２の個別データ記憶部４４−２の指定されたアドレスに格納させてもよい。

受信側ブロック１４内のパケットリスト処理部２２は、一例として、フロー制御部１３６から受信したアドレスからパケットリストを実行する。そして、受信側ブロック１４内のパケットリスト処理部２２は、被試験デバイス２００から受信されると期待されるパケットを順次指定する。

受信側ブロック１４内の下位シーケンサ２８は、被試験デバイス２００から出力が期待されるパケットのデータ列を、試験データ列としてパケットデータ列記憶部２６から出力させる。また、受信側ブロック１４内の下位シーケンサ２８は、デシリアライザ８２に対して、被試験デバイス２００から出力された信号のデータ値を取り込むストローブタイミングを指定する。受信側ブロック１４内のデータ処理部３２は、生成した試験データ列を判定部８４に供給する。

判定部８４は、データ処理部３２から試験データ列を受け取るとともに、データ変換部３４から受信したデータ列を受け取る。判定部８４は、受信したデータ列を試験データ列と比較した結果に基づいて、被試験デバイス２００との間における通信の良否を判定する。判定部８４は、一例として、デシリアライザ８２が受信したデータ列と試験データ列とが一致するか否かを比較する論理比較部と、比較結果を記憶するフェイルメモリとを含む。また、判定部８４は、一例として、デシリアライザ８２が受信したデータ列が指定されたデータ列と一致したことを下位シーケンサ２８に通知してもよい。

また、受信側ブロック１４内の下位シーケンサ２８は、図６に示される送信側ブロック１２が有する送信側の下位シーケンサ２８と通信する。これにより、受信側ブロック１４が有する受信側の下位シーケンサ２８は、送信側ブロック１２が有する送信側の下位シーケンサ２８とハンドシェイクを行って、送信側の下位シーケンサ２８と同期して命令列を実行することができる。

受信側の下位シーケンサ２８は、一例として、当該受信側の下位シーケンサ２８が生成した試験データ列と一致するデータ列を受信したことを送信側の下位シーケンサ２８に通知する。これにより、送信側の下位シーケンサ２８は、受信側の下位シーケンサ２８から、生成した試験データ列と一致するデータ列を受信したことの通知を受けて、予め指定されたパケットの試験データ列を生成することができる。

また、受信側の下位シーケンサ２８は、一例として、送信側の下位シーケンサ２８から、予め指定されたパケットの試験データ列を被試験デバイス２００に送信したことの通知を受けるまでの間、判定部８４によるデータ列の良否判定を禁止する。これにより、受信側の下位シーケンサ２８は、所定のパケットを被試験デバイス２００へ送信した後に、当該所定のパケットに応じた応答が被試験デバイス２００から出力されたか否かを判定することができる。

図８は、図５に関連して説明した試験モジュール１２２の処理フローを示す。まず、パケットリスト処理部２２は、パケットリストを実行して、被試験デバイス２００との間で通信する各パケットを順次指定する（Ｓ８０１、Ｓ８０６）。

下位シーケンサ２８は、パケットリスト処理部２２によるパケットの指定を受けると、ステップＳ８０２からステップＳ８０５の処理を繰り返して実行する。下位シーケンサ２８は、パケットの指定を受けると、当該パケットを発生するための命令列を、パケット命令列記憶部２４から呼び出して、先頭の命令から順次に実行する。下位シーケンサ２８は、各命令の実行毎に、ステップＳ８０３及びステップＳ８０４の処理を実行する（Ｓ８０２、Ｓ８０５）。

ステップＳ８０３において、下位シーケンサ２８は、当該命令に対応するデータを出力する。また、ステップＳ８０４において、下位シーケンサ２８は、当該命令に対応する、演算またはデータ変換を実行させる。下位シーケンサ２８は、ステップＳ８０３およびステップＳ８０４を並行して実行する。

下位シーケンサ２８は、最後の命令を実行すると、処理をパケットリスト処理部２２に戻して、パケットリスト処理部２２から次のパケットの指定を受ける（Ｓ８０５）。そして、パケットリスト処理部２２は、パケットシーケンスにおける最後のパケットまでの処理が完了すると、当該フローを終了する（Ｓ８０６）。

以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、請求の範囲の記載から明らかである。

請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を、後の処理で用いるのでない限り、任意の順序で実現しうることに留意する。請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。

１２・・・送信側ブロック、１４・・・受信側ブロック、１６・・・通信処理部、１８・・・実行処理部、２２・・・パケットリスト処理部、２４・・・パケット命令列記憶部、２６・・・パケットデータ列記憶部、２８・・・下位シーケンサ、３２・・・データ処理部、３４・・・データ変換部、３６・・・シリアライザ、４０・・・共通データ記憶部、４２・・・共通データポインタ、４４・・・個別データ記憶部、６０・・・パケットリスト記憶部、７６・・・ドライバ、８２・・・デシリアライザ、８４・・・判定部、８６・・・コンパレータ、１００・・・試験装置、１１０・・・試験制御部、１２０・・・試験部、１２２・・・試験モジュール、１２４・・・送信側シーケンサ、１２６・・・受信側シーケンサ、１２８・・・変換制御部、１３２・・・試験プログラム記憶部、１３４・・・プログラム供給部、１３６・・・フロー制御部、１４０・・・比較部、１４２・・・バッファ、１４４・・・変換部、１４６・・・テーブル格納部、２００・・・被試験デバイス

Claims (6)

1. 被試験デバイスを試験する試験装置であって、
   Ｎビット（但し、Ｎは２以上の整数）のパラレルデータを受け取り、前記パラレルデータを、Ｍ本（但し、ＭはＮの約数）のシリアルデータに変換して出力するシリアライザと、
   前記シリアライザが出力するそれぞれの前記シリアルデータの周波数を、前記シリアライザが出力する前記シリアルデータの本数に応じて変更する変換制御部と、
   前記シリアライザが出力するそれぞれの前記シリアルデータから、前記被試験デバイスに供給する試験信号をそれぞれ生成する信号生成部と
   を備え、
   前記シリアライザは、
   前記パラレルデータの各ビットに対応して設けられ、対応するビットのデータを格納するＮ個のバッファと、
   それぞれが、前記Ｎ個のバッファに接続され、前記パラレルデータの１／Ｎの周期の動作タイミングで前記シリアルデータの各ビットを出力可能なＮ個の変換部と、
   を有し、
   前記変換制御部は、前記シリアライザに、それぞれの前記シリアルデータの各ビットを、いずれの前記動作タイミングで出力させるか及び前記パラレルデータの各ビットを、いずれの前記シリアルデータのビットとして出力させるかを制御する、試験装置。
2. 前記シリアライザは、入力される前記パラレルデータの各ビットを、いずれの前記シリアルデータのビットとして、いずれの前記動作タイミングで出力するかを規定するテーブルを格納し、
   前記変換制御部は、前記テーブルを更新することで、前記シリアライザが出力する前記シリアルデータの本数、および、前記シリアルデータの周波数を制御する
   請求項１に記載の試験装置。
3. 前記テーブルは、前記パラレルデータの１周期をＮ個に分割した複数の前記動作タイミングのそれぞれにおいて、前記パラレルデータのいずれのビットを出力するかを指定し、
   前記変換制御部は、それぞれの前記動作タイミングで出力される、前記パラレルデータのビットの指定を変更することで、前記シリアライザが出力する前記シリアルデータの本数および周波数を制御する
   請求項２に記載の試験装置。
4. 前記試験装置は、
   前記パラレルデータを生成する複数のシーケンサを更に備え、
   前記シリアライザを複数備え、
   それぞれの前記シリアライザは、前記複数のシーケンサのうちの、いずれかのシーケンサから前記パラレルデータを受け取り、
   前記変換制御部は、同一の前記シーケンサから前記パラレルデータを受け取る複数の前記シリアライザに対して、同一のテーブルを設定する
   請求項２または３に記載の試験装置。
5. 入力されるＮビット（但し、Ｎは２以上の整数）のパラレルデータを変換した信号を出力する変換回路であって、
   前記パラレルデータを、Ｍ本（但し、ＭはＮの約数）のシリアルデータに変換して出力するシリアライザと、
   前記シリアライザが出力するそれぞれの前記シリアルデータの周波数を、前記シリアライザが出力する前記シリアルデータの本数に応じて変更する変換制御部と
   を備え、
   前記シリアライザは、
   前記パラレルデータの各ビットに対応して設けられ、対応するビットのデータを格納するＮ個のバッファと、
   それぞれが、前記Ｎ個のバッファに接続され、前記パラレルデータの１／Ｎの周期の動作タイミングで前記シリアルデータの各ビットを出力可能なＮ個の変換部と、
   を有し、
   前記変換制御部は、前記シリアライザに、それぞれの前記シリアルデータの各ビットを、いずれの前記動作タイミングで出力させるか及び前記パラレルデータの各ビットを、いずれの前記シリアルデータのビットとして出力させるかを制御する、変換回路。
6. 被試験デバイスを試験する試験方法であって、
   シリアライザにＮビット（但し、Ｎは２以上の整数）のパラレルデータを入力し、前記パラレルデータを、Ｍ本（但し、ＭはＮの約数）のシリアルデータに変換する変換段階と、
   前記シリアライザが出力するそれぞれの前記シリアルデータの周波数を、前記シリアライザが出力する前記シリアルデータの本数に応じて変更する制御段階と、
   前記シリアライザが出力するそれぞれの前記シリアルデータから、前記被試験デバイスに供給する試験信号をそれぞれ生成する信号生成段階と
   を備え、
   前記シリアライザが、
   前記パラレルデータの各ビットに対応して設けられたＮ個のバッファと、
   それぞれが前記Ｎ個のバッファに接続されたＮ個の変換部と、
   を有し、
   前記制御段階が、
   前記パラレルデータの各ビットに対応するデータを前記Ｎ個のバッファに格納する段階と、
   前記Ｎ個の変換部に、前記パラレルデータの１／Ｎの周期の動作タイミングで前記シリアルデータの各ビットを出力させる段階と、
   前記シリアライザに、それぞれの前記シリアルデータの各ビットをいずれの前記動作タイミングで出力させるか及び前記パラレルデータの各ビットをいずれの前記シリアルデータのビットとして出力させるかを制御する段階と、
   を有する、試験方法。

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