JPWO2010067558A1 - 試験装置および試験方法 - Google Patents
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Abstract
Description
12 送信側ブロック
14 受信側ブロック
16 メインメモリ
18 メイン制御部
20 シーケンス記憶部
22 上位シーケンサ
24 パケット命令列記憶部
28 下位シーケンサ
26 パケットデータ列記憶部
32 データ処理部
34 送信部
40 共通データ記憶部
42 共通データポインタ
44 個別データ記憶部
46 個別データポインタ
52 レジスタ
54 前段選択部
56 演算器
58 変換部
60 後段選択部
72 シリアライザ
74 フォーマットコントローラ
76 ドライバ
82 受信部
84 判定部
86 レベルコンパレータ
88 タイミングコンパレータ
90 デシリアライザ
92 位相調整部
200 被試験デバイス
Claims (13)
- 被試験デバイスを試験する試験装置であって、
前記被試験デバイスを試験するための試験プログラムを実行して、前記被試験デバイスとの間で通信する各パケットを順次指定する上位シーケンサと、
複数種類のパケットのそれぞれに含まれるデータ列を記憶するパケットデータ列記憶部と、
前記パケットデータ列記憶部から、前記上位シーケンサにより指定されたパケットのデータ列を読み出して、前記被試験デバイスとの間の試験に用いる試験データ列を生成する下位シーケンサと、
を備える試験装置。 - 前記試験データ列を、前記被試験デバイスに対して送信する送信部を更に備える請求項1に記載の試験装置。
- 前記被試験デバイスからパケットのデータ列を受信する受信部と、
前記受信部が受信したデータ列を前記試験データ列と比較した結果に基づいて、前記被試験デバイスとの間の通信の良否を判定する判定部と、
を更に備える請求項1に記載の試験装置。 - 複数種類のパケットのそれぞれを発生するための命令列を記憶するパケット命令列記憶部を更に備え、
前記上位シーケンサは、前記被試験デバイスとの間で通信するパケットについて、前記パケット命令列記憶部内における命令列のアドレスおよび前記パケットデータ列記憶部内におけるデータ列のアドレスを指定し、
前記下位シーケンサは、前記上位シーケンサによりアドレスが指定された命令列およびデータ列を読み出して、前記試験データ列を生成する
請求項1に記載の試験装置。 - 前記試験プログラム中において、2以上のパケットに対して共通する命令列またはデータ列が指定されている場合に、前記上位シーケンサは、当該2以上のパケットについて同一の命令列のアドレスまたは同一のデータ列のアドレスを指定する請求項4に記載の試験装置。
- 前記被試験デバイスに対する送信側の前記上位シーケンサ、前記パケットデータ列記憶部、および前記下位シーケンサと、
送信側の前記下位シーケンサが発生した前記試験データ列を、前記被試験デバイスに対して送信する送信部と、
前記被試験デバイスからの受信側の前記上位シーケンサ、前記パケットデータ列記憶部、および前記下位シーケンサと、
前記被試験デバイスからパケットのデータ列を受信する受信部と、
を備える請求項1に記載の試験装置。 - 前記受信側の下位シーケンサは、前記受信側の下位シーケンサが生成した試験データ列と一致するデータ列を受信したことを前記送信側の下位シーケンサに通知し、
前記送信側の下位シーケンサは、前記受信側の下位シーケンサからの通知を受けて、予め指定されたパケットの前記試験データ列を生成する
請求項6に記載の試験装置。 - 前記受信部が受信したデータ列を前記試験データ列と比較した結果に基づいて前記被試験デバイスとの間の通信の良否を判定する判定部を更に備え、
前記送信側の下位シーケンサは、予め指定されたパケットの前記試験データ列を前記被試験デバイスに送信したことを前記受信側の下位シーケンサに通知し、
前記受信側の下位シーケンサは、前記送信側の下位シーケンサからの通知を受けるまでの間、前記判定部による前記受信部が受信したデータ列の良否判定を禁止する
請求項6に記載の試験装置。 - 前記パケットデータ列記憶部は、
複数種類のパケットのそれぞれに含まれるデータ列中における、パケット毎に変更する個別データを記憶する個別データ記憶部と、
複数種類のパケットのそれぞれに含まれるデータ列中における、パケットの種類毎に共通の共通データを記憶する共通データ記憶部と、
を有し、
前記下位シーケンサは、前記上位シーケンサにより指定されたパケット中における、パケット毎に変更すべきデータ部分を前記個別データ記憶部から読み出した個別データから生成し、パケットの種類毎に共通するデータ部分を前記共通データ記憶部から読み出した共通データから生成する
請求項1に記載の試験装置。 - 前記個別データ記憶部および前記共通データ記憶部からのデータを入力して、入力したデータに対して前記下位シーケンサにより指定された処理をして前記試験データ列の各データとして出力するデータ処理部を更に備える請求項9に記載の試験装置。
- 前記データ処理部は、
前サイクルの演算処理結果を記憶するレジスタと、
前記個別データ記憶部からの個別データ、前記共通データ記憶部からの共通データ、および前記レジスタのデータから、指定されたデータを選択する前段選択部と、
選択されたデータに対して、前記下位シーケンサにより指定された演算をして前記レジスタに格納する演算器と、
前記前段選択部が選択したデータおよび前記レジスタ内のデータから、前記下位シーケンサにより指定されたデータを選択して前記試験データ列のデータとして出力する後段選択部と、
を有する請求項10に記載の試験装置。 - 前記データ処理部は、前記前段選択部が選択したデータを予め設定されたテーブルにより変換する変換部を更に有し、
前記後段選択部は、前記前段選択部が選択したデータ、前記レジスタ内のデータ、および前記変換部が出力するデータから、指定されたパケットに応じたデータを選択して前記試験データ列の各データとして出力する
請求項11に記載の試験装置。 - 試験装置により被試験デバイスを試験する試験方法であって、
前記試験装置は、上位シーケンサと、下位シーケンサとを備え、
前記上位シーケンサにより、前記被試験デバイスを試験するための試験プログラムを実行して、前記被試験デバイスとの間で通信する各パケットを順次指定し、
前記下位シーケンサにより、複数種類のパケットのそれぞれに含まれるデータ列を記憶するパケットデータ列記憶部から、前記上位シーケンサにより指定されたパケットのデータ列を読み出して、前記被試験デバイスとの間の試験に用いる試験データ列を生成する
試験方法。
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