JP2000040391A

JP2000040391A - メモリデバイス試験装置およびデ―タ選択回路

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Publication number: JP2000040391A
Application number: JP11130390A
Authority: JP
Inventors: Hiromi Oshima; 広美大島; Koichi Adachi; 耕一足立
Original assignee: Advantest Corp
Current assignee: Advantest Corp
Priority date: 1998-05-13
Filing date: 1999-05-11
Publication date: 2000-02-08

Abstract

(57)【要約】【課題】パケット方式のメモリデバイスを試験するメ
モリデバイス試験装置を提供する。【解決手段】本発明によるメモリデバイス装置は、パ
ターン発生器６０、ピンデータセレクタ７０、波形整形
器３０、メモリデバイス差込部４０および比較器５０を
有する。ピンデータセレクタ７０及び７１は、複数の信
号から１つの信号を選択して複数回に分けて出力するサ
ブ・ピンデータセレクタ７０ａ及び７１ａを備える。サ
ブ・ピンデータセレクタ７０ａ及び７１ａは、パターン
発生器６０が生成した信号から１つの信号を選択し、選
択した信号を波形整形器３０に送る。書込み要求コマン
ド信号がパケット方式のメモリデバイス４６に入力され
た後、テストデータ信号がメモリデバイス４６に書き込
まれる。メモリデバイス４６から読み出されるテストデ
ータが、期待値データと比較器５０で比較され、メモリ
デバイス４６の良否を判定する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、メモリデバイス試
験装置に関し、特に、パケット方式メモリデバイスを試
験するメモリデバイス試験装置に関する。

【０００２】

【従来の技術】図１は、メモリデバイスを試験する従来
のメモリデバイス試験装置の構成を示す。このメモリデ
バイス試験装置は、パターン発生器１０、ピンデータセ
レクタ２０、波形整形器３０、メモリデバイス差込部４
０および比較器５０を有する。測定対象となるメモリデ
バイス４５は、試験中、メモリデバイス差込部４０に設
けられた差込口４２に差込まれる。パターン発生器１０
は、メモリデバイス４５に供給するアドレス、制御信
号、及びデータ（パターン信号と総称する）を生成す
る。データは、比較器５０で、メモリデバイス４５から
出力される出力データと比較する期待値テストデータを
含む。パターン発生器１０で生成されたパターン信号１
２は、ピンデータセレクタ２０に送られる。

【０００３】本明細書では、メモリデバイス４５に供給
されるアドレス及び制御信号２５に基づいて、メモリデ
バイス４５に書き込まれる信号のことをテストデータ信
号２６という。比較器５０で、メモリデバイス差込部か
ら読み出した出力信号４４と比較するための正しいデー
タ信号を期待値データ信号２７という。

【０００４】ピンデータセレクタ２０は、パターン信号
１２の一部であるアドレス及び制御信号２５を、メモリ
デバイス差込部４０に存在する対応するピンに割り当て
るように選択する。また、ピンデータセレクタ２０は、
メモリデバイス４５に書き込むためのテストデータ信号
２６と、後に比較器５０がメモリデバイス４５から出力
される出力信号４４と比較するための期待値データ信号
２７を出力する。テストデータ信号２６と期待値データ
信号２７は、同一の信号パターンを有する。

【０００５】ピンデータセレクタ２０によって生成され
たアドレス及び制御信号２５は、波形整形器３０に送ら
れる。波形整形器３０は、メモリデバイス４５の特性に
あわせて、アドレス及び制御信号２５の波形を整形し、
波形整形アドレス及び制御信号３２を出力する。波形整
形器３０は、信号がメモリデバイス４５に供給されるタ
イミングを調整する。波形整形器３０で整形された波形
整形アドレス及び制御信号３２は、メモリデバイス差込
部４０に供給される。アドレス及び制御信号２５が、デ
ータ書込みを要求するライトリクエスト信号であるとき
には、テストデータ信号２６が波形整形器３０で波形を
整形されて、波形を整形された波形整形テストデータ信
号３３が、差込口４２に差込まれたメモリデバイス４５
の所定の位置に書き込まれる。それから、メモリデバイ
ス４５に書き込まれたテストデータは、パターン発生器
１０で生成されるリードリクエスト信号に応答して、メ
モリデバイス差込部４０から出力される。この出力信号
４４は、比較器５０に入力され、ピンデータセレクタ２
０から送られる期待値データ信号２７と比較される。

【０００６】図２は、ピンデータセレクタ２０が有する
サブ・ピンデータセレクタ２０ａの回路構成を簡単に示
す。ピンデータセレクタ２０は、このサブ・ピンデータ
セレクタ２０ａをメモリデバイス４５の信号入力ピンの
数だけ有する。サブ・ピンデータセレクタ２０ａは、マ
ルチプレクサ２１ａ、２３ａとレジスタ２２ａ、２４ａ
を有する。レジスタ２２ａ、２４ａは、マルチプレクサ
２１ａ、２３ａの制御入力にそれぞれ接続される。以下
に、アドレス及び制御信号２５ａを出力するサブ・ピン
データセレクタ２０ａの動作について説明する。

【０００７】パターン発生器１０で生成されたパターン
信号１２が、サブ・ピンデータセレクタ２０ａのマルチ
プレクサ２１ａに入力される。マルチプレクサ２１ａ
は、図示されるとおり、レジスタ２２ａによって制御さ
れる。レジスタ２２ａは、マルチプレクサ２１ａが、パ
ターン信号１２のいずれの信号を選択するべきかを指定
する。このようにして、マルチプレクサ２１ａは、メモ
リデバイス４５の特定のピンに与えるべき一つのアドレ
ス及び制御信号２５ａを選択することができる。

【０００８】この場合、マルチプレクサ２３ａ及びレジ
スタ２４ａは使用されない。それぞれのサブ・ピンデー
タセレクタ２０ａで選択されたアドレス及び制御信号２
５ａは、波形整形器３０に送られる。これらのアドレス
及び制御信号２５ａは、全体として一つのアドレス及び
制御信号２５を生成する。このようにして、アドレス及
び制御信号２５が、波形整形器３０及びメモリデバイス
差込部４０を介して、メモリデバイス４５に送られる。

【０００９】テストデータ信号２６及び期待値データ信
号２７も、図示していないが、図２に示されるサブ・ピ
ンデータセレクタ２０ａと同一の構成を有するサブ・ピ
ンデータセレクタにより出力される。したがって、テス
トデータ信号２６及び期待値データ信号２７を選択する
サブ・ピンデータセレクタの動作を、図２を参照して説
明する。

【００１０】パターン発生器１０で生成されたパターン
信号１２が、サブ・ピンデータセレクタ２０ａのマルチ
プレクサ２１ａに入力される。マルチプレクサ２１ａ
は、レジスタ２２ａによってそれぞれ制御される。レジ
スタ２２ａは、マルチプレクサ２１ａが、パターン信号
１２のいずれのテストデータ信号を選択するべきかをそ
れぞれ指定する。マルチプレクサ２１ａは、パターン信
号から１つのテストデータ信号２６ａを選択する。選択
されたテストデータ信号２６ａは、波形整形器３０で波
形を整形される。波形を整形された波形整形テストデー
タ信号３３ａが、メモリデバイス４５に書き込まれる。

【００１１】パターン発生器１０が、メモリデバイス４
５に対して読み出し信号を生成し、メモリデバイス４５
が、書込まれたテストデータを、出力信号４４として比
較器５０に出力する。そのとき、ピンデータセレクタ２
０は、期待値データ信号２７を比較器５０に出力する。
サブ・ピンデータセレクタ２０ａは、マルチプレクサ２
３ａとレジスタ２４ａを用いて、テストデータ信号２６
ａを選択した方法と同じ方法で、期待値データ信号２７
ａを選択する。比較器５０で、出力信号４４と期待値デ
ータ信号２７とが比較される。

【００１２】

【発明が解決しようとする課題】しかし、メモリデバイ
スの技術が発展し、パケット方式のメモリデバイスが登
場すると、従来のメモリ試験装置を用いてこの新しいパ
ケット方式メモリデバイスを試験することが困難となっ
てきた。パケット方式のメモリデバイスは、コマンド信
号をパケット方式で入力して、連続したアドレスにデー
タを連続して高速に書き込むために開発されたメモリデ
バイスである。このメモリデバイスの試験においては、
試験用のデータパターンをいかにして発生させるかが重
要である。

【００１３】図３は、パケット方式メモリデバイスのピ
ン構成を示す。このパケット方式メモリデバイスは、ア
ドレス信号及び制御信号を入力する１０本の入力ピンＣ
Ａ０〜ＣＡ９、クロック用ピンＣＬＫ、及び１８本のデ
ータ入出力ピンＤＱ０〜ＤＱ１７を有する。このデータ
入出力ピンは、ＤＱ０−８とＤＱ９−１７の２つに分け
られ、それぞれが、８ビットのデータと１ビットのパリ
ティビットの入出力を行う。

【００１４】図４は、パケット方式メモリデバイスに入
力されるコマンド信号であるリードライト・リクエスト
パケットの例を示す。この例においては、コマンドコー
ド(Cmd5-Cmd0)、バンクアドレス(BNK2-BNK0)、ローアド
レス(Row9-Row0)、及びカラムアドレス(Col6-Col0)が、
ＣＡ０〜ＣＡ９の１０本のピンから、４サイクルでメモ
リデバイスに入力される。

【００１５】図５は、図４に示されたリードライト・リ
クエストパケットに対するテスタリソースの割り付けを
示す。図５から分かるように、コマンド信号をパケット
方式メモリデバイスに入力するためには、複数の信号
が、１つのピンに対して割り当てられなければならな
い。この例においては、Ｃ５、Ｘ８、０、Ｙ０の４つの
信号が、ＣＡ０に対して割り当てられている。従来のメ
モリ試験装置におけるピンデータセレクタ２０は、１つ
のピンに対して１つの信号しか割り当てることができな
い。従って、従来のメモリ試験装置を用いてパケット方
式メモリデバイスを試験する為には、パケットの各サイ
クルにおける信号をパターン発生器１０で生成しなけれ
ばならない。

【００１６】しかし、アドレス信号や制御信号等の連続
した信号のかたまりである１つのパケットを１サイクル
ずつ分解して生成することは困難である。特に、試験す
るメモリデバイスの容量が大きければ大きいほど、デー
タパターンの生成が困難となる。この場合、データパタ
ーンの生成にかかるコストが高くなり、メモリデバイス
の試験コストをできるだけ廉価にしたいという市場要求
に沿わない。

【００１７】本発明は、上述の問題に着目して、パケッ
ト方式メモリデバイスの試験パターン発生を容易にした
メモリ試験装置を提供することを課題とする。

【００１８】また、本発明は、複数の信号から１つの出
力信号を容易に選択することができる回路を提供するこ
とを課題とする。

【００１９】

【課題を解決するための手段】そこで本発明は、上記課
題を解決することのできるメモリデバイス試験装置、及
びデータ選択回路を提供することを目的とする。この目
的は特許請求の範囲における独立項に記載の特徴の組み
合わせにより達成され、従属項は発明の更なる有利な具
体例を規定する。

【００２０】すなわち本発明は、アドレス信号及び制御
信号の少なくとも一部を含む、複数サイクルのパケット
信号によりデータの入出力が制御されるパケット方式の
メモリデバイスを試験するメモリデバイス試験装置を提
供する。そのための構成として、本発明の一つの態様に
よるメモリデバイス試験装置は、前記複数サイクルのパ
ケット信号に用いられている全ての信号を一つのサイク
ルで生成するパターン発生器と、前記パターン発生器が
生成した前記全ての信号から、一部づつを選択し複数回
に分けて出力することにより前記複数サイクルのパケッ
ト信号を生成するピンデータセレクタと、前記メモリデ
バイスを差込み、前記ピンデータセレクタが生成した前
記複数サイクルのパケット信号を与えることにより、前
記メモリデバイスにテストデータを書き込むこと及び前
記メモリデバイスから前記テストデータを読み出すこと
の可能なメモリデバイス差込み部と、前記メモリデバイ
スに書き込むべく前記メモリデバイスに与えた前記テス
トデータと同一の期待値データと、前記メモリデバイス
に一旦書き込んだ後に読み出した前記テストデータとを
比較する比較器と、を備える。この構成によれば、従来
は困難であったパケット方式のメモリデバイスに供給す
るパターン信号の生成が、非常に簡単になる。

【００２１】また、本発明は、前記メモリデバイスに与
えるべきデータ信号を生成するパターン発生器と、前記
パターン発生器が生成した前記全てのデータ信号から、
一部づつを選択し複数回に分けて出力することにより、
マルチプレクスされたテストデータを生成するピンデー
タセレクタと、前記メモリデバイスを差込み、前記メモ
リデバイスに前記テストデータを書き込むこと及び前記
メモリデバイスから前記テストデータを読み出すことの
可能なメモリデバイス差込み部と、前記メモリデバイス
に書き込むべく前記メモリデバイスに与えた前記テスト
データと同一の期待値データと、前記メモリデバイスに
一旦書き込んだ後に読み出した前記テストデータとを比
較する比較器とを備えた、メモリデバイスを試験するメ
モリデバイス試験装置を提供する。この構成によれば、
メモリデバイスに与えるデータ信号を簡単にマルチプレ
クスすることができる。

【００２２】さらに、本発明は、前記複数の信号が入力
される第１のマルチプレクサと、前記複数の信号のいず
れを選択するかを指定する選択データをそれぞれ格納す
る、複数のレジスタと、前記複数のレジスタの１つを選
択する第２のマルチプレクサとを備えたデータ選択回路
を提供する。前記第１のマルチプレクサが、前記第２の
マルチプレクサの出力に基づいて前記１つの出力信号を
出力することによって、複数の信号から１つの出力信号
を容易に選択して出力することが可能となる。

【００２３】また、本発明の他の態様においては、上記
データ選択回路において、複数の信号の一部を入力し、
入力された一部の信号における、いずれの信号を選択す
るかを指定するデータ選択信号に基づいて、一つの出力
信号を選択する論理回路と、データ選択信号を生成する
データ選択信号発生器とを有してもよい。また、論理回
路がプログラム可能なプログラマブルロジック回路であ
り、論理回路の内容およびデータ選択信号がプログラム
可能であり、論理回路が入力された一部の信号をデータ
選択信号に基づいて順次出力することが好ましい。

【００２４】なお上記の発明の概要は、本発明の必要な
特徴の全てを列挙したものではなく、これらの特徴群の
サブコンビネーションも又発明となりうる。

【００２５】

【発明の実施の形態】以下、発明の実施の形態を通じて
本発明を説明するが、以下の実施例はクレームにかかる
発明を限定するものではなく、又実施例の中で説明され
ている特徴の組み合わせの全てが発明の解決手段に必須
であるとは限らない。

【００２６】図６は、本発明の実施例であるメモリデバ
イス試験装置の構成を示す。図６において、図１と同一
の符号で示された構成は、図１と同様の構成を有するた
め説明を省略する。本実施例によるメモリデバイス試験
装置は、パターン発生器６０、ピンデータセレクタ７
０、波形整形器３０、メモリデバイス差込部４０および
比較器５０を有する。測定対象となるメモリデバイス４
６は、パケット方式のメモリデバイスである。このメモ
リデバイス４６は、図３に示したピン構成を有する。メ
モリデバイス４６は、メモリデバイス差込部４０に設け
られた差込口４２に差込まれて、良否を測定される。

【００２７】パターン発生器６０は、アドレス信号、コ
ントロール信号、データ信号等を生成する。パケット方
式メモリデバイス４６には、例えば図４に示されるよう
なコマンドコード信号、バンクアドレス信号、ローアド
レス信号、及びカラムアドレス信号を含む複数サイクル
のパケットコマンド信号が入力される。データは、パケ
ット方式メモリデバイスに書き込まれるテストデータを
含んでよい。パターン発生器６０は、従来技術として説
明したパターン発生器１０と異なり、あるデータの入力
又は出力の為にパケット方式メモリデバイス４６が必要
とする全ての信号を一つのサイクルで生成する。従来の
メモリデバイス試験装置に用いられるパターン発生器１
０は、複数サイクルの信号を全体として生成することが
できなかったために、サイクルごとに分けた状態でパケ
ット信号を生成していた。パターン発生器６０で生成さ
れたパターン信号６２は、ピンデータセレクタ７０に送
られる。

【００２８】またパターン発生器６０は、ピンデータセ
レクタ７０に対してレジスタ選択信号６４を供給するレ
ジスタ選択信号発生器１０４を有する。レジスタ選択信
号発生器１０４は、パターン発生器６０の内部に設けら
れる必要はなく、独立して設けられてもよい。レジスタ
選択信号６４とピンデータセレクタ７０の関係について
は、後に図７に関連して詳述する。

【００２９】ピンデータセレクタ７０は、パターン発生
器６０で生成されたパターン信号６２を、メモリデバイ
ス差込部４０の対応するピンに割り当てるように選択す
る。パターン発生器６０が、パケット方式メモリデバイ
ス４６が必要とする全ての信号を一つのサイクルで生成
するので、ピンデータセレクタ７０は、パターン信号６
２の中のコマンド信号を、パケット信号として、複数サ
イクルに分けて出力する。また、ピンデータセレクタ７
０は、パケット方式メモリデバイス４６に書き込むため
のテストデータ信号１０１、及び比較器５０に送出する
期待値データ信号１０２も出力する。

【００３０】ピンデータセレクタ７０によって選択され
たコマンド信号１００は、波形整形器３０に送られる。
波形整形器３０は、パケット方式メモリデバイス４６の
特性にあわせて、信号の波形を整形する。波形整形器３
０は、コマンド信号１００をパケット方式メモリデバイ
ス４６に供給するタイミングを調整する。波形整形器３
０で波形を整形された波形整形コマンド信号３２は、パ
ケット信号として、複数のサイクルでメモリデバイス差
込部４０に供給される。コマンド信号１００に含まれる
アドレス信号及び制御信号の要求に応じて、テストデー
タ信号１０１で与えられるテストデータが、パケット方
式メモリデバイス４６に書き込まれる。書き込まれたテ
ストデータは、パケット方式メモリデバイス４６に後に
入力されてデータ読出しを要求するコマンド信号１００
に応答して、パケット方式メモリデバイス４６から読み
出される。読み出された出力信号４４は、比較器５０に
送られる。ピンデータセレクタ７０は、テストデータ信
号１０１の他に、テストデータ信号１０１と同一である
期待値データ信号１０２を生成し、この期待値データ信
号１０２は、比較器５０に送られ、出力信号４４と比較
される。

【００３１】図７は、本実施例のサブ・ピンデータセレ
クタ７０ａの回路構成を示す。ピンデータセレクタ７０
は、このサブ・ピンデータセレクタ７０ａを、少なくと
もパケット方式メモリデバイス４６の信号入力ピンの数
だけ有する。具体的には、サブ・ピンデータセレクタ７
０ａは、パケット方式メモリデバイス４６の複数の信号
入力ピンの各々に対して１つづつ対応付けられる。サブ
・ピンデータセレクタ７０ａは、２つのデータ選択回路
７２ａ及び８６ａを有する。伝送する信号によっては、
データ選択回路７２ａ及び８６ａのうちのいずれか一方
だけが、用いられる。しかしながら、多くの種類のパケ
ット方式メモリデバイス４６に対応できるようにするた
めに、全てのサブ・ピンデータセレクタ７０ａに２つの
データ選択回路を設け、メモリデバイス試験装置のメモ
リデバイスに対する汎用性を高めている。

【００３２】データ選択回路７２ａは、２つのマルチプ
レクサ７４ａ、７６ａと、４つのレジスタ７８ａ、８０
ａ、８２ａ及び８４ａを有する。マルチプレクサ７４ａ
は、パターン発生器６０で生成されたパターン信号６２
を入力として受け取る。マルチプレクサ７６ａは、マル
チプレクサ７４ａの制御入力に接続され、マルチプレク
サ７４ａの出力を制御する。レジスタ７８ａ、８０ａ、
８２ａ及び８４ａは、マルチプレクサ７６ａの入力に接
続される。

【００３３】データ選択回路８６ａは、２つのマルチプ
レクサ８８ａ、９０ａと、４つのレジスタ９２ａ、９４
ａ、９６ａ及び９８ａを有する。マルチプレクサ８８ａ
は、パターン発生器６０で生成されたパターン信号６２
を入力として受け取る。マルチプレクサ９０ａは、マル
チプレクサ８８ａの制御入力に接続され、マルチプレク
サ８８ａの出力を制御する。レジスタ９２ａ、９４ａ、
９６ａ及び９８ａは、マルチプレクサ９０ａの入力に接
続される。図７に示された実施例においては、データ選
択回路７２ａとデータ選択回路８６ａは、同一の構成を
有する。

【００３４】次に、本発明の理解を一層容易にするため
に、パケット方式メモリデバイスの入力の特徴について
説明する。従来のメモリデバイスにおいては、データを
入力するために、ＲＡＳ、ＣＡＳ等の制御信号及びアド
レス信号を与えることにより、例えば１ビットのデータ
を入力していた。それに対して、パケット方式のメモリ
デバイスにおいては、データを書き込むために、まずア
ドレス信号及び制御信号を含んだコマンド信号が供給さ
れる。それから数クロック後に、例えば８ビットのデー
タ信号が、連続してメモリデバイスに書き込まれる。デ
ータ信号がメモリデバイスに入力されている間に、別の
アドレス信号及び制御信号が、メモリデバイスに伝送さ
れるので、データを常にメモリデバイスに入力すること
ができる。パケット方式メモリデバイスは、従来のメモ
リデバイスと比べて、大量のデータを短い時間で入力
し、又は出力することができる。

【００３５】以上のパケット方式メモリデバイスの特徴
をふまえて、以下にサブ・ピンデータセレクタ７０ａの
動作について説明する。データ選択回路７２ａと８６ａ
は同様の構成を有するので、以下の実施例においては、
主にデータ選択回路７２ａについて説明を行う。

【００３６】最初に、パターン信号６２からパケット信
号を構成するアドレス信号及び制御信号を含んだコマン
ド信号１００を選択するデータ選択回路７２ａの動作に
ついて説明する。

【００３７】マルチプレクサ７４ａが受け取るパターン
信号６２は、コマンド信号とデータ信号の全てを含む。
これらの信号は、パケット信号として複数サイクルに分
けられていない状態で、すなわち一つのサイクルで、サ
ブ・ピンデータセレクタ７４ａに送られる。例えば、図
５に示されるパケット信号を生成する場合において、パ
ケット方式メモリデバイス４６のＣＡ０に供給する信号
は、Ｃ５、Ｘ８、０、Ｙ０の４つの信号である。このと
き、例示されるレジスタ７８ａ、８０ａ、８２ａ及び８
４ａの数は、少なくとも４つあることが望ましい。すな
わちレジスタは、生成するパケット信号のサイクル数
分、少なくとも設けられるのが望ましい。パケット信号
のサイクル数は、パケット方式メモリデバイスの種類に
よって定められる。そのため、本発明によるメモリデバ
イス試験装置が様々なパケット方式メモリデバイスを試
験できるように、サブ・ピンデータセレクタ７０ａは、
なるべく多くのレジスタを有することが望ましい。

【００３８】本実施例においては、レジスタ７８ａが、
Ｃ５を選択する選択データを、レジスタ８０ａが、Ｘ８
を選択する選択データを、レジスタ８２ａが、０を選択
する選択データを、レジスタ８４ａが、Ｙ０を選択する
選択データを格納する。これらのレジスタ７８ａ、８０
ａ、８２ａ及び８４ａの出力は、マルチプレクサ７６ａ
の入力に接続される。レジスタ選択信号発生器１０４か
ら生成されるレジスタ選択信号６４は、レジスタ７８
ａ、８０ａ、８２ａ及び８４ａのいずれのレジスタを選
択するかを指定するために、マルチプレクサ７６ａの制
御入力に接続される。

【００３９】本実施例においては、レジスタ選択信号発
生器１０４が、０、１、２、３の４つのいずれかのレジ
スタ選択信号６４を生成する。レジスタ選択信号６４の
値は、各レジスタに関連して設定される。例えばレジス
タ選択信号６４の値が０のとき、マルチプレクサ７６ａ
がレジスタ７８ａを選択する。レジスタ７８ａには、Ｃ
５を選択する選択データが格納されている。この選択デ
ータが、マルチプレクサ７６ａから出力されて、マルチ
プレクサ７４ａの制御入力に入力される。マルチプレク
サ７４ａは、パターン信号６２の中からＣ５を選択し
て、波形整形器３０に供給する。レジスタ選択信号が１
のときは、マルチプレクサ７６ａがレジスタ８０ａを選
択する。レジスタ８０ａには、Ｘ８を選択する選択デー
タが格納されている。この選択データは、マルチプレク
サ７６ａから出力されて、マルチプレクサ７４ａの制御
入力に入力される。マルチプレクサ７４ａは、パターン
信号６２の中からＸ８を選択して波形整形器３０に供給
する。レジスタ選択信号が２のとき、マルチプレクサ７
６ａがレジスタ８２ａを選択する。レジスタ８２ａに
は、０を選択する選択データが格納されている。この選
択データは、マルチプレクサ７６ａから出力されてマル
チプレクサ７４ａの制御入力に入力される。マルチプレ
クサ７４ａは、パターン信号６２の中から０を選択して
波形整形器３０に供給する。レジスタ選択信号が３のと
きは、マルチプレクサ７６ａがレジスタ８４ａを選択す
る。レジスタ８４ａには、Ｙ０を選択する選択データが
格納されている。この選択データは、マルチプレクサ７
６ａから出力されてマルチプレクサ７４ａの制御入力に
入力される。マルチプレクサ７４ａは、パターン信号６
２の中からＹ０を選択して波形整形器３０に供給する。
このようにして、ＣＡ０に対応する波形整形器３０の一
つのピンには、Ｃ５、Ｘ８、０、Ｙ０の４サイクルの信
号が入力される。

【００４０】図３に示されるＣＡ０以外の残りのピンＣ
Ａ１〜ＣＡ９に関しても、対応するサブ・ピンデータセ
レクタ７０ａが、ピンＣＡ０に対応するサブ・ピンデー
タセレクタ７０ａと同様の動作を行う。各サブ・ピンデ
ータセレクタ７０ａが、それぞれ４つのコマンド信号１
００ａを選択する。これにより各サブ・ピンデータセレ
クタ７０ａの出力全体が、図４に示されるパケット信号
を構成する。

【００４１】次に、データ信号を選択するサブ・ピンデ
ータセレクタの動作について説明する。テストデータ信
号１０１及び期待値データ信号１０２も、図示していな
いが、図７に示されるサブ・ピンデータセレクタ７０ａ
と同一の構成を有するサブ・ピンデータセレクタにより
出力される。したがって、テストデータ信号１０１及び
期待値データ信号１０２を選択するサブ・ピンデータセ
レクタの動作について、図７を参照して説明する。

【００４２】データ信号をメモリデバイスに送る方法に
は、様々な方法がある。本実施例では、データ信号をマ
ルチプレクスしてメモリデバイス４６に送る。メモリデ
バイス試験装置は、メモリデバイス４６に一旦書き込ま
れ、読み出されるテストデータと、正しいデータとして
の期待値データの、２種類の信号を必要とする。サブ・
ピンデータセレクタ７０ａにおいて、データ選択回路７
２ａが、テストデータ信号１０１ａの生成に用いられ、
データ選択回路８６ａが、期待値データ信号１０２ａの
生成に用いられる。例えば、パターン発生器６０が、３
６ビットのデータ信号を出力し、ピンデータセレクタ７
０が、このデータ信号を１８ビット×２にマルチプレク
スする場合を仮定する。図３に関する説明に従って、こ
の３６ビットのデータ信号は、３２ビット（８ビット×
４）のテストデータ（期待値データ）信号と、４ビット
（１ビット×４）のパリティビットを含む。パターン発
生器６０で生成される３６ビットのデータＤ０〜Ｄ３５
が、図３に示す１８本のピンＤＱ０〜ＤＱ１７のいずれ
かに割り当てられる。データ選択回路７２ａと８６ａの
動作は同じであるため、主にデータ選択回路７２ａの動
作について説明する。

【００４３】テストデータ信号をマルチプレクスするた
めに、１８個のサブ・ピンデータセレクタ７０ａが必要
とされる。データ選択回路７２ａで、２つのレジスタ７
８ａ、８０ａが使用される。レジスタ８２ａ及び８４ａ
は使用されない。データ選択回路７２ａにおいて、デー
タ入出力ピンＤＱ０に入力したいデータ信号が、パター
ン発生器６０から出力されるデータ信号Ｄ０、Ｄ１であ
る場合に、レジスタ７８ａは、データＤ０を選択する選
択データを、レジスタ８０ａは、データＤ１を選択する
選択データを格納する。マルチプレクサ７４ａは、全て
のデータＤ０〜Ｄ３５を含んだパターン信号６２を入力
として受け取る。レジスタ選択信号発生器１０４が生成
するレジスタ選択信号６４が０のとき、マルチプレクサ
７６ａがレジスタ７８ａを選択し、レジスタ７８ａに格
納された選択データがマルチプレクサ７６ａから出力さ
れる。この選択データに基づき、マルチプレクサ７４ａ
がデータＤ０を選択して波形整形器３０に出力する。次
に、レジスタ選択信号６４が１のとき、レジスタ８０ａ
が選択される。レジスタ８０ａに格納された選択データ
に基づき、マルチプレクサ７４ａがデータＤ１を選択し
て波形整形器３０に出力する。この結果、データ入出力
ピンＤＱ０に割り当てられる２つのデータ信号１０１ａ
が出力される。残りの１７本のデータ入出力ピンＤＱ１
〜ＤＱ１７に対しても、同様にして、マルチプレクスさ
れた２つのデータ信号が割り当てられる。この結果、１
８個のマルチプレクスされたテストデータ信号１０１が
生成される。

【００４４】期待値データ信号１０２も同様にデータ選
択回路８６ａを用いて生成され、比較器５０に送られ
る。

【００４５】テストデータ信号１０１は、波形整形器３
０に供給され、波形を整形される。波形整形器３０は、
メモリデバイス４６が要求するセットアップタイム及び
ホールドタイムに基づいて、メモリデバイス４６に供給
する波形整形テストデータ信号３３の波形を整形する。
この波形整形テストデータ信号３３は、パケット方式メ
モリデバイス４６に書き込まれる。書き込まれたテスト
データは、パケット方式メモリデバイス４６から、出力
信号４４として比較器５０に読み出される。

【００４６】比較器５０では、パケット方式メモリデバ
イス４６から読み出される出力信号４４と、期待値デー
タ信号１０２とが比較される。比較の結果、出力信号４
４と期待値データ信号１０２とが同一であれば、このパ
ケット方式メモリデバイス４６は正常であることが分か
る。

【００４７】レジスタ７８ａ〜８４ａ及び９２ａ〜９８
ａの記憶内容、並びにレジスタ選択信号発生器１０４が
発生するレジスタ選択信号６４は、多くの種類のメモリ
デバイスを測定可能とするために、プログラム可能であ
ることが望ましい。

【００４８】図８は、コマンド信号１００がデータ書込
みを要求するライトリクエスト信号であるときの、本実
施例における信号のタイミングチャートを示す。このコ
マンド信号１００は、連続して８ワードのデータ書込み
を要求する。図８に示される信号は、パターン信号６
２、コマンド信号１００、テストデータ信号１０１であ
る。まず、パターン発生器６０が、パターン信号６２を
生成する。パターン信号６２の中のコマンド信号を構成
する各成分が、４サイクルでコマンド信号１００として
出力される。４サイクルのコマンド信号１００が入力さ
れてから数クロック経過した後に、パターン発生器６０
が、２サイクル毎に、２ワード幅分のテストデータを４
回生成する。ピンデータセレクタ７０は、各サイクル毎
に、２ワード幅分のテストデータから１ワードづつテス
トデータ信号１０１を選択して出力する。コマンド信号
１００は、レジスタ選択信号６４によって一定周期毎に
出力される。図８においては、テストデータを短時間で
メモリデバイス４６に書き込むために、連続する８ワー
ドのデータ間に空きが生じないように、コマンド信号が
出力されている。テストデータ信号１０１は、一連のコ
マンド信号１００に対して、連続して８ワードづつ出力
される。

【００４９】図９は、コマンド信号１００がデータ読出
しを要求するリードリクエスト信号であるときの、本実
施例における信号のタイミングチャートを示す。このコ
マンド信号は、連続して８ワードのデータ読出しを要求
する。図９に示される信号は、パターン信号６２中のコ
マンド信号の成分、コマンド信号１００、テストデータ
信号１０１、出力信号４４、及び期待値データ信号１０
２である。比較器５０で出力信号４４と期待値データ信
号１０２とを比較する際、テストデータ信号１０１は出
力されない。一方、出力信号４４と期待値データ信号１
０２は、同期して比較器５０に出力され、パケット方式
メモリデバイス４６の良否が測定される。

【００５０】図１０は、メモリデバイス試験装置の更に
他の実施形態を示す。図１０において、図６と同一の符
号で示された構成は、図６と同様の構成を有するため説
明を省略する。本実施例によるメモリデバイス試験装置
は、パターン発生器６０、ピンデータセレクタ７１、波
形整形器３０、メモリデバイス差込部４０および比較器
５０を有する。測定対象となるメモリデバイス４６は、
パケット方式のメモリデバイスである。メモリデバイス
４６は、メモリデバイス差込部４０に設けられた差込口
４２に差込まれて、良否を測定される。本実施形態のパ
ターン発生器６０は、図６のレジスタ選択信号発生器１
０４のかわりに、データ選択信号６６を出力するデータ
選択信号発生器１０６を有すること以外は図６のパター
ン発生器６０と同様の構成である。データ選択信号発生
器１０６は、パターン発生器６０の内部に設けられる必
要はなく、独立して設けられてもよい。

【００５１】ピンデータセレクタ７１は、パターン発生
器６０で生成されたパターン信号６２を、メモリデバイ
ス差込部４０の対応するピンに割り当てるように選択す
る。パターン発生器６０が、パケット方式メモリデバイ
ス４６が必要とする全ての信号を一つのサイクルで生成
するので、ピンデータセレクタ７１は、パターン信号６
２の中のコマンド信号を、パケット信号として、複数サ
イクルに分けて出力する。また、ピンデータセレクタ７
１は、パケット方式メモリデバイス４６に書き込むため
のテストデータ信号１０１、及び比較器５０に送出する
期待値データ信号１０２も出力する。波形整形器３０、
メモリデバイス差込部４０、差込口４２、及び比較器５
０の構成は図６と同様の構成を有するため説明を省略す
る。

【００５２】図１１は、本実施形態のピンデータセレク
タ７１の回路構成を示す。ピンデータセレクタ７１は、
サブ・ピンデータセレクタ７１ａを、少なくともパケッ
ト方式メモリデバイス４６の信号入力ピンの数だけ有す
る。ピンデータセレクタ７１は、複数のサブピンデータ
セレクタ７１ａの各々の出力を、メモリデバイス差込部
４０の対応するピンに割り当てるように選択するセレク
タ信号選択回路１１０を有する。サブ・ピンデータセレ
クタ７１ａは、２つのデータ選択回路７３ａ及び８７ａ
を有する。伝送する信号によっては、データ選択回路７
３ａ及び８７ａのうちのいずれか一方だけが用いられ
る。データ選択回路７３ａは、パターン信号６２のうち
４つの信号を入力してデータ選択信号６６に基づいて１
つの信号を選択することによりコマンド信号１００ａと
して出力する論理回路を有する。図１１において、デー
タ選択回路７３ａは、アンドゲートＡＮＤ１０、ＡＮＤ
１２、ＡＮＤ１４、ＡＮＤ１６、ＡＮＤ１８、及びＡＮ
Ｄ２０とオアゲートＯＲ１０、ＯＲ１２、及びＯＲ１４
とを有する。データ選択回路７３ａと８７ａは同様の構
成を有する。

【００５３】以下の実施形態においては、主にデータ選
択回路７３ａについて説明を行う。最初に、パターン信
号６２からコマンド信号１００ａを選択するデータ選択
回路７３ａの動作について説明する。サブ・ピンデータ
セレクタ７１ａが受け取るパターン信号６２は、コマン
ド信号とデータ信号の一部を含む。これらの信号は、一
つのサイクルで、サブ・ピンデータセレクタ７１ａに送
られる。例えば、図５に示されるパケット信号を生成す
る場合において、パケット方式メモリデバイス４６のＣ
Ａ０に供給する信号は、Ｃ５、Ｘ８、０、Ｙ０の４つの
信号である。

【００５４】本実施形態においては、アンドゲートＡＮ
Ｄ１０にＣ５の信号が、アンドゲートＡＮＤ１２にＸ８
の信号が、アンドゲートＡＮＤ１４に０の信号が、そし
てアンドゲートＡＮＤ１６にＹ０の信号が入力される。
アンドゲートＡＮＤ１０、ＡＮＤ１２、ＡＮＤ１４、及
びＡＮＤ１６に入力されるデータ選択信号６６は、Ｚ０
及びＺ１の信号の組合わせで表現される。データ選択信
号６６（Ｚ０，Ｚ１）は（０、０）、（１、０）、
（０，１）及び（１、１）の４つの組み合わせを有す
る。データ選択信号発生器１０６は、（０、０）、
（１、０）、（０，１）及び（１、１）のいずれかの選
択信号６６を生成する。

【００５５】例えばデータ選択信号６６（Ｚ０，Ｚ１）
が（０、０）のとき、Ｚ０＝０のデータ選択信号６６が
アンドゲートＡＮＤ１０、ＡＮＤ１２、ＡＮＤ１４、及
びＡＮＤ１６に入力される。アンドゲートＡＮＤ１０及
びＡＮＤ１４は、それぞれＣ５及び０の信号をオアゲー
トＯＲ１０及びＯＲ１２に与える。オアゲートＯＲ１０
はアンドゲートＡＮＤ１０から出力された信号Ｃ５をア
ンドゲートＡＮＤ１８に与える。オアゲートＯＲ１２は
アンドゲートＡＮＤ１４から出力された信号０をアンド
ゲートＡＮＤ２０に与える。アンドゲートＡＮＤ１８及
びＡＮＤ２０にＺ１＝０のデータ選択信号６６が入力さ
れると、アンドゲートＡＮＤ１８はＣ５の信号をオアゲ
ートＯＲ１４に与える。オアゲートＯＲ１４はアンドゲ
ートＡＮＤ１８から出力された信号Ｃ５をセレクタ信号
選択回路１１０に与える。

【００５６】以下同様にして、データ選択信号６６（Ｚ
０，Ｚ１）が（１、０）のときには、Ｘ８のパターン信
号６２がアンドゲートＡＮＤ１２、オアゲートＯＲ１
０、アンドゲートＡＮＤ１８、及びオアゲートＯＲ１４
を通過してセレクタ信号選択回路１１０に与えられる。
また、データ選択信号６６（Ｚ０，Ｚ１）が（０、１）
のときには、０のパターン信号６２がアンドゲートＡＮ
Ｄ１４、オアゲートＯＲ１２、アンドゲートＡＮＤ２
０、及びオアゲートＯＲ１４を通過してセレクタ信号選
択回路１１０に与えられる。また、データ選択信号６６
（Ｚ０，Ｚ１）が（１、１）のときには、Ｙ０のパター
ン信号６２がアンドゲートＡＮＤ１６、オアゲートＯＲ
１２、アンドゲートＡＮＤ２０、及びオアゲートＯＲ１
４を通過してセレクタ信号選択回路１１０に与えられ
る。セレクタ信号選択回路１１０は複数のサブ・ピンデ
ータセレクタ７１ａからの各々の出力をメモリデバイス
差込部４０の対応するピンに割り当てるように選択して
波形整形器３０に与える。このようにして、ピンデータ
セレクタ７１にデータ選択信号６６（Ｚ０，Ｚ１）が
（０，０）、（１，０）、（０，１）、（１、１）と順
次に入力されると、ピンデータセレクタ７１は、ＣＡ０
に対応する波形整形器３０の一つのピンに、Ｃ５、Ｘ
８、０、Ｙ０の４サイクルの信号を順次に与える。

【００５７】図３に示されるＣＡ０以外の残りのピンＣ
Ａ１〜ＣＡ９に関しても、対応するサブ・ピンデータセ
レクタ７１ａが、ピンＣＡ０に対応するサブ・ピンデー
タセレクタ７１ａと同様の動作を行う。セレクタ信号選
択回路１１０が複数のデータ選択回路７３ａからの各々
の出力をメモリデバイス差込部４０の対応するピンに割
り当てるように選択する。こうしてピンデータセレクタ
７１の出力が、図４に示されるパケット信号を構成す
る。また、データ信号を選択する場合には、以上に述べ
たのと同様の手順でピンデータセレクタ７１は、データ
選択回路７３ａでテストデータ信号１０１ａを選択し、
データ選択回路８７ａで期待値データ信号１０２ａを選
択する。更にセレクタ信号選択回路１１０はデータ選択
回路７３ａ及び８７ａからの各々の出力をメモリデバイ
ス差込部４０の対応するピンに割り当てるように選択し
てテストデータ信号１０１を波形整形器３０へ出力し、
期待値データ信号１０２を比較器５０に出力する。

【００５８】データ選択回路７３ａ及び８７ａは、プロ
グラム可能なプログラマブルロジック回路を用いて構成
されることが好ましい。例えば、データ選択回路７３ａ
にＣ５、Ｘ８、０、Ｙ０の４つのパターン信号６２を与
えた場合、データ選択回路７３ａの論理回路は以下のプ
ログラムで記述される。 ((((.NOT.Z0).AND.C5).OR.(Z0.AND.X8)).AND.(.NOT.Z
1)).OR. ((((.NOT.Z0).AND.0).OR.(Z0.AND.Y0)).AND.Z1) 上記のプログラムにおけるＮＯＴ．Ｚ０はＺ０の反転、
例えばＺ０＝１のときはＮＯＴ．Ｚ０＝０を表す。論理
演算は左端から順に論理演算され、括弧の部分は内側の
括弧から順に論理演算される。プログラムの第１行は、
データ選択回路７３ａのアンドゲートＡＮＤ１０，ＡＮ
Ｄ１２、オアゲートＯＲ１０、アンドゲートＡＮＤ１
８、及びオアゲートＯＲ１４による論理動作を示し、第
２行は、アンドゲートＡＮＤ１４，ＡＮＤ１６、オアゲ
ートＯＲ１２、アンドゲートＡＮＤ２０、及びオアゲー
トＯＲ１４による論理動作を示す。データ選択回路７３
ａ及び８７ａをプログラマブルロジック回路を用いて構
成すると、以上に説明したプログラムを書き換えること
によって多くの種類のメモリデバイスを測定することが
できる。

【００５９】

【発明の効果】本発明によれば、従来のメモリデバイス
試験装置では困難であったテストパターンの生成が、本
明細書で開示されたピンデータセレクタを利用すること
によって、簡単に行うことができる。また、本発明のピ
ンデータセレクタを利用することによって、データ信号
を簡単にマルチプレクスすることができる。また、本発
明のデータ選択回路によれば、入力される複数の信号の
選択を、容易に行うことができる。また、本実施例で示
したレジスタの内容、レジスタ選択信号、データ選択回
路の内容、及びデータ選択信号をプログラム可能とする
ことによって、本発明によるメモリデバイス試験装置
が、多くの種類のメモリデバイスを測定することができ
る。

【００６０】以上、本発明を実施の形態を用いて説明し
たが、本発明の技術的範囲は上記実施の形態に記載の範
囲には限定されない。上記実施形態に、多様な変更又は
改良を加えることができることが当業者に明らかであ
る。その様な変更又は改良を加えた形態も本発明の技術
的範囲に含まれることが、特許請求の範囲の記載から明
らかである。

【図面の簡単な説明】

【図１】従来のメモリデバイス試験装置の構成を示す。

【図２】図１に示されたピンデータセレクタ２０が有す
るサブ・ピンデータセレクタ２０ａの構成を示す。

【図３】パケット方式メモリデバイスのピン構成を例示
するものであって、本実施例において用いられるパケッ
ト方式メモリデバイスの一例を示す。

【図４】パケット方式メモリデバイスに入力されるコマ
ンド信号であるリードライト・リクエストパケット信号
の一例を示す。

【図５】図４で例示したリードライト・リクエストパケ
ット信号の、テスタリソースへの割り付け例を示す。

【図６】本実施例におけるメモリデバイス試験装置の構
成を示す。

【図７】図５に示されたピンデータセレクタ７０の構成
を示す。

【図８】コマンド信号１００が書込み要求であるときの
本実施例に対応するタイミングチャートを示す。

【図９】コマンド信号１００が読出し要求であるときの
本実施例に対応するタイミングチャートを示す。

【図１０】メモリデバイス試験装置の他の実施形態の構
成を示す。

【図１１】ピンデータセレクタ７１の構成を示す。

【符号の説明】

１０パターン発生器１２パターン信号２０ピンデータセレクタ２０ａサブ・ピンデータセレクタ２１ａ、２３ａマルチプレクサ２２ａ、２４ａレジスタ２５、２５ａアドレス及び制御信号２６、２６ａテストデータ信号２７、２７ａ期待値データ信号３０波形整形器３２波形整形コマンド信号３３、３３ａ波形整形テストデータ信号４０メモリデバイス差込部４２差込口４４出力信号４５メモリデバイス４６パケット方式メモリデバイス５０比較器６０パターン発生器６２パターン信号６４レジスタ選択信号６６データ選択信号７０、７１ピンデータセレクタ７０ａ、７１ａサブ・ピンデータセレクタ７２ａ、７３ａ、８６ａ、８７ａデータ選択回路７４ａ、７６ａ、８８ａ、９０ａマルチプレクサ７８ａ、８０ａ、８２ａ、８４ａ、９２ａ、９４ａ、９
６ａ、９８ａレジスタ１００、１００ａコマンド信号１０１、１０１ａテストデータ信号１０２、１０２ａ期待値データ信号１０４レジスタ選択信号発生器１０６データ選択信号発生器１１０セレクタ信号選択回路ＡＮＤ１０，ＡＮＤ１２、ＡＮＤ１４、ＡＮＤ１６、Ａ
ＮＤ１８、ＡＮＤ２０、ＡＮＤ３０、ＡＮＤ３２、ＡＮ
Ｄ３４、ＡＮＤ３６、ＡＮＤ３８、ＡＮＤ４０アンドゲ
ートＯＲ１０、ＯＲ１２，ＯＲ１４、ＯＲ２０、ＯＲ２２，
ＯＲ２４オアゲートＣＡ０〜ＣＡ９入力ピンＣＬＫクロック用ピンＤ０〜Ｄ３５データＤＱ０〜ＤＱ１７データ入出力ピン

Claims

【特許請求の範囲】

【請求項１】アドレス信号及び制御信号の少なくとも
一部を含む、複数サイクルのパケット信号によりデータ
の入出力が制御されるパケット方式のメモリデバイスを
試験するメモリデバイス試験装置であって、前記複数サイクルのパケット信号に用いられている全て
の信号を一つのサイクルで生成するパターン発生器と、前記パターン発生器が生成した前記全ての信号から、一
部づつを選択し複数回に分けて出力することにより前記
複数サイクルのパケット信号を生成するピンデータセレ
クタと、前記メモリデバイスを差込み、前記ピンデータセレクタ
が生成した前記複数サイクルのパケット信号を与えるこ
とにより、前記メモリデバイスにテストデータを書き込
むこと及び前記メモリデバイスから前記テストデータを
読み出すことの可能なメモリデバイス差込み部と、前記メモリデバイスに書き込むべく前記メモリデバイス
に与えた前記テストデータと同一の期待値データと、前
記メモリデバイスに一旦書き込んだ後に読み出した前記
テストデータとを比較する比較器とを備えたことを特徴
とするメモリデバイス試験装置。
【請求項２】前記ピンデータセレクタは、複数の信号
から１つの信号を選択して複数回に分けて出力するサブ
・ピンデータセレクタを、前記メモリデバイスの複数の
信号入力ピンの各々に対して１つづつ有することを特徴
とする請求項１に記載のメモリデバイス試験装置。
【請求項３】前記サブ・ピンデータセレクタは、前記
パターン発生器で生成された信号から一つの出力信号を
選択する第１のマルチプレクサを有することを特徴とす
る請求項２に記載のメモリデバイス試験装置。
【請求項４】前記サブ・ピンデータセレクタは、前記
パターン発生器で生成された信号からいずれの信号を選
択するかを指定する選択データを格納する複数のレジス
タを有し、前記サブ・ピンデータセレクタは前記レジスタに格納さ
れた前記選択データに基づいて信号を選択することを特
徴とする請求項２又は３に記載のメモリデバイス試験装
置。
【請求項５】前記サブ・ピンデータセレクタは、前記
複数のレジスタの出力から一つの出力信号を選択して出
力する第２のマルチプレクサを有し、前記第１のマルチプレクサは前記第２のマルチプレクサ
の出力に基づいて前記一つの出力信号を選択することを
特徴とする請求項４に記載のメモリデバイス試験装置。
【請求項６】前記複数のレジスタのいずれを選択する
かを指定するレジスタ選択信号を生成するレジスタ選択
信号発生器を更に備え、前記第２のマルチプレクサは、前記レジスタ選択信号発
生器の出力に基づいて前記複数のレジスタのいずれかを
選択することを特徴とする請求項５に記載のメモリデバ
イス試験装置。
【請求項７】前記パターン発生器が前記レジスタ選択
信号発生器を有することを特徴とする請求項６に記載の
メモリデバイス試験装置。
【請求項８】前記ピンデータセレクタの出力波形を、
前記メモリデバイスが必要とする信号の波形に整形する
波形整形器を更に備えたことを特徴とする請求項１から
７のいずれかに記載のメモリデバイス試験装置。
【請求項９】前記レジスタの内容および前記レジスタ
選択信号発生器が発生するレジスタの選択信号が、前記
メモリデバイスの種類に応じてプログラム可能であるこ
とを特徴とする請求項６又は７に記載のメモリデバイス
試験装置。
【請求項１０】前記サブ・ピンデータセレクタは、前
記パターン発生器が生成した信号の一部を入力し、入力
された前記一部の信号における、いずれの信号を選択す
るかを指定するデータ選択信号に基づいて、一つの出力
信号を選択して前記セレクタ信号選択回路に与える論理
回路と、前記データ選択信号を生成するデータ選択信号発生器と
を有することを特徴とする請求項２に記載のメモリデバ
イス試験装置。
【請求項１１】前記ピンデータセレクタは、複数の前
記サブ・ピンデータセレクタの各々の出力を、前記メモ
リデバイスの所望のピンに与えるセレクタ信号選択回路
を有することを特徴とする請求項１０に記載のメモリデ
バイス試験装置。
【請求項１２】前記論理回路がプログラム可能なプロ
グラマブルロジック回路であり、前記論理回路の内容お
よび前記データ選択信号が前記メモリデバイスの種類に
応じてプログラム可能であり、前記論理回路が入力された前記一部の信号を前記データ
選択信号に基づいて順次出力することを特徴とする請求
項１０に記載のメモリデバイス試験装置。
【請求項１３】メモリデバイスを試験するメモリデバ
イス試験装置であって、前記メモリデバイスに与えるべきデータ信号を生成する
パターン発生器と、前記パターン発生器が生成した前記全てのデータ信号か
ら、一部づつを選択し複数回に分けて出力することによ
り、マルチプレクスされたテストデータを生成するピン
データセレクタと、前記メモリデバイスを差込み、前記メモリデバイスに前
記テストデータを書き込むこと及び前記メモリデバイス
から前記テストデータを読み出すことの可能なメモリデ
バイス差込み部と、前記メモリデバイスに書き込むべく前記メモリデバイス
に与えた前記テストデータと同一の期待値データと、前
記メモリデバイスに一旦書き込んだ後に読み出した前記
テストデータとを比較する比較器とを備えたことを特徴
とするメモリデバイス試験装置。
【請求項１４】前記ピンデータセレクタは、信号を選
択して複数回に分けて出力するサブ・ピンデータセレク
タを、前記メモリデバイスの複数のデータ信号入力ピン
の各々に対して１つづつ有し、前記サブ・ピンデータセレクタが、前記メモリデバイス
に入力するデータ信号を選択するテストデータ選択回路
を有することを特徴とする請求項１３に記載のメモリデ
バイス試験装置。
【請求項１５】前記テストデータ選択回路は、前記パ
ターン発生器で生成された信号から一つの出力信号を選
択する第１のマルチプレクサを有することを特徴とする
請求項１４に記載のメモリデバイス試験装置。
【請求項１６】前記テストデータ選択回路は、前記パ
ターン発生器で生成されたデータ信号からいずれの信号
を選択するかを指定する選択データを格納する複数のレ
ジスタを有し、前記テストデータ選択回路は前記レジスタに格納された
前記選択データに基づいて信号を選択することを特徴と
する請求項１４又は１５に記載のメモリデバイス試験装
置。
【請求項１７】前記テストデータ選択回路は、前記複
数のレジスタの出力から一つの出力信号を選択して出力
する第２のマルチプレクサを有し、前記第１のマルチプレクサは前記第２のマルチプレクサ
の出力に基づいて前記一つの出力信号を選択することを
特徴とする請求項１６に記載のメモリデバイス試験装
置。
【請求項１８】前記複数のレジスタのいずれを選択す
るかを指定するレジスタ選択信号を生成するレジスタ選
択信号発生器を更に備え、前記第２のマルチプレクサは、前記レジスタ選択信号発
生器の出力に基づいて前記複数のレジスタのいずれかを
選択することを特徴とする請求項１７に記載のメモリデ
バイス試験装置。
【請求項１９】前記パターン発生器が前記レジスタ選
択信号発生器を有することを特徴とする請求項１８に記
載のメモリデバイス試験装置。
【請求項２０】前記ピンデータセレクタの出力波形
を、前記メモリデバイスが必要とする信号の波形に整形
する波形整形器を更に備えたことを特徴とする請求項１
３から１９のいずれかに記載のメモリデバイス試験装
置。
【請求項２１】前記レジスタの内容および前記レジス
タ選択信号発生器が発生するレジスタの選択信号が、前
記メモリデバイスの種類に応じてプログラム可能である
ことを特徴とする請求項１８又は１９に記載のメモリデ
バイス試験装置。
【請求項２２】前記テストデータ選択回路は、前記パ
ターン発生器が生成した信号の一部を入力し、入力され
た前記一部の信号における、いずれの信号を選択するか
を指定するデータ選択信号に基づいて、一つの出力信号
を選択する論理回路と、前記データ選択信号を生成するデータ選択信号発生器と
を有することを特徴とする請求項１４に記載のメモリデ
バイス試験装置。
【請求項２３】前記ピンデータセレクタは、複数の前
記テストデータ選択回路の各々の出力を、前記メモリデ
バイスの所望のピンに与えるセレクタ信号選択回路を有
することを特徴とする請求項２２に記載のメモリデバイ
ス試験装置。
【請求項２４】前記論理回路がプログラム可能なプロ
グラマブルロジック回路であり、前記論理回路の内容お
よび前記データ選択信号が前記メモリデバイスの種類に
応じてプログラム可能であり、前記論理回路が入力された前記一部の信号を前記データ
選択信号に基づいて順次出力することを特徴とする請求
項２２に記載のメモリデバイス試験装置。
【請求項２５】前記サブ・ピンデータセレクタは、前
記メモリデバイスの複数の信号出力ピンの各々に１つづ
つ対応して前記比較器へ前記期待値データを出力するた
めの期待値データ選択回路を更に有することを特徴とす
る請求項１４に記載のメモリデバイス試験装置。
【請求項２６】前記期待値データ選択回路は、前記パ
ターン発生器で生成された信号から一つの出力信号を選
択する第１のマルチプレクサを有することを特徴とする
請求項２５に記載のメモリデバイス試験装置。
【請求項２７】前記期待値データ選択回路は、前記パ
ターン発生器で生成されたデータ信号からいずれの信号
を選択するかを指定する選択データを格納する複数のレ
ジスタを有し、前記期待値データ選択回路は前記レジスタに格納された
前記選択データに基づいて信号を選択することを特徴と
する請求項２５又は２６に記載のメモリデバイス試験装
置。
【請求項２８】前記期待値データ選択回路は、前記複
数のレジスタの出力から一つの出力信号を選択して出力
する第２のマルチプレクサを有し、前記第１のマルチプレクサは前記第２のマルチプレクサ
の出力に基づいて前記一つの出力信号を選択することを
特徴とする請求項２７に記載のメモリデバイス試験装
置。
【請求項２９】前記複数のレジスタのいずれを選択す
るかを指定するレジスタ選択信号を生成するレジスタ選
択信号発生器を更に備え、前記第２のマルチプレクサは、前記レジスタ選択信号発
生器の出力に基づいて前記複数のレジスタのいずれかを
選択することを特徴とする請求項２８に記載のメモリデ
バイス試験装置。
【請求項３０】前記パターン発生器が前記レジスタ選
択信号発生器を有することを特徴とする請求項２９に記
載のメモリデバイス試験装置。
【請求項３１】前記レジスタの内容および前記レジス
タ選択信号発生器が発生するレジスタの選択信号が、前
記メモリデバイスの種類に応じてプログラム可能である
ことを特徴とする請求項２９又は３０に記載のメモリデ
バイス試験装置。
【請求項３２】前記期待値データ選択回路は、前記パ
ターン発生器が生成した信号の一部を入力し、入力され
た前記一部の信号における、いずれの信号を選択するか
を指定するデータ選択信号に基づいて、一つの出力信号
を選択して前記セレクタ信号選択回路に与える論理回路
と、前記データ選択信号を生成するデータ選択信号発生器と
を有することを特徴とする請求項２５に記載のメモリデ
バイス試験装置。
【請求項３３】前記ピンデータセレクタは、複数の前
記期待値データ選択回路の各々の出力を、前記メモリデ
バイスの所望のピンに与えるセレクタ信号選択回路を有
することを特徴とする請求項３２に記載のメモリデバイ
ス試験装置。
【請求項３４】前記論理回路がプログラム可能なプロ
グラマブルロジック回路であり、前記論理回路の内容お
よび前記データ選択信号が前記メモリデバイスの種類に
応じてプログラム可能であり、前記論理回路が入力された前記一部の信号を前記データ
選択信号に基づいて順次出力することを特徴とする請求
項３２に記載のメモリデバイス試験装置。