KR100357727B1 - 메모리 디바이스 시험 장치 및 데이터 선택 회로 - Google Patents

메모리 디바이스 시험 장치 및 데이터 선택 회로 Download PDF

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Abstract

패킷(packet) 방식의 메모리 디바이스를 시험하는 메모리 디바이스 시험 장치를 제공한다.
본 발명에 의한 메모리 디바이스 장치는 패턴 발생기(60), 핀 데이터 셀렉터(70), 파형(波形) 정형기(30), 메모리 디바이스 삽입부(40) 및 비교기(50)를 가진다. 핀 데이터 셀렉터(70 및 71)는 복수의 신호로부터 1개의 신호를 선택하여 복수회로 나누어 출력하는 서브·핀 데이터 셀렉터(70a 및 71a)를 구비한다. 서브·핀 데이터 셀렉터(70a 및 71a)는 패턴 발생기(60)가 생성한 신호로부터 1개의 신호를 선택하고, 선택한 신호를 파형 정형기(30)로 보낸다. 기입 요구 커맨드 신호가 패킷 방식의 메모리 디바이스(46)에 입력된 후, 테스트 데이터 신호가 메모리 디바이스(46)에 기입된다. 메모리 디바이스(46)로부터 판독되는 테스트 데이터가 기대치 데이터와 비교기(50)에서 비교되어, 메모리 디바이스(46)의 양부(良否)를 판정한다.

Description

메모리 디바이스 시험 장치 및 데이터 선택 회로{MEMORY DEVICE TESTING APPARATUS AND DATA SELECTION CIRCUIT}
본 발명은 메모리 디바이스 시험 장치에 관한 것이며, 특히 패킷(packet) 방식 메모리 디바이스를 시험하는 메모리 디바이스 시험 장치에 관한 것이다.
도 1은 메모리 디바이스를 시험하는 종래의 메모리 디바이스 시험 장치의 구성을 나타냈다. 이 메모리 디바이스 시험 장치는 패턴 발생기(10), 핀 데이터 셀렉터(20), 파형 정형기(30), 메모리 디바이스 삽입부(40) 및 비교기(50)를 가진다. 측정 대상이 되는 메모리 디바이스(45)는 시험 중, 메모리 디바이스 삽입부(40)에 형성된 삽입구(42)에 삽입된다. 패턴 발생기(10)는 메모리 디바이스(45)에 공급하는 어드레스, 제어 신호, 및 데이터(패턴 신호라고 총칭함)를 생성한다. 데이터는 비교기(50)에서 메모리 디바이스(45)로부터 출력되는 출력 데이터와 비교하는 기대치 테스트 데이터를 포함한다. 패턴 발생기(10)에서 생성된 패턴 신호(12)는 핀 데이터 셀렉터(20)로 보내진다.
본 명세서에서는 메모리 디바이스(45)에 공급되는 어드레스 및 제어 신호(25)에 따라, 메모리 디바이스(45)에 기입되는 신호의 것을 테스트 데이터 신호(26)라고 한다. 비교기(50)에서 메모리 디바이스 삽입부로부터 판독한 출력 신호(44)와 비교하기 위한 옳바른 데이터 신호를 기대치 데이터 신호(27)라고 한다.
핀 데이터 셀렉터(20)는 패턴 신호(12)의 일부인 어드레스 및 제어 신호(25)를 메모리 디바이스 삽입부(40)에 존재하는 대응하는 핀에 할당하도록 선택한다. 또, 핀 데이터 셀렉터(20)는 메모리 디바이스(45)에 기입하기 위한 테스트 데이터신호(26)와, 나중에 비교기(50)가 메모리 디바이스(45)로부터 출력되는 출력 신호(44)와 비교하기 위한 기대치 데이터 신호(27)를 출력한다. 테스트 데이터 신호(26)와 기대치 데이터 신호(27)는 동일한 신호 패턴을 가진다.
핀 데이터 셀렉터(20)에 의해 생성된 어드레스 및 제어 신호(25)는 파형(波形) 정형기(30)로 보내진다. 파형 정형기(30)는 메모리 디바이스(45)의 특성에 맞추어, 어드레스 및 제어 신호(25)의 파형을 정형하고, 파형 정형 어드레스 및 제어 신호(32)를 출력한다. 파형 정형기(30)는 신호가 메모리 디바이스(45)에 공급되는 타이밍을 조정한다. 파형 정형기(30)에서 정형된 파형 정형 어드레스 및 제어 신호(32)는 메모리 디바이스 삽입부(40)에 공급된다. 어드레스 및 제어 신호(25)가 데이터 기입을 요구하는 라이트 리퀘스트 신호인 때에는, 테스트 데이터 신호(26)가 파형 정형기(30)에서 파형을 정형하고, 파형이 정형된 파형 정형 테스트 데이터 신호(33)가 삽입구(42)에 삽입된 메모리 디바이스(45)의 소정 위치에 기입된다. 그 다음에, 메모리 디바이스(45)에 기입된 테스트 데이터는 패턴 발생기(10)에서 생성되는 리드 리퀘스트 신호에 응답하여, 메모리 디바이스 삽입부(40)로부터 출력된다. 이 출력 신호(44)는 비교기(50)에 입력되어, 핀 데이터 셀렉터(20)로부터 보내지는 기대치 데이터 신호(27)와 비교된다.
도 2는 핀 데이터 셀렉터(20)가 가지는 서브·핀 데이터 셀렉터(20a)의 회로 구성을 간단히 나타냈다. 핀 데이터 셀렉터(20)는 이 서브·핀 데이터 셀렉터(20a)를 메모리 디바이스(45)의 신호 입력 핀의 수만큼 가진다. 서브·핀 데이터 셀렉터(20a)는 멀티플렉서(multiplexer)(21a, 23a)와 레지스터(22a, 24a)를 가진다. 레지스터(22a, 24a)는 멀티플렉서(21a, 23a)의 제어 입력에 각각 접속된다. 다음에, 어드레스 및 제어 신호(25a)를 출력하는 서브·핀 데이터 셀렉터(20a)의 동작에 대하여 설명한다.
패턴 발생기(10)에서 생성된 패턴 신호(12)가 서브·핀 데이터 셀렉터(20a)의 멀티플렉서(21a)에 입력된다. 멀티플렉서(21a)는 도시된 바와 같이, 레지스터(22a)에 의해 제어된다. 레지스터(22a)는 멀티플렉서(21a)가 패턴 신호(12) 중 어느 신호를 선택해야 하는가를 지정한다. 이와 같이 하여, 멀티플렉서(21a)는 메모리 디바이스(45)의 특정 핀에 부여해야 할 1개의 어드레스 및 제어 신호(254a)를 선택할 수 있다.
이 경우, 멀티플렉서(23a) 및 레지스터(24a)는 사용되지 않는다. 각각의 서브·핀 데이터 셀렉터(20a)에서 선택된 어드레스 및 제어 신호(25a)는 파형 정형기(30)로 보내진다. 이들 어드레스 및 제어 신호(25a)는 전체로서 1개의 어드레스 및 제어 신호(25)를 생성한다. 이와 같이 하여, 어드레스 및 제어 신호(25)가 파형 정형기(30) 및 메모리 디바이스 삽입부(40)를 통해 메모리 디바이스(45)로 보내진다.
테스트 데이터 신호(26) 및 기대치 데이터 신호(27)도, 도시하고 있지 않지만, 도 2에 나타낸 서브·핀 데이터 셀렉터(20a)와 동일한 구성을 가지는 서브·핀 데이터 셀렉터에 의해 출력된다. 따라서, 테스트 데이터 신호(26) 및 기대치 데이터 신호(27)를 선택하는 서브·핀 데이터 셀렉터의 동작을, 도 2를 참조하여 설명한다.
패턴 발생기(10)에서 생성된 패턴 신호(12)가 서브·핀 데이터 셀렉터(20a)의 멀티플렉서(21a)에 입력된다. 멀티플렉서(21a)는 레지스터(22a)에 의해 각각 제어된다. 레지스터(22a)는 멀티플렉서(2a)가 패턴 신호(12) 중 어느 테스트 데이터 신호를 선택해야 하는가를 각각 지정한다. 멀티플렉서(21a)는 패턴 신호로부터 1개의 테스트 데이터 신호(26a)를 선택한다. 선택된 테스트 데이터 신호(26a)는 파형 정형기(30)에서 파형을 정형한다. 파형이 정형된 파형 정형 테스트 데이터 신호(33a)가 메모리 디바이스(45)에 기입된다.
패턴 발생기(10)가 메모리 디바이스(45)에 대하여 판독 신호를 생성하고, 메모리 디바이스(45)가 기입된 테스트 데이터를 출력 신호(44)로서 비교기(50)에 출력한다. 그 때, 핀 데이터 셀렉터(20)는 기대치 데이터 신호(27)를 비교기(50)로 출력한다. 서브·핀 데이터 셀렉터(20a)는 멀티플렉서(23a)와 레지스터(24a)를 사용하여, 테스트 데이터 신호(26a)를 선택한 방법과 동일 방법으로, 기대치 데이터 신호(27a)를 선택한다. 비교기(50)에서 출력 신호(44)와 기대치 데이터 신호(27)가 비교된다.
그러나, 메모리 디바이스의 기술이 발전하여, 패킷 방식의 메모리 디바이스가 등장하면, 종래의 메모리 시험 장치를 사용하여 이 새로운 패킷 방식 메모리 디바이스를 시험하는 것이 곤란하게 되었다. 패킷 방식의 메모리 디바이스는 커맨드 신호를 패킷 방식으로 입력하여, 연속된 어드레스에 데이터를 연속하여 고속으로 기입하기 위해 개발된 메모리 디바이스이다. 이 메모리 디바이스의 시험에서는, 시험용의 데이터 패턴을 어떻게 하여 발생시키는가가 중요하다.
도 3은 패킷 방식 메모리 디바이스의 핀 구성을 나타냈다. 이 패킷 방식 메모리 디바이스는 어드레스 신호 및 제어 신호를 입력하는 10개의 입력 핀 CA∼CA9, 클록용 핀 CLK, 및 18개의 데이터 입출력 핀 DQ0∼DQ17을 가진다. 이 데이터 입출력 핀은 DQ0∼8과 DQ9∼17의 2개로 나누어지고, 각각이 8비트의 데이터와 1비트의 패리티 비트의 입출력을 행한다.
도 4는 패킷 방식 메모리 디바이스에 입력되는 커맨드 신호인 리드 라이트·리퀘스트 패킷의 예를 나타냈다. 이 예에서는, 커맨드 코드(Cmd5-Cmd0), 뱅크 어드레스(BNK2-BNK0), 로 어드레스(Row9-Row0), 및 컬럼 어드레스(Col6-Col0)가 CA0∼CA9인 10개의 핀으로부터, 4사이클로 메모리 디바이스에 입력된다.
도 5는 도4에 나타낸 리드 라이트·리퀘스트 패킷에 대한 테스터 리소스의 할당을 나타냈다. 도 5에서 알 수 있는 바와 같이, 커맨드 신호를 패킷 방식 메모리 디바이스에 입력하기 위해서는, 복수의 신호가 1개의 핀에 대하여 할당되지 않으면 안된다. 이 예에서는, C5, X8, 0, Y0인 4개의 신호가 CA0에 대하여 할당되어 있다. 종래의 메모리 시험 장치에서의 핀 데이터 셀렉터(20)는 1개의 핀에 대하여 1개의 신호만 할당할 수 있다. 따라서, 종래의 메모리 시험 장치를 사용하여 패킷 방식 메모리 디바이스를 시험하기 위해서는, 패킷의 각 사이클에서의 신호를 패턴 발생기(10)에서 생성하지 않으면 안된다.
그러나, 어드레스 신호나 제어 신호 등의 연속된 신호 집단인 1개의 패킷을 1사이클씩 분해하여 생성하는 것은 곤란하다. 특히, 시험하는 메모리 디바이스의 용량이 크면 클 수록, 데이터 패턴의 생성이 곤란하게 된다. 이 경우, 데이터 패턴의 생성에 관한 코스트가 높아져, 메모리 디바이스의 시험 코스트를 될 수 있는 한 염가로 하고 싶다는 시장 요구에 따르지 못한다.
본 발명은 전술한 문제에 착안하여, 패킷 방식 메모리 디바이스의 시험 패턴 발생을 용이하게 한 메모리 시험 장치를 제공하는 것을 과제로 한다.
또, 본 발명은 복수의 신호로부터 1개의 출력 신호를 용이하게 선택할 수 있는 회로를 제공하는 것을 과제로 한다.
도 1은 종래의 메모리 디바이스 시험 장치의 구성을 나타냄.
도 2는 도 1에 나타낸 핀 데이터 셀렉터(20)가 가지는 서브·핀 데이터 셀렉터(20a)의 구성을 나타냄.
도 3은 패킷(packet) 방식 메모리 디바이스의 핀 구성을 예시하는 것으로서, 본 실시예에서 사용되는 패킷 방식 메모리 디바이스의 일예를 나타냄.
도 4는 패킷 방식 메모리 디바이스에 입력되는 커맨드 신호인 리드 라이트·리퀘스트 패킷 신호의 일예를 나타냄.
도 5는 도 4에서 예시한 리드 라이트·리퀘스트 패킷 신호의 테스터 리소스에의 할당예를 나타냄.
도 6은 본 실시예에 있어서의 메모리 디바이스 시험 장치의 구성을 나타냄.
도 7은 도 5에 나타낸 핀 데이터 셀렉터(70)의 구성을 나타냄.
도 8은 커맨드 신호(100)가 기입 요구일 때의 본 실시예에 대응하는 타이밍 차트를 나타냄.
도 9는 커맨드 신호(100)가 판독 요구일 때의 본 실시예에 대응하는 타이밍 차트를 나타냄.
도 10은 메모리 디바이스 시험 장치의 다른 실시 형태의 구성을 나타냄.
도 11은 핀 데이터 셀렉터(71)의 구성을 나타냄.
<도면의 주요 부분에 대한 부호의 설명>
10: 패턴 발생기, 12: 패턴 신호, 20: 핀 데이터 셀렉터, 20a: 서브·핀 데이터 셀렉터, 21a, 23a: 멀티플렉서(multiplexer), 22a, 24a: 레지스터, 25, 25a: 어드레스 및 제어 신호, 26, 26a: 테스트 데이터 신호, 27, 27a: 기대치 데이터 신호, 30: 파형 정형기, 32: 파형 정형 커맨드 신호, 33, 33a: 파형 정형 테스트 데이터 신호, 40: 메모리 디바이스 삽입부, 42: 삽입구, 44: 출력 신호, 45: 메모리 디바이스, 46: 패킷 방식 메모리 디바이스, 50: 비교기, 60: 패턴 발생기, 62: 패턴 신호, 64: 레지스터 선택 신호, 66: 데이터 선택 신호, 70, 71: 핀 데이터 셀렉터, 70a, 71a: 서브·핀 데이터 셀렉터, 72a, 73a, 86a, 87a: 데이터 선택 회로, 74a, 76a, 88a, 90a: 멀티플렉서, 78a, 80a, 82a, 84a, 92a, 94a, 96a, 98a: 레지스터, 100, 100a: 커맨드 신호, 101, 101a: 테스트 데이터 신호, 102, 102a: 기대치 데이터 신호, 104: 레지스터 선택 신호 발생기, 106: 데이터 선택 신호 발생기, 110: 셀렉터 신호 선택 회로, AND 10, AND 12, AND 14 AND 16, AND 18, AND 20, AND 30, AND 32, AND 34, AND 36, AND 38, AND 40: 앤드 게이트, OR 10, OR 12, OR 14, OR 20, OR 22, OR 24: 오어 게이트, CA 0∼CA 9: 입력 핀, CLK: 클록용 핀, D 0∼D 35: 데이터, DQ 0∼DQ 17: 데이터 입출력 핀.
그래서, 본 발명은 상기 과제를 해결할 수 있는 메모리 디바이스 시험 장치, 및 데이터 선택 회로를 제공하는 것을 목적으로 한다. 이 목적은 특허 청구의 범위에서의 독립항에 기재된 특징의 조합에 의해 달성되며, 종속항은 발명의 한층 유리한 구체예를 규정한다.
즉, 본 발명은 패킷 방식의 메모리 디바이스를 시험하는 메모리 디바이스 시험 장치를 제공한다. 이를 위한 구성으로서, 본 발명의 한 실시예에 의한 메모리 디바이스 시험 장치는, 선택 신호와 복수의 신호 성분을 갖는 패턴 신호를 생성하는 패턴 발생기, 상기 패턴 신호의 상기 신호 성분에 대응하는 복수의 선택 소자를 가지며, 각 선택 소자는 상기 신호 성분 중 하나에 대응하고, 상기 선택 신호에 따라 선택되는 기대치 데이터와 상기 신호 성분을 출력하는 핀 데이터 셀렉터, 상기 메모리 디바이스를 삽입하여, 상기 핀 데이터 셀렉터로부터 출력되는 상기 신호 성분에 따라 상기 메모리 디바이스에 테스트 데이터를 기입하는 것 및 상기 메모리 디바이스로부터 상기 테스트 데이터를 판독하는 것이 가능한 메모리 디바이스 삽입부, 그리고 상기 핀 데이터 셀렉터에서 출력된 기대치 데이터를, 상기 메모리 디바이스에 일단 기입한 후에 판독한 상기 테스트 데이터와 비교하는 비교기를 구비한다. 이 구성에 의하면, 종래에는 곤란했던 패킷 방식의 메모리 디바이스에 공급하는 패턴 신호의 생성이 매우 간단해 진다.
또, 본 발명에서 상기 핀 데이터 셀렉터가 패킷 신호에 대응한 상기 신호 성분을 출력한다. 또한 본 발명에서 상기 핀 데이터 셀렉터가 데이터 신호에 대응한 상기 신호 성분을 출력한다.
또한, 본 발명은 상기 복수의 신호가 입력되는 제1 멀티플렉서와, 상기 복수의 신호 중 어느 하나를 선택하는지를 지정하는 선택 데이터를 각각 격납하는 복수의 레지스터와, 상기 복수의 레지스터 중 1개를 선택하는 제2 멀티플렉서를 구비한 데이터 선택 회로를 제공한다. 상기 제1 멀티플렉서가 상기 제2 멀티플렉서의 출력에 따라 상기 1개의 출력 신호를 출력함으로써, 복수의 신호로부터 1개의 신호를 용이하게 선택하여 출력하는 것이 가능하게 된다.
또, 본 발명의 다른 실시예에 있어서는, 상기 데이터 선택 회로에서, 복수 신호의 일부를 입력하고, 입력된 일부 신호 중 어느 신호를 선택하는가를 지정하는 데이터 선택 신호에 따라, 1개의 출력 신호를 선택하는 논리 회로와, 데이터 선택 신호를 생성하여 상기 논리회로로 공급하는 데이터 선택 신호 발생기를 가져도 된다. 또, 논리 회로가 프로그램 가능한 프로그래머블 로직 회로이어서, 논리 회로의 내용 및 데이터 선택 신호가 프로그램 가능해, 논리 회로가 입력된 일부 신호를 데이터 선택 신호에 따라 차례로 출력하는 것이 바람직하다.
그리고, 상기 발명의 개요는, 본 발명의 필요한 특징 전부를 열거한 것이 아니어서, 이들 특징군의 서브콤비네이션도 또한 발명이 될 수 있다.
다음에, 발명의 실시 형태를 통해 본 발명을 설명하지만, 다음의 실시예는 클레임에 관한 발명을 한정하는 것이 아니고, 또 실시예 중에서 설명되고 있는 특징의 조합 전부가 발명의 해결 수단에 필수라고는 한정하지 않는다.
도 6은 본 발명의 실시예인 메모리 디바이스 시험 장치의 구성을 나타냈다. 도 6에서, 도 1과 동일 부호로 나타낸 구성은 도 1과 동일한 구성을 가지므로 설명을 생략한다. 본 실시예에 의한 메모리 디바이스 시험 장치는 패턴 발생기(60), 핀 데이터 셀렉터(70), 파형 정형기(30), 메모리 디바이스 삽입부(40) 및 비교기(50)를 가진다. 측정 대상이 되는 메모리 디바이스(46)는 패킷 방식의 메모리 디바이스이다. 이 메모리 디바이스(46)는 도 3에 나타낸 핀 구성을 가진다. 메모리 디바이스(46)는 메모리 디바이스 삽입부(40)에 형성된 삽입구(42)에 삽입되어 양부(良否)가 측정된다.
패턴 발생기(60)는 어드레스 신호, 제어 신호, 데이터 신호 등을 생성한다. 패킷 방식 메모리 어드레스(46)에는, 예를 들면 도 4에 나타낸 바와 같은 커맨드 코드 신호, 뱅크 어드레스 신호, 로 어드레스 신호, 및 컬럼 어드레스 신호를 포함하는 복수 사이클의 패킷 커맨드 신호가 입력된다. 데이터는 패킷 방식 메모리 디바이스에 기입되는 테스트 데이터를 포함해도 된다. 패턴 발생기(60)는 종래 기술로서 설명한 패턴 발생기(10)와 달리, 어느 데이터의 입력 또는 출력을 위해 패턴 방식 메모리 디바이스(46)가 필요로 하는 모든 신호를 1개의 사이클로 생성한다. 종래의 메모리 디바이스 시험 장치에 사용되는 패턴 발생기(10)는 복수 사이클의 신호를 전체로서 생성할 수 없었기 때문에, 사이클마다 나눈 상태로 패킷 신호를 생하고 있었다. 패턴 발생기(60)에서 생성된 패턴 신호(62)는 핀 데이터 셀렉터(70)로 보내진다.
또, 패턴 발생기(60)는 핀 데이터 셀렉터(70)에 대하여 선택 신호(64)를 공급하는 레지스터 선택 신호 발생기(104)를 가진다. 레지스터 선택 신호 발생기(104)는, 패턴 발생기(60)의 내부에 배설될 필요 없이, 독립하여 배설되어도 된다. 레지스터 선택 신호(64)와 핀 데이터 셀렉터(70)의 관계에 대하여는, 나중에 도 7에 관련해서 상술한다.
핀 데이터 셀렉터(70)는 패턴 발생기(60)에서 생성된 패턴 신호(62)를, 메모리 디바이스 삽입부(40)가 대응하는 핀에 할당하도록 선택한다. 패턴 발생기(60)가, 패킷 방식 메모리 디바이스(46)가 필요로 하는 모든 신호를 1개의 사이클로 생성하므로, 핀 데이터 셀렉터(70)는 패턴 신호(62) 중의 커맨드 신호를 패킷 신호로서 복수 사이클로 나누어 출력한다. 또, 핀 데이터 셀렉터는 패킷 방식 메모리 디바이스(46)에 기입하기 위한 테스트 데이터 신호(101), 및 비교기(50)에 송출하는 기대치 데이터 신호(102)도 출력한다.
핀 데이터 셀렉터(70)에 의해 선택된 커맨드 신호(100)는 파형 정형기(30)로 보내진다. 파형 정형기(30)는 패킷 방식 메모리 디바이스(46)의 특성에 맞추어, 신호의 파형을 정형한다. 파형 정형기(30)는 커맨드 신호(100)를 패킷 방식 메모리 디바이스(46)에 공급하는 타이밍을 조정한다. 파형 정형기(30)에서 파형이 정형된 파형 정형 커맨드 신호(32)는 패킷 신호로서 복수의 사이클로 메모리 디바이스 삽입부(40)에 공급된다. 커맨드 신호(100)에 포함되는 어드레스 신호 및 제어 신호의 요구에 따라, 테스트 데이터 신호(101)에서 부여되는 테스트 데이터가 패킷 방식 메모리 디바이스(46)에 기입된다. 기입된 테스트 데이터는 패킷 방식 메모리 디바이스(46)에 나중에 입력되어 데이터 판독을 요구하는 커맨드 신호(100)에 응답하여, 패킷 방식 메모리 디바이스(46)로부터 판독된다. 판독된 출력 신호(44)는, 비교기(50)로 보내진다. 핀 데이터 셀렉터(70)는 테스트 데이터 신호(101) 외에, 테스트 데이터 신호(101)와 동일한 기대치 데이터 신호(102)를 생성하고, 이 기대치 데이터 신호(102)는 비교기(50)로 보내져, 출력 신호(44)와 비교된다.
도 7은, 본 실시예의 서브·핀 데이터 셀렉터(70a)의 회로 구성을 나타낸다. 핀 데이터 셀렉터(70)는 이 서브·핀 데이터 셀렉터(70a)를 최소한 패킷 방식 메모리 디바이스(46)의 신호 입력핀의 수만큼 가진다. 구체적으로는, 서브·핀 데이터 셀렉터(70a)는 패킷 방식 메모리 디바이스(46)의 복수 신호 입력핀의 각각에 대하여 1개씩 대응하게 된다. 서브·핀 데이터 셀렉터(70a)는 2개의 데이터 선택 회로(72a 및 86a)를 가진다. 전송하는 신호에 따라서는, 데이터 선택 회로(72a 및 86a) 중 어느 한쪽만이 사용된다. 그러나, 많은 종류의 패킷 방식 메모리 디바이스(46)에 대응할 수 있도록 하기 위해, 모든 서브·핀 데이터 셀렉터(70a)에 2개의 데이터 선택 회로를 배설하여, 메모리 디바이스 시험 장치의 메모리 디바이스에 대한 범용성(汎用性)을 높이고 있다.
데이터 선택 회로(72a)는 2개의 멀티플렉서(74a, 76a)와, 4개의 레지스터(78a, 80a, 82a 및 84a)를 가진다. 멀티플렉서((74a)는 패턴 발생기(60)에서 생성된 패턴 신호(62)를 입력으로서 수취한다. 멀티플렉서(76a)는 멀티플렉서(74a)의 제어 입력에 접속되어, 멀티플렉서(74a)의 출력을 제어한다. 레지스터(78a, 80a, 82a 및 84a)는 멀티플렉서(76a)의 입력에 접속된다.
데이터 선택 회로(86a)는 2개의 멀티플렉서(88a, 90a)와, 4개의 레지스터(92a, 94a, 96a 및 98a)를 가진다. 멀티플렉서(88a)는 패턴 발생기(60)에서 생성된 패턴 신호(62)를 입력으로서 수취한다. 멀티플렉서(90a)는 멀티플렉서(88a)의 제어 입력에 접속되어, 멀티플렉서(88a)의 출력을 제어한다. 레지스터(92a, 94a, 96a 및 98a)는 멀티플렉서(90a)의 입력에 접속된다. 도 7에 나타낸 실시예에서는, 데이터 선택 회로(72a)와 데이터 선택 회로(86a)는 동일한 구성을 가진다.
다음에, 본 발명의 이해를 한층 용이하게 하기 위해, 패킷 방식 메모리 디바이스의 입력 특징에 대하여 설명한다. 종래의 메모리 디바이스에 있어서는, 데이터를 입력하기 위해 RAS, CAS 등의 제어 신호 및 어드레스 신호를 부여함으로써, 예를 들면 1비트의 데이터를 입력하고 있었다. 이에 대하여, 패킷 방식의 메모리 디바이스에 있어서는, 데이터를 기입하기 위해 먼저 어드레스 신호 및 제어 신호를 포함한 커맨드 신호가 공급된다. 그리고, 수 클록 후에, 예를 들면 8비트의 데이터 신호가 연속하여 메모리 디바이스에 기입된다. 데이터 신호가 메모리 디바이스에 입력되어 있는 동안에, 다른 어드레스 신호 및 제어 신호가 메모리 디바이스로 전송되므로, 데이터를 항상 메모리 디바이스에 입력할 수 있다. 패킷 방식 메모리 디바이스는 종래의 메모리 디바이스와 비교하여, 대량의 데이터를 짧은 시간에 입력하고, 또는 출력할 수 있다.
이상의 패킷 방식 메모리 디바이스의 특징에 입각하여, 다음에 서브·핀 데이터 셀렉터(70a)의 동작에 대하여 설명한다. 데이터 선택 회로(72a와 86a)는 동일한 구성을 가지므로, 다음의 실시예에서는 주로 데이터 선택 회로(72a)에 대하여 설명한다.
맨 처음, 패턴 신호(62)로부터 패킷 신호를 구성하는 어드레스 신호 및 제어 신호를 포함한 커맨드 신호(100)를 선택하는 데이터 선택 회로(72a)의 동작에 대하여 설명한다.
멀티플렉서(74a)가 수취하는 패턴 신호(62)는 커맨드 신호와 데이터 신호 모두를 포함한다. 이들 신호는 패킷 신호로서 복수 사이클로 나누어져 있지 않은 상태에서, 즉 1개의 사이클로 서브·핀 데이터 셀렉터(74a)로 보내진다. 예를 들면, 도 5에 나타낸 패킷 신호를 생성하는 경우에 있어서, 패킷 방식 메모리 디바이스(46)의 CA0에 공급하는 신호는 C5, X8, 0, Y0인 4개의 신호이다. 이 때, 예시되는 레지스터(78a, 80a, 82a 및 84a)의 수는, 최소한 4개 있는 것이 바람직하다. 즉, 레지스터는 생성할 패킷 신호의 사이클 수만큼, 최소한 배설되는 것이 바람직하다. 패킷 신호의 사이클 수는, 패킷 방식 메모리 디바이스의 종류에 의해 정해진다. 그러므로, 본 발명에 의한 메모리 디바이스 시험 장치가 여러 가지의 패킷 방식 메모리 디바이스를 시험할 수 있도록, 서브·핀 데이터 셀렉터(70a)는 될 수 있는대로 많은 레지스터를 가지는 것이 바람직하다.
본 실시예에서는, 레지스터(78a)가 C5를 선택하는 선택 데이터를, 레지스터((80a)가 X8을 선택하는 선택 데이터를, 레지스터(82a)가 0을 선택하는 선택 데이터를, 레지스터(84a)가 Y0을 선택하는 선택 데이터를 격납한다. 이들 레지스터(78a, 80a, 82a 및 84a)의 출력은 멀티플렉서(76a)의 입력에 접속된다. 레지스터 선택 신호 발생기(104)로부터 생성되는 레지스터 선택 신호(64)는 레지스터(78a, 80a, 82a 및 84a) 중 어느 레지스터를 선택하는지를 지정하기 위해, 멀티플렉서(76a)의 제어 입력에 접속된다.
본 실시예에서는, 레지스터 선택 신호 발생기(104)가 0, 1, 2, 3의 4개 중 어느 하나의 레지스터 선택 신호(64)를 생성한다. 레지스터 선택 신호(64)의 값은각 레지스터에 관련하여 설정된다. 예를 들면, 레지스터 선택 신호(64)의 값이 0인 때, 멀티플렉서(76a)가 레지스터(78a)를 선택한다. 레지스터(78a)에는 C5를 선택하는 선택 데이터가 격납되어 있다. 이 선택 데이터가 멀티플렉서(76a)로부터 출력되어, 멀티플렉서(74a)의 제어 입력에 입력된다. 멀티플렉서(74a)는 패턴 신호(62) 중에서 C5를 선택하여, 파형 정형기(30)에 공급한다. 레지스터 선택 신호가 1인 때에는, 멀티플렉서(76a)가 레지스터(80a)를 선택한다. 레지스터(80a)에는 X8을 선택하는 선택 데이터가 격납되어 있다. 이 선택 데이터는 멀티플렉서(76a)로부터 출력되어, 멀티플렉서(74a)의 제어 입력에 입력된다. 멀티플렉서(74a)는 패턴 신호(62) 중에서 X8을 선택하여, 파형 정형기(30)에 공급한다. 레지스터 선택 신호가 2인 때, 멀티플렉서(76a)가 레지스터(82a)를 선택한다. 레지스터(82a)에는 0을 선택하는 선택 데이터가 격납되어 있다. 이 선택 데이터는 멀티플렉서(76a)로부터 출력되어 멀티플렉서(74a)의 제어 입력에 입력된다. 멀티플렉서(74a)는 패턴 신호(62) 중에서 0을 선택하여 파형 정형기(30)에 공급한다. 레지스터 선택 신호가 3인 때에는, 멀티플렉서(76a)가 레지스터(84a)를 선택한다. 레지스터(84a)에는 Y0을 선택하는 선택 데이터가 격납되어 있다. 이 선택 데이터는 멀티플렉서(76a)로부터 출력되어 멀티플렉서(74a)의 제어 입력에 입력된다. 멀티플렉서(74a)는 패턴 신호(62) 중에서 Y0을 선택하여 파형 정형기(30)에 공급한다. 이와 같이 하여, CA0에 대응하는 파형 정형기(30)의 1개의 핀에는, C5, X8, 0, Y0의 4 사이클 신호가 입력된다.
도 3에 나타낸 CA0 이외의 나머지 핀 CA1∼CA9에 관해서도, 대응하는 서브·핀 데이터 셀렉터(70a)가 핀 CA0에 대응하는 서브·핀 데이터 셀렉터(70a)와 동일한 동작을 한다. 각 서브·핀 데이터 셀렉터(70a)가 각각 4개의 커맨드 신호(100a)를 선택한다. 이로써, 서브·핀 데이터 셀렉터(70a)의 출력 전체가 도 4에 나타낸 패킷 신호를 구성한다.
다음에, 데이터 신호를 선택하는 서브·핀 데이터 셀렉터의 동작에 대하여 설명한다. 테스트 데이터 신호(101) 및 기대치 데이터 신호(102)도, 도시하고 있지 않지만, 도 7에 나타낸 서브·핀 데이터 셀렉터(70a)와 동일한 구성을 가지는 서브·핀 데이터 셀렉터에 의해 출력된다. 따라서, 테스트 데이터 신호(101) 및 기대치 데이터 신호(102)를 선택하는 서브·핀 데이터 셀렉터의 동작에 대하여 도 7을 참조하여 설명한다.
데이터 신호를 메모리 디바이스로 보내는 방법에는 여러 가지의 방법이 있다. 본 실시예에서는, 데이터 신호를 멀티플렉스하여 메모리 디바이스(46)로 보낸다. 메모리 디바이스 시험 장치는 메모리 디바이스(46)에 일단 기입되어, 판독되는 테스트 데이터와, 옳바른 데이터로서의 기대치 데이터인 2 종류의 신호를 필요로 한다. 서브·핀 데이터 셀렉터(70a)에서, 데이터 선택 회로(72a)가 테스트 데이터 신호(101a)의 생성에 사용되고, 데이터 선택 회로(86a)가 기대치 데이터 신호(102a)의 생성에 사용된다. 예를 들면, 패턴 발생기(60)가 36 비트의 데이터 신호를 출력하고, 핀 데이터 셀렉터(70)가 이 데이터 신호를 18 비트×2에 멀티플렉스하는 경우를 가정한다. 도 3에 관한 설명에 따라, 이 36 비트의 데이터 신호는 32 비트(8 비트×4)의 테스트 데이터(기대치 데이터) 신호와, 4 비트(1 비트×4)의 패리티 비트를 포함한다. 패턴 발생기(60)에서 생성되는 36 비트의 데이터 D0∼D35가, 도 3에 나타낸 18개의 핀 DQ0∼DQ17 중 어느 하나에 할당된다. 데이터 선택 회로(72a 와 86a)의 동작은 동일하므로, 주로 데이터 선택 회로(72a)의 동작에 대하여 설명한다.
테스트 데이터 신호를 멀티플렉스하기 위해, 18개의 서브·핀 데이터 셀렉터(70a)가 필요하게 된다. 데이터 선택 회로(72a)에서 2개의 레지스터(78a, 80a)가 사용된다. 레지스터(82a 및 84a)는 사용되지 않는다. 데이터 선택 회로(72a)에서, 데이터 입출력 핀 DQ0에 입력하고 싶은 데이터 신호가, 패턴 발생기(60)로부터 출력되는 데이터 신호 D0, D1인 경우에, 레지스터(78a)는 데이터 D0을 선택하는 선택 데이터를, 레지스터(80a)는 데이터 D1을 선택하는 선택 데이터를 격납한다. 멀티플렉서(74a)는 모든 데이터 D0∼D35를 포함한 패턴 신호(62)를 입력으로서 수취한다. 레지스터 선택 신호 발생기(104)가 생성하는 레지스터 선택 신호(64)가 0인 때, 멀티플렉서(76a)가 레지스터(78a)를 선택하고, 레지스터(78a)에 격납된 선택 데이터가 멀티플렉서(76a)로부터 출력된다. 이 선택 데이터에 따라, 멀티플렉서(74a)가 데이터 D0을 선택하여 파형 정형기(30)에 출력한다. 다음에, 레지스터 선택 신호(64)가 1인 때, 레지스터(80a)가 선택된다. 레지스터(80a)에 격납된 선택 데이터에 따라, 멀티플렉서(74a)가 데이터 D1을 선택하여 파형 정형기(30)에 출력한다. 이 결과, 데이터 입출력 핀 DQ0에 할당되는 2개의 데이터 신호(101a)가 출력된다. 나머지 17개의 데이터 입출력 핀 DQ1∼DQ17에 대해서도, 동일하게 하여 멀티플렉스된 2개의 데이터 신호가 할당된다. 이 결과, 18개의 멀티플렉스된 테스트 데이터 신호(101)가 생성된다.
기대치 데이터 신호(102)도 마찬가지로 데이터 선택 회로(86a)를 사용하여 생성되어, 비교기(50)로 보내진다.
테스트 데이터 신호(101)는 파형 정형기(30)에 공급되어, 파형이 정형된다. 파형 정형기(30)는 메모리 디바이스(46)가 요구한는 셋업 타임 및 홀드 타임에 따라, 메모리 디바이스(46)에 공급하는 파형 정형 테스트 데이터 신호(33)의 파형을 정형한다. 이 파형 정형 테스트 데이터 신호(33)는 패킷 방식 메모리 디바이스(46)에 기입된다. 기입된 테스트 데이터는 패킷 방식 메모리 디바이스(46)로부터 출력신호(44)로서 비교기(50)에 판독된다.
비교기(50)에서는 패킷 방식 메모리 디바이스(46)로부터 판독되는 출력 신호(44)와, 기대치 데이터 신호(102)가 비교된다. 비교 결과, 출력 신호(44)와 기대치 데이터 신호(102)가 동일하면, 이 패킷 방식 메모리 디바이스(46)는 정상인 것을 알 수 있다.
레지스터(78a∼84a 및 92a∼98a)의 기억 내용, 및 레지스터 선택 신호 발생기(104)가 발생하는 레지스터 선택 신호(64)는 많은 종류의 메모리 디바이스를 측정 가능하게 하기 위해 프로그램 가능한 것이 바람직하다.
도 8은 커맨드 신호(100)가 데이터 기입을 요구하는 라이트 리퀘스트 신호인 때의, 본 실시예에 있어서의 신호의 타이밍 차트를 나타낸다. 이 커맨드 신호(100)는 연속하여 8 워드의 데이터 기입을 요구한다. 도 8에 나타낸 신호는 패턴 신호(62), 커맨드 신호(100), 테스트 데이터 신호(101)이다. 먼저, 패턴 발생기(60)가 패턴 신호(62)를 생성한다. 패턴 신호(62) 중의 커맨드 신호를 구성하는 각 성분이 4 사이클로 커맨드 신호(100)로서 출력된다. 4 사이클의 커맨드 신호(100)가 입력된 다음 수 클록 경과한 후, 패턴 발생기(60)가 2 사이클 마다 2 워드 폭만큼의 테스트 데이터를 4회 생성한다. 핀 데이터 셀렉터(70)는 각 사이클마다 2 워드 폭만큼의 테스트 데이터로부터 1 워드씩 테스트 데이터 신호(101)를 선택하여 출력한다. 커맨드 신호(100)는 레지스터 선택 신호(64)에 의해 일정 주기마다 출력된다. 도 8에서는, 테스트 데이터를 단시간에 메모리 디바이스(46)에 기입하기 위해, 연속되는 8 워드의 데이터 사이에 빈 곳이 생기지 않도록, 커맨드 신호가 출력되고 있다. 테스트 데이터 신호(101)는 일련의 커맨드 신호(100)에 대하여, 연속하여 8 워드씩 출력된다.
도 9은 커맨드 신호(100)가 데이터 판독을 요구하는 리드 리퀘스트 신호인 때의, 본 실시예에 있어서의 타이밍 차트를 나타낸다. 이 커맨드 신호는 연속하여 8 워드의 데이터 판독을 요구한다. 도 9에 나타낸 신호는 패턴 신호(62) 중의 커맨드 신호의 성분, 커맨드 신호(100), 테스트 데이터 신호(101), 출력 신호(44), 및 기대치 데이터 신호(102)이다. 비교기(50)에서 출력 신호(44)와 기대치 데이터 신호(102)를 비교할 때, 테스트 데이터 신호(101)는 출력되지 않는다. 한편, 출력 신호(44)와 기대치 데이터 신호(102)는 동기하여 비교기(50)에 출력되어, 패킷 방식 메모리 디바이스(46)의 양부가 측정된다.
도 10은 메모리 디바이스 시험 장치의 또 다른 실시 형태를 나타냈다. 도 10에 있어서, 도 6과 동일한 부호로 나타낸 구성은 도 6과 동일한 구성을 가지므로 설명을 생략한다. 본 실시예에 의한 메모리 디바이스 시험 장치는 패턴발생기(60), 핀 데이터 셀렉터(71), 파형 정형기(30), 메모리 디바이스 삽입부(40) 및 비교기(50)를 가진다. 측정 대상이 되는 메모리 디바이스(46)는 패킷 방식의 메모리 디바이스이다. 메모리 디바이스(46)는 메모리 디바이스 삽입부(40)에 형성된 삽입구(42)에 삽입되어, 양부가 측정된다. 본 실시 형태의 패턴 발생기(60)는 도 6의 레지스터 선택 신호 발생기(104) 대신에, 데이터 선택 신호(66)를 출력하는 데이터 선택 신호 발생기(106)를 가지는 것 이외는 도 6의 패턴 발생기(60)와 동일한 구성이다. 데이터 선택 신호 발생기(106)는 패턴 발생기(60)의 내부에 배설될 필요 없이, 독립하여 배설되어도 된다.
핀 데이터 셀렉터(71)는 패턴 발생기(60)에서 생성된 패턴 신호(62)를 메모리 디바이스 삽입부(40)가 대응하는 핀에 할당하도록 선택한다. 패턴 발생기(60)가 패킷 방식 메모리 디바이스(46)가 필요로 하는 모든 신호를 1개의 사이클로 생성하므로, 핀 데이터 셀렉터(71)는 패턴 신호(62) 중의 커맨드 신호를 패킷 신호로서, 복수 사이클로 나누어 출력한다. 또, 핀 데이터 셀렉터(71)는 패킷 방식 메모리 디바이스(46)에 기입하기 위한 테스트 데이터 신호(101), 및 비교기(50)에 송출하는 기대치 데이터 신호(102)도 출력한다. 파형 정형기(30), 메모리 디바이스 삽입부(40), 삽입구(42), 및 비교기(50)의 구성은 도 6과 동일한 구성을 가지므로 설명을 생략한다.
도 11은 본 실시 형태의 핀 데이터 셀렉터(71)의 회로 구성을 나타낸다. 핀 데이터 셀렉터(71)는 서브·핀 데이터 셀렉터(71a)를 최소한 패킷 방식 메모리 디바이스(46)의 신호 입력핀의 수만큼 가진다. 핀 데이터 셀렉터(71)는 복수의 서브·핀 데이터 셀렉터(71a)의 각각의 출력을, 메모리 디바이스 삽입부(40)가 대응하는 핀에 할당하도록 선택하는 셀렉터 신호 선택 회로(110)를 가진다. 서브·핀 데이터 셀렉터(71a)는 데이터 선택 회로(73a 및 87a)를 가진다. 전송하는 신호에 따라서는, 2개의 데이터 선택 회로(73a 및 87a) 중 어느 한쪽만이 사용된다. 데이터 선택 회로(73a)는 패턴 신호(62) 중 4개의 신호를 입력하여 데이터 선택 신호(66)에 따라 1개의 신호를 선택함으로써, 커맨드 신호(100a)로서 출력하는 논리 회로를 가진다. 도 11에서, 데이터 선택 회로(73a)는 앤드 게이트(AND10, AND12, AND14, AND16, AND18, 및 AND20)와 오어 게이트(OR10, OR12, 및 OR14)를 가진다. 데이터 선택 회로(73a 와 87a)는 동일한 구성을 가진다.
다음의 실시 형태에 있어서는, 주로 데이터 선택 회로(73a)에 대하여 설명한다. 맨 처음, 패턴 신호(62)로부터 커맨드 신호(100a)를 선택하는 데이터 선택 회로(73a)의 동작에 대하여 설명한다. 서브·핀 데이터 셀렉터(71a)가 수취하는 패턴 신호(62)는 커맨드 신호와 데이터 신호의 일부를 포함한다. 이들 신호는, 1개의 사이클로 서브·핀 데이터 셀렉터(71a)로 보내진다. 예를 들면, 도 5에 나타낸 패킷 신호를 생성하는 경우에 있어서, 패킷 방식 메모리 디바이스(46)의 CA0에 공급하는 신호는 C5, X8, 0, Y0인 4개의 신호이다.
본 실시 형태에 있어서는 앤드 게이트 AND10에 C5의 신호가, 앤드 게이트 AND12에 X8의 신호가, 앤드 게이트 AND14에 0의 신호가, 그리고 앤드 게이트 AND16에 Y0의 신호가 입력된다. 앤드 게이트 AND10, AND12, AND14, 및 AND16에 입력되는 데이터 선택 신호(66)는 Z0 및 Z1 신호의 조합으로 표현된다. 데이터 선택신호(66)(Z0, Z1)는(0, 0), (1, 0), (0, 1) 및 (1, 1)인 4개의 조합을 가진다. 데이터 선택 신호 발생기(106)는 (0, 0), (1, 0), (0, 1) 및 (1, 1) 중 어느 하나의 선택 신호(66)를 생성한다.
예를 들면, 데이터 선택 신호(66)(Z0, Z1)가 (0, 0)인 때, Z0=0의 데이터 선택 신호(66)가 앤드 게이트 AND10, AND12, AND14, 및 AND16에 입력된다. 앤드 게이트 AND10 및 AND14는 각각 C5 및 0의 신호를 오어 게이트 OR10 및 OR12에 부여한다. 오어 게이트 OR10은 앤드 게이트 AND10으로부터 출력된 신호 C5를 앤드 게이트 AND18에 부여한다. 오어 게이트 OR12는 앤드 게이트 AND14로부터 출력된 신호 0을 앤드 게이트 AND20에 부여한다. 앤드 게이트 AND18 및 AND20에 Z1=0의 데이터 선택 신호(66)가 입력되면, 앤드 게이트 AND18은 C5의 신호를 오어 게이트 OR14에 부여한다. 오어 게이트 OR14는 앤드 게이트 AND18로부터 출력된 신호 C5를 셀렉터 신호 선택 회로(110)에 부여한다.
다음에, 동일하게 하여 데이터 선택 신호(66)(Z0, Z1)가 (1,0)인 때에는, X8의 패턴 신호(62)가 앤드 게이트 AND12, 오어 게이트 OR10, 앤드 게이트 AND18, 및 오어 게이트 OR14를 통과하여 셀렉터 신호 선택 회로(110)에 부여된다. 또, 데이터 선택 신호(66)(Z0, Z1)가 (0, 1)인 때에는, 0의 패턴 신호(62)가 앤드 게이트 AND14, 오어 게이트 OR12, 앤드 게이트 AND20, 및 오어 게이트 OR14를 통과하여 셀렉터 신호 선택 회로(110)에 부여된다. 또, 데이터 선택 신호(66)(Z0, Z1)가 (1, 1)인 때에는, Y0의 패턴 신호(62)가 앤드 게이트 AND16, 오어 게이트 OR12, 앤드 게이트 AND20, 및 오어 게이트 OR14를 통과하여 셀렉터 신호 선택 회로(110)에 부여된다. 셀렉터 신호 선택 회로(110)는 복수의 서브·핀 데이터 셀렉터(71a)로부터의 각각의 출력을 메모리 디바이스 삽입부(40)가 대응하는 핀에 할당하도록 선택하여 파형 정형기(30)에 부여한다. 이와 같이 하여, 핀 데이터 셀렉터(71)에 데이터 선택 신호(66)(Z0, Z1)가 (0, 0), (1, 0), (0, 1), (1, 1)과 차례로 입력되면, 핀 데이터 셀렉터(71)는 CA0에 대응하는 파형 정형기(30)의 하나의 핀에 C5, X8, 0, YO인 4 사이클의 신호를 차례로 부여한다.
도 3에 나타낸 CA0 이외의 나머지 핀 CA1∼CA9에 관해서도, 대응하는 서브·핀 데이터 셀렉터(71a)가 핀 CA0에 대응하는 서브·핀 데이터 셀렉터(71a)와 동일한 동작을 한다. 셀렉터 신호 선택 회로(110)가 복수의 데이터 선택 회로(73a)로부터의 각각의 출력을 메모리 디바이스 삽입부(40)가 대응하는 핀에 할당하도록 선택한다. 이렇게 하여 핀 데이터 셀렉터(71)의 출력이 도 4에 나타낸 패킷 신호를 구성한다. 또, 데이터 신호를 선택하는 경우에는, 이상 설명할 것과 동일한 순서로 핀 데이터 셀렉터(71)는 데이터 선택 회로(73a)에서 테스트 데이터 신호(101a)를 선택하여, 데이터 선택 회로(87a)에서 기대치 데이터 신호(102a)를 선택한다. 또한, 셀렉터 신호 선택 회로(110)는 데이터 선택 회로(73a 및 87a)로부터의 각각의 출력을 메모리 디바이스 삽입부(40)가 대응하는 핀에 할당하도록 선택하여 테스트 데이터 신호(101)를 파형 정형기(30)에 출력하고, 기대치 데이터 신호(102)를 비교기(50)에 출력한다.
데이터 선택 회로(73a 및 87a)는 프로그램 가능한 프로그래머블 로직 회로를 사용하여 구성되는 것이 바람직하다. 예를 들면, 데이터 선택회로(73a)에 C5, X8,0, Y0인 4개의 패턴 신호(62)를 부여한 경우, 데이터 선택 회로(73a)의 논리 회로는 다음의 프로그램에서 기술된다.
((((.NOT.Z0).AND.C5).OR.(Z0.AND.X8)).AND.(.NOT.Z1)).OR.
((((.NOT.ZO).AND.0)OR.(Z0.AND.Y0)).AND.Z1)
상기 프로그램에서의 NOT.Z0은 Z0의 반전, 예를 들면 Z0=1인 때에는 NOT. ZO=0를 표시한다. 논리 연산은 좌단으로부터 차례로 논리 연산되고, 괄호 부분은 내측의 괄호로부터 차례로 논리 연산된다. 프로그램의 제1행은, 데이터 선택 회로(73a)의 앤드 게이트 AND10, AND12, 오어 게이트 OR10, 앤드 게이트 AND18, 및 오어 게이트 OR14에 의한 논리 동작을 나타내고, 제2행은 앤드 게이트 AND14, AND16, 오어 게이트 OR12, 앤드 게이트 AND20, 및 오어 게이트 OR14에 의한 논리 동작을 나타낸다. 데이터 선택 회로(73a 및 87a)를 프로그래머블 로직회로를 사용하여 구성하면, 이상 설명한 프로그램을 변경함으로써, 많은 종류의 메모리 디바이스를 측정할 수 있다.
본 발명에 의하면, 종래의 메모리 디바이스 시험 장치에서는 곤란했던 테스트 패턴의 생성이 본 명세서에서 개시된 핀 데이터 셀렉터를 이용함으로써, 간단히 할 수 있다. 또, 본 발명의 핀 데이터 셀렉터를 이용함으로써, 데이터 신호를 간단히 멀티플렉스할 수 있다. 또, 본 발명의 데이터 선택 회로에 의하면, 입력되는 복수 신호의 선택을 용이하게 할 수 있다. 또, 본 실시예에서 나타낸 레지스터의 내용, 레지스터 선택 신호, 데이터 선택 회로의 내용, 및 데이터 선택 신호를 프로그램 가능하게 함으로써, 본 발명에 의한 메모리 디바이스 시험 장치가 많은 종류의 메모리 디바이스를 측정할 수 있다.
이상, 본 발명을 실시 형태를 이용하여 설명했지만, 본 발명의 기술적 범위는 상기 실시 형태에 기재된 범위에 한정되지 않는다. 상기 실시 형태에, 다양한 변경 또는 개량을 가할 수 있는 것이 당 업자에게 명백하다. 그와 같은 변경 또는 개량을 가한 형태도 본 발명의 기술적 범위에 포함되는 것이 특허 청구의 범위의 기재로부터 명백하다.

Claims (40)

  1. 패킷 방식의 메모리 디바이스를 시험하는 메모리 디바이스 시험 장치로서,
    선택 신호와 복수의 신호 성분을 갖는 패턴 신호를 생성하는 패턴 발생기,
    상기 패턴 신호의 상기 신호 성분에 대응하는 복수의 선택 소자를 가지며, 각 선택 소자는 상기 신호 성분 중 하나에 대응하고, 상기 선택 신호에 따라 선택되는 기대치 데이터와 상기 신호 성분을 출력하는 핀 데이터 셀렉터,
    상기 메모리 디바이스를 삽입하여, 상기 핀 데이터 셀렉터로부터 출력되는 상기 신호 성분에 따라 상기 메모리 디바이스에 테스트 데이터를 기입하는 것 및 상기 메모리 디바이스로부터 상기 테스트 데이터를 판독하는 것이 가능한 메모리 디바이스 삽입부, 그리고
    상기 핀 데이터 셀렉터에서 출력된 기대치 데이터를, 상기 메모리 디바이스에 일단 기입한 후에 판독한 상기 테스트 데이터와 비교하는 비교기
    를 포함하는 것을 특징으로 하는 메모리 디바이스 시험 장치.
  2. 제40항에 있어서,
    상기 핀 데이터 셀렉터는 복수의 신호로부터 1개의 신호를 선택하여 복수회로 나누어 출력하는 서브·핀 데이터 셀렉터를 상기 메모리 디바이스의 복수의 신호 입력 핀의 각각에 대하여 1개씩 가지는 것을 특징으로 하는 메모리 디바이스 시험 장치.
  3. 제1항에 있어서,
    상기 핀 데이터 셀렉터는 복수의 신호로부터 하나의 신호를 선택하여 복수회로 나누어 출력하는 서브·핀 데이터 셀렉터를 가지며,상기 서브·핀 데이터 셀렉터는 상기 패턴 발생기에서 생성된 신호로부터 1개의 출력 신호를 선택하는 제1 멀티플렉서(multiplexer)를 가지는 것을 특징으로 하는 메모리 디바이스 시험 장치.
  4. 제2항 또는 제3항에 있어서,
    상기 서브·핀 데이터 셀렉터는 상기 패턴 발생기에서 생성된 신호 중 어느 신호를 선택하는지를 지정하는 선택 데이터를 격납하는 복수의 레지스터를 가지며, 상기 레지스터에 격납된 상기 선택 데이터에 따라 신호를 선택하는 것을 특징으로 하는 메모리 디바이스 시험 장치.
  5. 제4항에 있어서,
    상기 서브·핀 데이터 셀렉터는 상기 복수 레지스터의 출력 중 1개의 출력 신호를 선택하여 출력하는 제2 멀티플렉서를 가지며,
    상기 제1 멀티플렉서는 상기 제2 멀티플렉서의 출력에 따라 상기 1개의 출력신호를 선택하는 것을 특징으로 하는 메모리 디바이스 시험 장치.
  6. 제5항에 있어서,
    상기 복수의 레지스터 중 어느 하나를 선택하는지를 지정하는 레지스터 선택 신호를 생성하는 레지스터 선택 신호 발생기를 추가로 구비하고,
    상기 제2 멀티플렉서는 상기 레지스터 선택 신호 발생기의 출력에 따라 상기 복수의 레지스터 중 어느 하나를 선택하는 것을 특징으로 하는 메모리 디바이스 시험 장치.
  7. 제6항에 있어서,
    상기 패턴 발생기가 상기 레지스터 선택 신호 발생기를 가지는 것을 특징으로 하는 메모리 디바이스 시험 장치.
  8. 제1항에 있어서,
    상기 핀 데이터 셀렉터의 출력 파형(波形)을 상기 메모리 디바이스가 필요로 하는 신호의 파형으로 정형(整形)하는 파형 정형기를 추가로 구비한 것을 특징으로 하는 메모리 디바이스 시험 장치.
  9. 제6항에 있어서,
    상기 레지스터의 내용 및 상기 레지스터 선택 신호 발생기가 발생하는 레지스터의 선택 신호가, 상기 메모리 디바이스의 종류에 따라 프로그램 가능한 것을 특징으로 하는 메모리 디바이스 시험 장치.
  10. 제2항에 있어서,
    상기 서브·핀 데이터 셀렉터는
    상기 패턴 발생기가 생성한 신호의 일부를 입력하고, 입력된 상기 일부 신호 중 어느 신호를 선택하는가를 지정하는 데이터 선택 신호에 따라1개의 출력 신호를 선택하여 출력하는 논리 회로와,
    상기 데이터 선택 신호를 생성하는 데이터 선택 신호 발생기
    를 가지는 것을 특징으로 하는 메모리 디바이스 시험 장치.
  11. 제10항에 있어서,
    상기 핀 데이터 셀렉터는 복수의 상기 서브·핀 데이터 셀렉터의 각각의 출력을 상기 메모리 디바이스가 원하는 핀에 부여하는 셀렉터 신호 선택 회로를 가지는 것을 특징으로 하는 메모리 디바이스 시험 장치.
  12. 제10항에 있어서,
    상기 논리 회로는 프로그램 가능한 프로그래머블 로직회로로, 상기 논리 회로의 내용 및 상기 데이터 선택 신호가 상기 메모리 디바이스의 종류에 따라 프로그램 가능하고,
    상기 논리 회로는 입력된 상기 일부 신호를 상기 데이터 선택 신호에 따라 차례로 출력하는 것을 특징으로 하는 메모리 디바이스 시험 장치.
  13. 제1항에 있어서,
    상기 핀 데이터 셀렉터가 데이터 신호에 대응한 상기 신호 성분을 출력하는 것을 특징으로 하는 메모리 디바이스 시험 장치.
  14. 제13항에 있어서,
    상기 핀 데이터 셀렉터는 신호를 선택하여 복수회로 나누어 출력하는 서브·핀 데이터 셀렉터를 상기 메모리 디바이스의 복수의 데이터 신호 입력 핀의 각각에대하여 1개씩 가지며,
    상기 서브·핀 데이터 셀렉터는 상기 메모리 디바이스에 입력하는 데이터 신호를 선택하는 테스트 데이터 선택 회로를 가지는 것을 특징으로 하는 메모리 디바이스 시험 장치.
  15. 제14항에 있어서,
    상기 테스트 데이터 선택 회로는 상기 패턴 발생기에서 생성된 신호로부터 1개의 출력 신호를 선택하는 제1 멀티플렉서를 가지는 것을 특징으로 하는 메모리 디바이스 시험 장치.
  16. 제14항 또는 제15항에 있어서,
    상기 테스트 데이터 선택 회로는 상기 패턴 발생기에서 생성된 데이터 신호중 어느 신호를 선택하는지를 지정하는 선택 데이터를 격납하는 복수의 레지스터를 가지며, 상기 레지스터에 격납된 상기 선택 데이터에 따라 신호를 선택하는 것을 특징으로 하는 메모리 디바이스 시험 장치.
  17. 제16항에 있어서,
    상기 테스트 데이터 선택 회로는 상기 복수 레지스터의 출력으로부터 1개의 출력 신호를 선택하여 출력하는 제2 멀티플렉서를 가지며,
    상기 제1 멀티플렉서는 상기 제2 멀티플렉서의 출력에 따라 상기 1개의 출력신호를 선택하는 것을 특징으로 하는 메모리 디바이스 시험 장치.
  18. 제17항에 있어서,
    상기 복수의 레지스터 중 어느 하나를 선택하는지를 지정하는 레지스터 선택 신호를 생성하는 레지스터 선택 신호 발생기를 추가로 구비하고,
    상기 제2 멀티플렉서는 상기 레지스터 선택 신호 발생기의 출력에 따라 상기 복수의 레지스터 중 어느 하나를 선택하는 것을 특징으로 하는 메모리 디바이스 시험 장치.
  19. 제18항에 있어서,
    상기 패턴 발생기가 상기 레지스터 선택 신호 발생기를 가지는 것을 특징으로 하는 메모리 디바이스 시험 장치.
  20. 제13항에 있어서,
    상기 핀 데이터 셀렉터의 출력 파형을 상기 메모리 디바이스가 필요로 하는 신호의 파형으로 정형하는 파형 정형기를 추가로 구비한 것을 특징으로 하는 메모리 디바이스 시험 장치
  21. 제18항에 있어서,
    상기 레지스터의 내용 및 상기 레지스터 선택 신호 발생기가 발생하는 레지스터의 선택 신호가, 상기 메모리 디바이스의 종류에 따라 프로그램 가능한 것을 특징으로 하는 메모리 디바이스 시험 장치.
  22. 제14항에 있어서,
    상기 테스트 데이터 선택 회로는
    상기 패턴 발생기가 생성한 신호의 일부를 입력하고, 입력된 상기 일부 신호 중 어느 신호를 선택하는지를 지정하는 데이터 선택 신호에 따라 1개의 출력 신호를 선택하는 논리 회로와,
    상기 데이터 선택 신호를 생성하는 데이터 선택 신호 발생기
    를 가지는 것을 특징으로 하는 메모리 디바이스 시험 장치.
  23. 제22항에 있어서,
    상기 핀 데이터 셀렉터는 복수의 상기 테스트 데이터 선택 회로의 각각의 출력을 상기 메모리 디바이스가 원하는 핀에 부여하는 셀렉터 신호 선택 회로를 가지는 것을 특징으로 하는 메모리 디바이스 시험 장치.
  24. 제22항에 있어서,
    상기 논리 회로는 프로그램 가능한 프로그래머블 로직회로로, 상기 논리 회로의 내용 및 상기 데이터 선택 신호가 상기 메모리 디바이스의 종류에 따라 프로그램 가능하고,
    상기 논리 회로는 입력된 상기 일부 신호를 상기 데이터 선택 신호에 따라 차례로 출력하는 것을 특징으로 하는 메모리 디바이스 시험 장치.
  25. 제14항에 있어서,
    상기 서브·핀 데이터 셀렉터는 상기 메모리 디바이스의 복수의 신호 출력핀의 각각에 1개씩 대응하여 상기 비교기에 상기 기대치 데이터를 출력하기 위한 기대치 데이터 선택 회로를 추가로 가지는 것을 특징으로 하는 메모리 디바이스 시험 장치.
  26. 제25항에 있어서,
    상기 기대치 데이터 선택 회로는 상기 패턴 발생기에서 생성된 신호로부터 1개의 출력 신호를 선택하는 제1 멀티플렉서를 가지는 것을 특징으로 하는 메모리 디바이스 시험 장치.
  27. 제25항에 있어서,
    상기 기대치 데이터 선택 회로는 상기 패턴 발생기에서 생성된 데이터 신호로부터 어느 신호를 선택하는가를 지정하는 선택 데이터를 격납하는 복수의 레지스터를 가지고,
    상기 기대치 데이터 선택 회로는 상기 레지스터에 격납된 상기 선택 데이터에 따라 신호를 선택하는 것을 특징으로 하는 메모리 디바이스 시험 장치.
  28. 제27항에 있어서,
    상기 기대치 선택 회로는 상기 복수 레지스터의 출력으로부터 1개의 출력 신호를 선택하여 출력하는 제2 멀티플렉서를 가지며,
    상기 제1 멀티플렉서는 상기 제2 멀티플렉서의 출력에 따라 상기 1개의 출력 신호를 선택하는 것을 특징으로 하는 메모리 디바이스 시험 장치.
  29. 제28항에 있어서,
    상기 복수의 레지스터 중 어느 하나를 선택하는지를 지정하는 레지스터 선택 신호를 생성하는 레지스터 선택 신호 발생기를 추가로 구비하고,
    상기 제2 멀티플렉서는 상기 레지스터 선택 신호 발생기의 출력에 따라 상기 복수의 레지스터 중 어느 하나를 선택하는 것을 특징으로 하는 메모리 디바이스 시험 장치.
  30. 제29항에 있어서,
    상기 패턴 발생기가 상기 레지스터 선택 신호 발생기를 가지는 것을 특징으로 하는 메모리 디바이스 시험 장치.
  31. 제29항에 있어서,
    상기 레지스터의 내용 및 상기 레지스터 선택 신호 발생기가 발생하는 레지스터의 선택 신호가, 상기 메모리 디바이스의 종류에 따라 프로그램 가능한 것을 특징으로 하는 메모리 디바이스 시험 장치.
  32. 제25항에 있어서,
    상기 기대치 데이터 선택 회로는 상기 패턴 발생기가 생성한 신호의 일부를 입력하고, 입력된 상기 일부 신호 중 어느 신호를 선택하는지를 지정하는 데이터 선택 신호에 따라 1개의 출력 신호를 선택하여 상기 셀렉터 신호 선택 회로에 부여하는 논리 회로와,
    상기 데이터 선택 신호를 생성하는 데이터 선택 신호 발생기
    를 가지는 것을 특징으로 하는 메모리 디바이스 시험 장치.
  33. 제32항에 있어서,
    상기 핀 데이터 셀렉터는 복수의 상기 기대치 데이터 선택 회로의 각각의 출력을 상기 메모리 디바이스가 원하는 핀에 부여하는 셀렉터 신호 선택 회로를 가지는 것을 특징으로 하는 메모리 디바이스 시험 장치.
  34. 제32항에 있어서,
    상기 논리 회로는 프로그램 가능한 프로그래머블 로직회로로, 상기 논리 회로의 내용 및 상기 데이터 선택 신호가 상기 메모리 디바이스의 종류에 따라 프로그램 가능하고,
    상기 논리 회로는 입력된 상기 일부 신호를 상기 데이터 선택 신호에 따라 차례로 출력하는 것을 특징으로 하는 메모리 디바이스 시험 장치.
  35. 복수의 신호로부터 1개의 출력 신호를 선택하여 출력하는 데이터 선택 회로로서,
    상기 복수의 신호가 입력되는 제1 멀티플렉서와,
    상기 복수의 신호 중 어느 하나를 선택하는지를 지정하는 선택 데이터를 각각 격납하는 복수의 레지스터와,
    상기 복수의 레지스터 중 1개를 선택하는 제2 멀티플렉서
    를 구비하고,
    상기 제1 멀티플렉서는 상기 제2 멀티플렉서의 출력에 따라 상기 1개의 출력 신호를 출력하는 것을 특징으로 하는 데이터 선택 회로.
  36. 제35항에 있어서,
    상기 복수의 레지스터 중 어느 하나를 선택하는지를 지정하는 레지스터 선택 신호를 생성하는 레지스터 선택 신호 발생기를 추가로 구비하고,
    상기 제2 멀티플렉서는 상기 레지스터 선택 신호 발생기가 생성한 상기 레지스터 선택 신호에 따라 상기 복수의 레지스터 중 1개를 선택하는 것을 특징으로 하는 데이터 선택 회로.
  37. 제36항에 있어서,
    상기 레지스터에 격납하는 상기 선택 데이터 및 상기 레지스터 선택 신호 발생기가 생성하는 상기 레지스터 선택 신호가 프로그램 가능한 것을 특징으로 하는 데이터 선택 회로.
  38. 복수의 신호로부터 1개의 출력 신호를 선택하여 출력하는 데이터 선택 회로로서,
    상기 복수 신호의 일부를 입력하고, 입력된 상기 일부 신호 중 어느 신호를 선택하는가를 지정하는 데이터 선택 신호에 따라, 1개의 출력 신호를 선택하는 논리 회로와,
    상기 데이터 선택 신호를 생성하여 상기 논리회로로 공급하는 데이터 선택 신호 발생기
    를 포함하며,
    상기 논리 회로가 프로그램 가능한 프로그래머블 로직 회로이어서, 상기 논리 회로의 내용 및 상기 데이터 선택 신호가 프로그램 가능하고,
    상기 논리 회로가 입력된 상기 일부 신호를 상기 데이터 선택 신호에 따라 차례로 출력하는
    것을 특징으로 하는 데이터 선택 회로.
  39. 삭제
  40. 제1항에 있어서,
    상기 핀 데이터 셀렉터가 패킷 신호에 대응한 상기 신호 성분을 출력하는 것을 특징으로 하는 메모리 디바이스 시험 장치.
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