CN111709201B - Fpga配置模块及其测试信号分组输出的实现方法、电路 - Google Patents

Fpga配置模块及其测试信号分组输出的实现方法、电路 Download PDF

Info

Publication number
CN111709201B
CN111709201B CN202010561448.6A CN202010561448A CN111709201B CN 111709201 B CN111709201 B CN 111709201B CN 202010561448 A CN202010561448 A CN 202010561448A CN 111709201 B CN111709201 B CN 111709201B
Authority
CN
China
Prior art keywords
signals
tested
group
kth
grouping
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN202010561448.6A
Other languages
English (en)
Other versions
CN111709201A (zh
Inventor
刘小成
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shanghai Anlu Information Technology Co ltd
Original Assignee
Shanghai Anlu Information Technology Co ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shanghai Anlu Information Technology Co ltd filed Critical Shanghai Anlu Information Technology Co ltd
Priority to CN202010561448.6A priority Critical patent/CN111709201B/zh
Publication of CN111709201A publication Critical patent/CN111709201A/zh
Application granted granted Critical
Publication of CN111709201B publication Critical patent/CN111709201B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00—Computer-aided design [CAD]
    • G06F30/30—Circuit design
    • G06F30/32—Circuit design at the digital level
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2115/00—Details relating to the type of the circuit
    • G06F2115/02—System on chip [SoC] design
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
    • Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Evolutionary Computation (AREA)
  • Geometry (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Tests Of Electronic Circuits (AREA)

Abstract

本申请公开了FPGA配置模块及其测试信号分组输出的实现方法、电路、电子设备、计算机可读存储介质，该方法包括：将待测试信号分组为第一组至第N组，N是正整数；向分组输出物理管脚发送第k组待测试信号，以使所述分组输出物理管脚输出所述第k组待测试信号，k是不大于N的正整数。对待测试信号进行分组，并通过分组输出物理管脚实时输出其中一组待测试信号，待测试信号经过较少分组输出物理管脚直接输出，达到可以实时观测待测试信号的目的，由此，解决了采用JTAG接口输出待测试信号时工作速率受限于TCK时钟频率，当FPGA配置模块内部的逻辑变化速率较快时，JTAG无法实时采样测试信号的问题。

Description

FPGA配置模块及其测试信号分组输出的实现方法、电路
技术领域
本申请涉及集成电路设计的技术领域，尤其涉及FPGA配置模块及其测试信号分组输出的实现方法、电路、电子设备、计算机可读存储介质。
背景技术
FPGA(Field Programmable Gate Arrays)，即现场可编程门阵列，它是在PAL、GAL和CPLD等可编程器件的基础上进一步发展的产物。它是作为专用集成电路(ASIC)领域中的一种半定制电路而出现的，既解决了定制电路的不足，又解决了原有可编程器件门电路数量有限的缺点。
FPGA器件的基本构成如图1所示。用户通过配置模块对FPGA内的可编程资源进行编程配置，以实现灵活可变的逻辑功能，可见配置模块在FPGA电路中是比较重要的，FPGA最终的功能应用必须通过配置模块才能得以实现。
由于FPGA内可配置资源的功能性依赖于配置模块，因此配置模块本身的功能可测试性就显得特别重要。一旦配置模块功能产生了故障，需要可靠的测试方法去监测其内部的逻辑电路的工作情况。
JTAG是联合测试工作组(Joint Test Action Group)的简称，是在名为标准测试访问端口和边界扫描结构的IEEE的标准1149.1的常用名称。此标准用于验证设计与测试生产出的印刷电路板功能。1990年JTAG正式由IEEE的1149.1-1990号文档标准化，在1994年，加入了补充文档对边界扫描描述语言(BSDL)进行了说明。从那时开始，这个标准被全球的电子企业广泛采用。边界扫描几乎成为了JTAG的同义词。
引入JTAG作为FPGA配置模块的测试接口是业界的通用做法，同时，JTAG也可以作为FPGA配置模块的一种数据交换接口。FPGA主流厂商Xilinx，Altera和Lattice都引入了JTAG作为FPGA配置模块的数据交换和测试接口。
图2示意了一种典型的JTAG接口到配置模块的接入方法。JTAG接口通常情况下由四根信号组成：TCK，TMS，TDI，TDO。
TCK：时钟信号，通常情况下时钟频率≤100MHz。
TMS：模式选择信号，同步于时钟TCK。
TDI：串行输入数据，同步于时钟TCK。
TDO：串行输出数据，同步于时钟TCK。
在FPGA配置模块内部，需要实现TAP、IR和DR等功能逻辑，只有这些逻辑功能正确运行时，配置模块才可以通过JTAG接口与上位机进行交互。JTAG是通用标准，此处不再具体描述TAP、IR和DR等功能逻辑的具体实现方式。当JTAG功能逻辑电路在FPGA配置模块内恰当的实现后，上位机就可以通过JTAG接口将FPGA配置模块内的测试信号读取出来，从而完成监测和测试功能。
这种典型测试方法的缺点在于，JTAG接口的工作速率受限于TCK时钟频率，当FPGA配置模块内部的逻辑变化速率较快时，JTAG无法实时采样测试信号，因此上位机通过JTAG获取的数据不能真实反映测试信号的变化情况。
发明内容
本申请的目的在于提供FPGA配置模块及其测试信号分组输出的实现方法、电路、电子设备、计算机可读存储介质，解决现有的FPGA配置模块测试方式中JTAG接口的工作速率受限于TCK时钟频率，当FPGA配置模块内部的逻辑变化速率较快时，JTAG无法实时采样测试信号的问题。
本申请的目的采用以下技术方案实现：
第一方面，本申请提供了一种FPGA配置模块测试信号分组输出的实现方法，所述方法包括：将待测试信号分组为第一组至第N组，N是正整数；向分组输出物理管脚发送第k组待测试信号，以使所述分组输出物理管脚输出所述第k组待测试信号，k是不大于N的正整数。该技术方案的有益效果在于，对待测试信号进行分组，并通过分组输出物理管脚实时输出其中一组待测试信号，待测试信号经过较少分组输出物理管脚直接输出，达到可以实时观测待测试信号的目的，由此，解决了采用JTAG接口输出待测试信号时工作速率受限于TCK时钟频率，当FPGA配置模块内部的逻辑变化速率较快时，JTAG无法实时采样测试信号的问题，分组输出物理管脚的数量可以根据实际应用中的需求来调整，当每组待测试信号较多时可以设置更多的分组输出物理管脚，当每组待测试信号较少时可以设置更少的分组输出物理管脚。
在一些可能的实现方式中，所述方法还包括：接收第k标识，所述第k标识用于指示输出所述第k组待测试信号；所述向分组输出物理管脚发送第k组待测试信号，包括：响应于所述第k标识，向所述分组输出物理管脚发送第k组待测试信号。该技术方案的有益效果在于，通过标识与待测试信号组别的对应关系，输出指定的若干待测试信号。
在一些可能的实现方式中，所述方法还包括：获取所述分组输出物理管脚的数量；所述将待测试信号分组为第一组至第N组，包括：按照所述分组输出物理管脚的数量将所述待测试信号分组为所述第一组至所述第N组，所述第一组至第N-1组待测试信号中每组待测试信号的数量是所述分组输出物理管脚的数量。该技术方案的有益效果在于，令分组输出物理管脚的数量是每组待测试信号的数量，由此多个分组输出物理管脚同时输出一组待测试信号。
第二方面，本申请提供了一种FPGA配置模块测试信号分组输出的实现电路，所述电路包括多路器和分组输出物理管脚；所述多路器用于将待测试信号分组为第一组至第N组，N是正整数；以及向所述分组输出物理管脚发送第k组待测试信号，k是不大于N的正整数；所述分组输出物理管脚用于输出所述第k组待测试信号。该技术方案的有益效果在于，多路器对待测试信号进行分组，并通过分组输出物理管脚实时输出其中一组待测试信号，待测试信号经过较少分组输出物理管脚直接输出，达到可以实时观测待测试信号的目的，由此，解决了采用JTAG接口输出待测试信号时工作速率受限于TCK时钟频率，当FPGA配置模块内部的逻辑变化速率较快时，JTAG无法实时采样测试信号的问题，分组输出物理管脚的数量可以根据实际应用中的需求来调整，当每组待测试信号较多时可以设置更多的分组输出物理管脚，当每组待测试信号较少时可以设置更少的分组输出物理管脚。
在一些可能的实现方式中，所述电路还包括分组控制器，所述分组控制器用于接收第k标识并发送至所述多路器，所述第k标识用于指示所述多路器输出所述第k组待测试信号；所述多路器还用于响应于所述第k标识，向所述分组输出物理管脚发送第k组待测试信号。该技术方案的有益效果在于，通过标识与待测试信号组别的对应关系，输出指定的若干待测试信号。
在一些可能的实现方式中，所述第k标识是二进制表示的数值k，所述分组控制器是可配置寄存器，所述可配置寄存器的值是上位机通过JTAG接口改变的，所述上位机用于接收用户配置的k并通过所述JTAG接口发送至所述可配置寄存器。该技术方案的有益效果在于，通过可配置寄存器的值来指定输出的待测试信号，分组控制器也可以通过FPGA外部管脚来操控，但这样就需要占用额外的FPGA管脚，分组控制器可以由多种方式来实现，通过JTAG功能逻辑电路来实现最为简单方便。
在一些可能的实现方式中，所述多路器还用于获取所述分组输出物理管脚的数量；以及按照所述分组输出物理管脚的数量将所述待测试信号分组为所述第一组至所述第N组，所述第一组至第N-1组待测试信号中每组待测试信号的数量是所述分组输出物理管脚的数量。该技术方案的有益效果在于，令分组输出物理管脚的数量是每组待测试信号的数量，由此多个分组输出物理管脚同时输出一组待测试信号。
在一些可能的实现方式中，所述分组输出物理管脚设置于FPGA配置模块内部。该技术方案的有益效果在于，通过FPGA内部的分组输出物理管脚输出待测试信号，配置模块的结构更紧凑。
第三方面，本申请提供了一种FPGA配置模块，所述FPGA配置模块包括上述任一项FPGA配置模块测试信号分组输出的实现电路。
在一些可能的实现方式中，所述FPGA配置模块还包括JTAG功能逻辑电路部分，所述JTAG功能逻辑电路部分通过JTAG接口与上位机连接，所述JTAG功能逻辑电路部分还分别与所述分组控制器、所述多路器连接；所述JTAG功能逻辑电路部分用于输出待测试信号至所述多路器；以及接收所述第k标识并发送至所述分组控制器。该技术方案的有益效果在于，通过JTAG功能逻辑电路部分将上位机输入的第k标识发送至分组控制器，并将待测试信号发送至多路器。
第四方面，本申请提供了一种电子设备，包括存储器和处理器，所述存储器存储有计算机程序，所述处理器执行所述计算机程序时实现上述任一项方法的步骤。
第五方面，本申请提供了一种计算机可读存储介质，存储有计算机程序，所述计算机程序被处理器执行时实现上述任一项方法的步骤。
与现有技术相比，本申请的有益效果包括：
本申请公开了FPGA配置模块及其测试信号分组输出的实现方法、电路、电子设备、计算机可读存储介质，对待测试信号进行分组，并通过分组输出物理管脚实时输出其中一组待测试信号，待测试信号经过较少分组输出物理管脚直接输出，达到可以实时观测待测试信号的目的，由此，解决了采用JTAG接口输出待测试信号时工作速率受限于TCK时钟频率，当FPGA配置模块内部的逻辑变化速率较快时，JTAG无法实时采样测试信号的问题，分组输出物理管脚的数量可以根据实际应用中的需求来调整，当每组待测试信号较多时可以设置更多的分组输出物理管脚，当每组待测试信号较少时可以设置更少的分组输出物理管脚。
附图说明
下面结合附图和实施例对本申请进一步说明。
图1是本申请实施例提供的一种FPGA器件的结构示意图；
图2是本申请实施例提供的一种JTAG接口到FPGA配置模块的接入方法的流程示意图；
图3是本申请实施例提供的一种FPGA配置模块测试信号分组输出的实现方法的流程示意图；
图4是本申请实施例提供的一种FPGA配置模块测试信号分组输出的实现方法的流程示意图；
图5是本申请实施例提供的一种FPGA配置模块的结构示意图；
图6是本申请实施例提供的一种电子设备的结构示意图。
具体实施方式
下面，结合附图以及具体实施方式，对本申请做进一步描述，需要说明的是，在不相冲突的前提下，以下描述的各实施例之间或各技术特征之间可以任意组合形成新的实施例。
参见图3，本申请实施例提供了一种FPGA配置模块测试信号分组输出的实现方法，所述方法包括步骤S101～S102。
步骤S101：将待测试信号分组为第一组至第N组，N是正整数。基于实际应用中的需求，N可以是任意正整数，例如可以将待测试信号分组为3组、10组或者100组。
步骤S102：向分组输出物理管脚发送第k组待测试信号，以使所述分组输出物理管脚输出所述第k组待测试信号，k是不大于N的正整数。k例如是6，则分组输出物理管脚输出的是第6组待测试信号。
对待测试信号进行分组，并通过分组输出物理管脚实时输出其中一组待测试信号，待测试信号经过较少分组输出物理管脚直接输出，达到可以实时观测待测试信号的目的，由此，解决了采用JTAG接口输出待测试信号时工作速率受限于TCK时钟频率，当FPGA配置模块内部的逻辑变化速率较快时，JTAG无法实时采样测试信号的问题，分组输出物理管脚的数量可以根据实际应用中的需求来调整，当每组待测试信号较多时可以设置更多的分组输出物理管脚，当每组待测试信号较少时可以设置更少的分组输出物理管脚。
在一些可能的实现方式中，可以通过标识与待测试信号组别的对应关系，输出指定的若干待测试信号。具体而言，参见图4，所述方法还可以包括步骤S100：接收第k标识，所述第k标识用于指示输出所述第k组待测试信号。其中，所述第k标识可以是二进制表示的数值k。例如k＝6，第k标识是110。
所述步骤S102可以包括：响应于所述第k标识，向所述分组输出物理管脚发送第k组待测试信号。
在一些可能的实现方式中，可以令分组输出物理管脚的数量是每组待测试信号的数量，由此多个分组输出物理管脚同时输出一组待测试信号。具体而言，所述方法还可以包括：获取所述分组输出物理管脚的数量。
所述步骤S101可以包括：按照所述分组输出物理管脚的数量将所述待测试信号分组为所述第一组至所述第N组，所述第一组至第N-1组待测试信号中每组待测试信号的数量是所述分组输出物理管脚的数量。
参见图5，本申请实施例还提供了一种FPGA配置模块测试信号分组输出的实现电路，所述电路包括多路器和分组输出物理管脚。
其中，所述多路器用于将待测试信号分组为第一组至第N组，N是正整数；以及向所述分组输出物理管脚发送第k组待测试信号，k是不大于N的正整数。
所述分组输出物理管脚用于输出所述第k组待测试信号。
多路器对待测试信号进行分组，并通过分组输出物理管脚实时输出其中一组待测试信号，待测试信号经过较少分组输出物理管脚直接输出，达到可以实时观测待测试信号的目的，由此，解决了采用JTAG接口输出待测试信号时工作速率受限于TCK时钟频率，当FPGA配置模块内部的逻辑变化速率较快时，JTAG无法实时采样测试信号的问题，分组输出物理管脚的数量可以根据实际应用中的需求来调整，当每组待测试信号较多时可以设置更多的分组输出物理管脚，当每组待测试信号较少时可以设置更少的分组输出物理管脚。
在一些可能的实现方式中，继续参见图5，所述电路还可以包括分组控制器，所述分组控制器用于接收第k标识并发送至所述多路器，所述第k标识用于指示所述多路器输出所述第k组待测试信号。所述多路器还可以用于响应于所述第k标识，向所述分组输出物理管脚发送第k组待测试信号。通过标识与待测试信号组别的对应关系，输出指定的若干待测试信号。
在一些可能的实现方式中，所述第k标识可以是二进制表示的数值k，所述分组控制器可以是可配置寄存器，所述可配置寄存器的值是上位机通过JTAG接口改变的，所述上位机用于接收用户配置的k并通过所述JTAG接口发送至所述可配置寄存器。通过可配置寄存器的值来指定输出的待测试信号。具体而言，当分祖控制器采用m位二进制测试信号分组控制时，最多可以将待测试信号分为2m-1组。例如当m＝4时，最多可以将待测试信号分为15组。分组控制器也可以通过FPGA外部管脚来操控，但这样就需要占用额外的FPGA管脚，分组控制器可以由多种方式来实现，通过JTAG功能逻辑电路来实现最为简单方便。
在一些可能的实现方式中，所述多路器还可以用于获取所述分组输出物理管脚的数量；以及按照所述分组输出物理管脚的数量将所述待测试信号分组为所述第一组至所述第N组，所述第一组至第N-1组待测试信号中每组待测试信号的数量是所述分组输出物理管脚的数量。令分组输出物理管脚的数量是每组待测试信号的数量，由此多个分组输出物理管脚同时输出一组待测试信号。
在一些可能的实现方式中，所述分组输出物理管脚可以设置于FPGA配置模块内部。通过FPGA内部的分组输出物理管脚输出待测试信号，相比于将分组输出物理管脚设置于FPGA外部，配置模块的结构更紧凑。
继续参见图5，本申请实施例还提供了一种FPGA配置模块，所述FPGA配置模块包括上述任一项FPGA配置模块测试信号分组输出的实现电路。
在一些可能的实现方式中，所述FPGA配置模块还可以包括JTAG功能逻辑电路部分，所述JTAG功能逻辑电路部分通过JTAG接口与上位机连接，所述JTAG功能逻辑电路部分还分别与所述分组控制器、所述多路器连接。所述JTAG功能逻辑电路部分用于输出待测试信号至所述多路器；以及接收所述第k标识并发送至所述分组控制器。通过JTAG功能逻辑电路部分将上位机输入的第k标识发送至分组控制器，并将待测试信号发送至多路器。
继续参见图5，本申请实施例还提供了一种FPGA配置模块，所述FPGA配置模块包括101～109。
101：上位机，通常情况下是计算机，也可以是其它配备微处理器的设备，需具备JTAG接口驱动能力。
102：JTAG接口，通常情况下由TCK、TMS、TDI和TDO这4根信号线组成，实际应用中可以接入一个JTAG下载器，JTAG下载器可以将上位机101的驱动控制传递到信号线上。
103：JTAG功能逻辑电路，至少包含TAP、ID和DR逻辑，该逻辑实现必须符合IEEE1149.1标准，这是通用接口标准，本文中不做赘述。
104：待测试信号，待测试信号可以是待测试信号组，待测试信号组由电路设计者自定义。待测试信号组包含的有效信息越多，FPGA配置模块的可测试性就越好。有效信息例如是信号本身及其数量、状态。
105：分组控制器，通常情况下这是一个可配置寄存器，上位机101可以通过JTAG接口102改变该寄存器的值。分组控制器105也可以通过FPGA外部管脚来操控，但这样就需要占用额外的FPGA管脚。分组控制器105可以由多种方式来实现，本申请实施例通过JTAG功能逻辑电路来实现，这样的实现方案最为简单方便。
106：分组输出物理管脚，由若干FPGA物理管脚组成，可以是任意数量大于1的管脚集合。待测试信号在经过分组后会直接由分组输出物理管脚输出，测试人员可以通过测试仪器对待测试信号进行实时观测。
107：MUX(Multiplexer，多路器)，根据分组控制器105的值，从待测试信号104中选择若干信号，选择出来的信号数量应该等于分组输出物理管脚106的数量。
108：其它配置逻辑电路，除开JTAG功能逻辑电路103、分组控制器105、待测试信号104和MUX107之外的其它FPGA配置模块逻辑电路。
109：FPGA配置模块，即包含了JTAG功能逻辑电路103、分组控制器105、待测试信号104、MUX107和其他配置逻辑电路108在内的所有FPGA配置模块逻辑电路。
106和107是本申请实施例的重要电路组成结构，其它各个结构部分与传统的JTAG测试方案是相类似的，下面将列出106和107的实现伪代码(基于verilog)。
106：
107：
在上位机的控制下，通过JTAG接口和FPGA配置模块内的JTAG功能逻辑电路，将FPGA配置模块内的待测试信号进行分组，然后将分组后的待测试信号通过FPGA物理管脚输出；与此同时，传统的典型JTAG测试电路仍然保留，上位机可以通过传统方案对待测试信号进行监测和访问。
参见图6，本申请实施例中还提供了一种电子设备，包括存储器301和处理器302，所述存储器301存储有计算机程序，所述处理器302执行所述计算机程序时实现上述任一项方法的步骤。
其中，存储器301作为一种非易失性计算机可读存储介质，可用于存储非易失性软件程序、非易失性计算机可执行程序以及模块。存储器301可以包括至少一种类型的存储介质，例如可以包括闪存、硬盘、多媒体卡、卡型存储器、随机访问存储器(RandomAccessMemory，RAM)、静态随机访问存储器(Static Random Access Memory，SRAM)、可编程只读存储器(Programmable Read Only Memory，PROM)、只读存储器(Read Only Memory，ROM)、带电可擦除可编程只读存储器(Electrically Erasable Programmable Read-OnlyMemory，EEPROM)、磁性存储器、磁盘、光盘等等。存储器301是能够用于携带或存储具有指令或数据结构形式的期望的程序代码并能够由计算机存取的任何其他介质，但不限于此。本申请实施例中的存储器301还可以是电路或者其它任意能够实现存储功能的装置，用于存储程序指令和/或数据。
处理器302是计算机设备的控制中心，可以利用各种接口和线路连接计算机设备的各个部分，通过运行或执行存储在存储器301内的指令以及调用存储在存储器301内的数据，实现FPGA配置模块测试信号分组输出的实现。可选的，处理器302可包括一个或多个处理单元，处理器302可集成应用处理器和调制解调处理器，其中，应用处理器主要处理操作系统、用户界面和应用程序等，调制解调处理器主要处理无线通信。可以理解的是，上述调制解调处理器也可以不集成到处理器302中。在一些实施例中，处理器302和存储器301可以在同一芯片上实现，在一些实施例中，它们也可以在独立的芯片上分别实现。
处理器302可以是通用处理器，例如中央处理器(CPU)、数字信号处理器、专用集成电路(Application Specific Integrated Circuit，ASIC)、现场可编程门阵列或者其他可编程逻辑器件、分立门或者晶体管逻辑器件、分立硬件组件，可以实现或者执行本申请实施例中公开的各方法、步骤及逻辑框图。通用处理器可以是微处理器或者任何常规的处理器等。结合本申请实施例所公开的方法的步骤可以直接体现为硬件处理器执行完成，或者用处理器中的硬件及软件模块组合执行完成。
基于同一发明构思，本申请实施例还提供了一种计算机可读存储介质，存储有计算机程序，所述计算机程序被处理器302执行时实现上述任一项方法的步骤。
本领域内的技术人员应明白，本申请的实施例可提供为方法或计算机程序产品。因此，本申请可采用完全硬件实施例、完全软件实施例、或结合软件和硬件方面的实施例的形式。而且，本申请可采用在一个或多个其中包含有计算机可用程序代码的计算机可用存储介质(包括但不限于磁盘存储器、CD-ROM、光学存储器等)上实施的计算机程序产品的形式。
本申请是参照根据本申请实施例的方法、设备(系统)、和计算机程序产品的流程图和/或方框图来描述的。应理解可由计算机程序指令实现流程图和/或方框图中的每一流程和/或方框、以及流程图和/或方框图中的流程和/或方框的结合。可提供这些计算机程序指令到通用计算机、专用计算机、嵌入式处理机或其他可编程数据处理设备的处理器以产生一个机器，使得通过计算机或其他可编程数据处理设备的处理器执行的指令产生用于实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能的装置。
这些计算机程序指令也可存储在能引导计算机或其他可编程数据处理设备以特定方式工作的计算机可读存储器中，使得存储在该计算机可读存储器中的指令产生包括指令装置的制造品，该指令装置实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能。
这些计算机程序指令也可装载到计算机或其他可编程数据处理设备上，使得在计算机或其他可编程设备上执行一系列操作步骤以产生计算机实现的处理，从而在计算机或其他可编程设备上执行的指令提供用于实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能的步骤。
本申请从使用目的上，效能上，进步及新颖性等观点进行阐述，其设置有的实用进步性，已符合专利法所强调的功能增进及使用要件，本申请以上的说明及附图，仅为本申请的较佳实施例而已，并非以此局限本申请，因此，凡一切与本申请构造，装置，特征等近似、雷同的，即凡依本申请专利申请范围所作的等同替换或修饰等，皆应属本申请的专利申请保护的范围之内。

Claims (6)

1.一种FPGA配置模块测试信号分组输出的实现方法，其特征在于，所述方法用于FPGA配置模块的测试，所述方法包括：
获取所述分组输出物理管脚的数量；
将待测试信号分组为第一组至第N组，N是正整数；
接收第k标识，所述第k标识用于指示输出所述第k组待测试信号；
向分组输出物理管脚发送第k组待测试信号，以使所述分组输出物理管脚输出所述第k组待测试信号，k是不大于N的正整数；
所述将待测试信号分组为第一组至第N组，包括：
按照所述分组输出物理管脚的数量将所述待测试信号分组为所述第一组至所述第N组，所述第一组至第N-1组待测试信号中每组待测试信号的数量是所述分组输出物理管脚的数量；
所述向分组输出物理管脚发送第k组待测试信号，包括：
响应于所述第k标识，向所述分组输出物理管脚发送第k组待测试信号；
所述以使所述分组输出物理管脚输出所述第k组待测试信号，包括：以使多个分组输出物理管脚同时输出所述第k组待测试信号。
2.一种FPGA配置模块测试信号分组输出的实现电路，其特征在于，所述电路用于FPGA配置模块的测试，所述电路包括多路器和分组输出物理管脚；
所述多路器用于将待测试信号分组为第一组至第N组，N是正整数；以及向所述分组输出物理管脚发送第k组待测试信号，k是不大于N的正整数；
所述分组输出物理管脚用于输出所述第k组待测试信号；
所述电路还包括分组控制器，所述分组控制器用于接收第k标识并发送至所述多路器，所述第k标识用于指示所述多路器输出所述第k组待测试信号；
所述多路器还用于响应于所述第k标识，向所述分组输出物理管脚发送第k组待测试信号，以使多个分组输出物理管脚同时输出所述第k组待测试信号；
所述多路器还用于获取所述分组输出物理管脚的数量；以及按照所述分组输出物理管脚的数量将所述待测试信号分组为所述第一组至所述第N组，所述第一组至第N-1组待测试信号中每组待测试信号的数量是所述分组输出物理管脚的数量。
3.根据权利要求2所述的FPGA配置模块测试信号分组输出的实现电路，其特征在于，所述第k标识是二进制表示的数值k，所述分组控制器是可配置寄存器，所述可配置寄存器的值是上位机通过JTAG接口改变的，所述上位机用于接收用户配置的k并通过所述JTAG接口发送至所述可配置寄存器。
4.根据权利要求2所述的FPGA配置模块测试信号分组输出的实现电路，其特征在于，所述分组输出物理管脚设置于FPGA配置模块内部。
5.一种FPGA配置模块，其特征在于，所述FPGA配置模块包括权利要求2-4任一项所述的FPGA配置模块测试信号分组输出的实现电路。
6.根据权利要求5所述的FPGA配置模块，其特征在于，所述FPGA配置模块还包括JTAG功能逻辑电路部分，所述JTAG功能逻辑电路部分通过JTAG接口与上位机连接，所述JTAG功能逻辑电路部分还分别与所述分组控制器、所述多路器连接；
所述JTAG功能逻辑电路部分用于输出待测试信号至所述多路器；以及接收所述第k标识并发送至所述分组控制器。
CN202010561448.6A 2020-06-18 2020-06-18 Fpga配置模块及其测试信号分组输出的实现方法、电路 Active CN111709201B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202010561448.6A CN111709201B (zh) 2020-06-18 2020-06-18 Fpga配置模块及其测试信号分组输出的实现方法、电路

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202010561448.6A CN111709201B (zh) 2020-06-18 2020-06-18 Fpga配置模块及其测试信号分组输出的实现方法、电路

Publications (2)

Publication Number Publication Date
CN111709201A CN111709201A (zh) 2020-09-25
CN111709201B true CN111709201B (zh) 2023-09-15

Family

ID=72542848

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202010561448.6A Active CN111709201B (zh) 2020-06-18 2020-06-18 Fpga配置模块及其测试信号分组输出的实现方法、电路

Country Status (1)

Country Link
CN (1) CN111709201B (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112787664B (zh) * 2021-02-18 2024-01-26 北京欣博电子科技有限公司 一种基于多时钟源的asic自动分频方法及装置

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6490700B1 (en) * 1998-05-13 2002-12-03 Advantest Corporation Memory device testing apparatus and data selection circuit
CN102955127A (zh) * 2011-08-31 2013-03-06 北京中电华大电子设计有限责任公司 一种用于大规模fpga设计中的调试方法

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8332795B2 (en) * 2009-12-15 2012-12-11 Apple Inc. Automated pin multiplexing for programmable logic device implementation of integrated circuit design

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6490700B1 (en) * 1998-05-13 2002-12-03 Advantest Corporation Memory device testing apparatus and data selection circuit
CN102955127A (zh) * 2011-08-31 2013-03-06 北京中电华大电子设计有限责任公司 一种用于大规模fpga设计中的调试方法

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
文常保 ; 吴忠秉 ; 雪程飞 ; 姚世朋 ; 李演明 ; 李阳 ; 王澄宇 ; .一种用于逻辑分析仪的FPGA测试接口电路.实验室研究与探索.2017,(11),全文. *

Also Published As

Publication number Publication date
CN111709201A (zh) 2020-09-25

Similar Documents

Publication Publication Date Title
US6314539B1 (en) Boundary-scan register cell with bypass circuit
US11448697B2 (en) Apparatus for device access port selection
US10281524B2 (en) Test partition external input/output interface control for test partitions in a semiconductor
US6686759B1 (en) Techniques for testing embedded cores in multi-core integrated circuit designs
US9121892B2 (en) Semiconductor circuit and methodology for in-system scan testing
US8650524B1 (en) Method and apparatus for low-pin count testing of integrated circuits
US8904256B1 (en) Method and apparatus for low-pin count testing of integrated circuits
US20160349320A1 (en) Remote bus wrapper for testing remote cores using automatic test pattern generation and other techniques
US20100318863A1 (en) Parallel and serial access to test compression architectures
US20200064405A1 (en) Combinatorial serial and parallel test access port selection in a jtag interface
CN100547425C (zh) 集成电路的测试
US5077740A (en) Logic circuit having normal input/output data paths disabled when test data is transferred during macrocell testing
US7111217B1 (en) Method and system for flexibly nesting JTAG TAP controllers for FPGA-based system-on-chip (SoC)
CN111709201B (zh) Fpga配置模块及其测试信号分组输出的实现方法、电路
US7284174B2 (en) Enhanced JTAG interface
US7073110B1 (en) Method and system for programmable boundary-scan instruction register
US6990619B1 (en) System and method for automatically retargeting test vectors between different tester types
US20030149926A1 (en) Single scan chain in hierarchiacally bisted designs
US20220187370A1 (en) Circuits And Methods For Configurable Scan Chains
Marchetti et al. Programming flash memory with boundary scan using general purpose digital instrumentation
US8645779B2 (en) Scan testing of integrated circuits and on-chip modules
CN116467123A (zh) 用于柔性ram加载的方法和装置
CN115828841A (zh) 一种基于边界扫描链的系统级内建自测试的集成设计方法
JPH026772A (ja) 集積回路
JP2003248036A (ja) 半導体回路のテスト方法、及びテスト装置

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
CB02 Change of applicant information
CB02 Change of applicant information

Address after: 200434 Room 202, building 5, No. 500, Memorial Road, Hongkou District, Shanghai

Applicant after: Shanghai Anlu Information Technology Co.,Ltd.

Address before: Room 501-504, building 9, Pudong Software Park, 498 GuoShouJing Road, Pudong New Area, Shanghai, 201203

Applicant before: ANLOGIC INFOTECH Co.,Ltd.

GR01 Patent grant
GR01 Patent grant