JP2003248036A - 半導体回路のテスト方法、及びテスト装置 - Google Patents
半導体回路のテスト方法、及びテスト装置Info
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- JP2003248036A JP2003248036A JP2002050746A JP2002050746A JP2003248036A JP 2003248036 A JP2003248036 A JP 2003248036A JP 2002050746 A JP2002050746 A JP 2002050746A JP 2002050746 A JP2002050746 A JP 2002050746A JP 2003248036 A JP2003248036 A JP 2003248036A
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Abstract
(57)【要約】
【課題】 テストパターンデータ長を抑えるとともに、
そのシフト回数を少なくして、テスト時間を短縮でき
る。 【解決手段】 スキャンテスト回路と被ターゲット回路
１０との間に接続される複数のバウンダリスキャンレジ
スタＢＳＲを入力セル群１２及び出力セル群１３に分
け、スキャン入力端子ＴＤＩから入力セル群１２、出力
セル群１３、スキャン出力端子ＴＤＯの順に接続してス
キャンチェーンを構成している。スキャンテスト回路か
らスキャンチェーンに対して、被ターゲット回路１０の
バウンダリスキャンテストのためのテスト信号を供給す
る。この半導体回路のテスト方法では、従来のシフト回
数を半分にしたテスト信号を供給するだけで、入力セル
群１２のバウンダリスキャンレジスタＢＳＲ１，２に対
して被ターゲット回路１０への入力信号値が設定され、
出力セル群１３のバウンダリスキャンレジスタＢＳＲ
３，４からは被ターゲット回路１０の出力結果が出力さ
れる。
そのシフト回数を少なくして、テスト時間を短縮でき
る。 【解決手段】 スキャンテスト回路と被ターゲット回路
１０との間に接続される複数のバウンダリスキャンレジ
スタＢＳＲを入力セル群１２及び出力セル群１３に分
け、スキャン入力端子ＴＤＩから入力セル群１２、出力
セル群１３、スキャン出力端子ＴＤＯの順に接続してス
キャンチェーンを構成している。スキャンテスト回路か
らスキャンチェーンに対して、被ターゲット回路１０の
バウンダリスキャンテストのためのテスト信号を供給す
る。この半導体回路のテスト方法では、従来のシフト回
数を半分にしたテスト信号を供給するだけで、入力セル
群１２のバウンダリスキャンレジスタＢＳＲ１，２に対
して被ターゲット回路１０への入力信号値が設定され、
出力セル群１３のバウンダリスキャンレジスタＢＳＲ
３，４からは被ターゲット回路１０の出力結果が出力さ
れる。
Description
【０００１】
【発明の属する技術分野】この発明は、被ターゲット回
路のバウンダリスキャンテストを実行する半導体回路の
テスト方法、及びテスト装置に関し、特に、半導体集積
回路に関する設計データをテストして機能確認し、ある
いは実デバイスの故障診断テストを行うテスト方法、及
びテスト装置に関する。
路のバウンダリスキャンテストを実行する半導体回路の
テスト方法、及びテスト装置に関し、特に、半導体集積
回路に関する設計データをテストして機能確認し、ある
いは実デバイスの故障診断テストを行うテスト方法、及
びテスト装置に関する。
【０００２】
【従来の技術】ディジタル分野の半導体装置の機能確認
や故障診断を行う場合、できるだけ少ないテスト信号を
用いて、設計データのテストや実デバイスのテストを行
うことが望ましい。そのような場合、一般に、スキャン
テストされる半導体回路（スキャンテスト回路）にはテ
スト信号としてシリアルデータからなるテストパターン
データが入力され、複数回のシフト動作によって被ター
ゲット回路のバウンダリスキャンテストが実行される。
や故障診断を行う場合、できるだけ少ないテスト信号を
用いて、設計データのテストや実デバイスのテストを行
うことが望ましい。そのような場合、一般に、スキャン
テストされる半導体回路（スキャンテスト回路）にはテ
スト信号としてシリアルデータからなるテストパターン
データが入力され、複数回のシフト動作によって被ター
ゲット回路のバウンダリスキャンテストが実行される。
【０００３】このバウンダリスキャンテストは、被ター
ゲット回路の入出力信号を利用したテスト方法であっ
て、予め半導体装置の被ターゲット回路に対して、複数
のバウンダリスキャンセルＢＳＣによってシフトレジス
タ（バウンダリスキャンレジスタ）を形成し、入力端子
ＴＤＩから出力端子ＴＤＯにテスト信号をシフトしてテ
ストが実行される。
ゲット回路の入出力信号を利用したテスト方法であっ
て、予め半導体装置の被ターゲット回路に対して、複数
のバウンダリスキャンセルＢＳＣによってシフトレジス
タ（バウンダリスキャンレジスタ）を形成し、入力端子
ＴＤＩから出力端子ＴＤＯにテスト信号をシフトしてテ
ストが実行される。
【０００４】図１９は、従来のバウンダリスキャンテス
トが実施される半導体回路の一例を示す図である。スキ
ャンテストされる半導体回路１は、被ターゲット回路１
０へのデータ入力端子ＩＮ１、ＩＮ２と被ターゲット回
路１０からのデータ出力端子ＯＵＴ１、ＯＵＴ２を備え
ている。データ入力端子ＩＮ１、ＩＮ２からは、それぞ
れバウンダリスキャンセルを構成するレジスタＢＳＲ
１、ＢＳＲ２を介して２つの論理信号が被ターゲット回
路１０に入力され、データ出力端子ＯＵＴ１、ＯＵＴ２
からは、レジスタＢＳＲ３、ＢＳＲ４を介して２つの論
理信号が出力される。
トが実施される半導体回路の一例を示す図である。スキ
ャンテストされる半導体回路１は、被ターゲット回路１
０へのデータ入力端子ＩＮ１、ＩＮ２と被ターゲット回
路１０からのデータ出力端子ＯＵＴ１、ＯＵＴ２を備え
ている。データ入力端子ＩＮ１、ＩＮ２からは、それぞ
れバウンダリスキャンセルを構成するレジスタＢＳＲ
１、ＢＳＲ２を介して２つの論理信号が被ターゲット回
路１０に入力され、データ出力端子ＯＵＴ１、ＯＵＴ２
からは、レジスタＢＳＲ３、ＢＳＲ４を介して２つの論
理信号が出力される。
【０００５】これらのレジスタＢＳＲ１〜ＢＳＲ４は、
テスト信号の入力端子ＴＤＩ−ＢＳＲ４−ＢＳＲ１−Ｂ
ＳＲ３−ＢＳＲ２−出力端子ＴＤＯの順に接続され、一
組のスキャンチェーンが構成されている。また、半導体
回路１にはレジスタＢＳＲ１〜ＢＳＲ４へのテスト信号
や制御データの流れをコントロールするＴＡＰ（テスト
アクセスポート）コントローラ１１が配置されていて、
ここには、図示しないスキャンテスト回路からテストク
ロックＴＣＫ、テストモードセレクト制御信号ＴＭＳ、
初期化信号（テストリセット）ＴＲＳＴなどが入力され
ている。
テスト信号の入力端子ＴＤＩ−ＢＳＲ４−ＢＳＲ１−Ｂ
ＳＲ３−ＢＳＲ２−出力端子ＴＤＯの順に接続され、一
組のスキャンチェーンが構成されている。また、半導体
回路１にはレジスタＢＳＲ１〜ＢＳＲ４へのテスト信号
や制御データの流れをコントロールするＴＡＰ（テスト
アクセスポート）コントローラ１１が配置されていて、
ここには、図示しないスキャンテスト回路からテストク
ロックＴＣＫ、テストモードセレクト制御信号ＴＭＳ、
初期化信号（テストリセット）ＴＲＳＴなどが入力され
ている。
【０００６】テスト信号は、スキャンテスト回路からバ
ウンダリスキャンセル数に等しい数のビット列からなる
テストパターンとして、入力端子ＴＤＩから供給され、
半導体回路１内に構成されたスキャンチェーンの中をシ
フトする。各入力セル内に初めからシフトされているビ
ットの論理値は、バウンダリスキャンセルを駆動する信
号の値にしたがって更新される。例えば、セルを駆動す
る信号が論理“１”の場合、セル値は“１”になる。テ
スト信号は、スキャンチェーンの中をシフトして、更新
されてシフトアウトされる。シフトアウトされたビット
列はシステムの応答を表し、故障のない状態を表す１組
の基準値と比較される。シフトアウトされたビットスト
リームと１組の基準値に何らかの相違があれば、システ
ムが故障している可能性があることを示している。
ウンダリスキャンセル数に等しい数のビット列からなる
テストパターンとして、入力端子ＴＤＩから供給され、
半導体回路１内に構成されたスキャンチェーンの中をシ
フトする。各入力セル内に初めからシフトされているビ
ットの論理値は、バウンダリスキャンセルを駆動する信
号の値にしたがって更新される。例えば、セルを駆動す
る信号が論理“１”の場合、セル値は“１”になる。テ
スト信号は、スキャンチェーンの中をシフトして、更新
されてシフトアウトされる。シフトアウトされたビット
列はシステムの応答を表し、故障のない状態を表す１組
の基準値と比較される。シフトアウトされたビットスト
リームと１組の基準値に何らかの相違があれば、システ
ムが故障している可能性があることを示している。
【０００７】このように従来のバウンダリスキャンテス
トでは、被ターゲット回路１０に含まれるレジスタＢＳ
Ｒ１〜ＢＳＲ４の数だけテスト信号をシフトさせる必要
があり、またテスト信号のテストパターンデータは、レ
ジスタＢＳＲ１〜ＢＳＲ４の数に対応するビット数が必
要であった。
トでは、被ターゲット回路１０に含まれるレジスタＢＳ
Ｒ１〜ＢＳＲ４の数だけテスト信号をシフトさせる必要
があり、またテスト信号のテストパターンデータは、レ
ジスタＢＳＲ１〜ＢＳＲ４の数に対応するビット数が必
要であった。
【０００８】
【発明が解決しようとする課題】このように、従来のバ
ウンダリスキャンテストによって被ターゲット回路を検
証しようとする場合、テストパターンのデータ長は被タ
ーゲット回路の入出力信号数に応じて増加する。したが
って、複雑化した大規模な半導体集積回路装置のテスト
を行うときには、従来のテスト方法ではテスト時間が長
くなるという問題があった。
ウンダリスキャンテストによって被ターゲット回路を検
証しようとする場合、テストパターンのデータ長は被タ
ーゲット回路の入出力信号数に応じて増加する。したが
って、複雑化した大規模な半導体集積回路装置のテスト
を行うときには、従来のテスト方法ではテスト時間が長
くなるという問題があった。
【０００９】この発明の目的は、テストパターンデータ
長を抑えるとともに、そのシフト回数を少なくして、テ
スト時間を短縮できるテスト方法、及びテスト装置を提
供することにある。
長を抑えるとともに、そのシフト回数を少なくして、テ
スト時間を短縮できるテスト方法、及びテスト装置を提
供することにある。
【００１０】
【課題を解決するための手段】この発明によれば、上記
目的を達成するために、スキャン入力端子とスキャン出
力端子とに接続されたスキャンテスト回路によって、被
ターゲット回路のバウンダリスキャンテストを実行する
半導体回路のテスト方法が提供される。
目的を達成するために、スキャン入力端子とスキャン出
力端子とに接続されたスキャンテスト回路によって、被
ターゲット回路のバウンダリスキャンテストを実行する
半導体回路のテスト方法が提供される。
【００１１】この半導体回路のテスト方法は、前記スキ
ャンテスト回路と前記被ターゲット回路との間に接続さ
れる複数のバウンダリスキャンセルを入力セル群及び出
力セル群に分け、前記スキャン入力端子から前記入力セ
ル群、前記出力セル群、前記スキャン出力端子の順に接
続してスキャンチェーンを構成し、前記スキャンテスト
回路から前記スキャンチェーンに対して、前記被ターゲ
ット回路のバウンダリスキャンテストのためのテスト信
号を供給するように構成される。
ャンテスト回路と前記被ターゲット回路との間に接続さ
れる複数のバウンダリスキャンセルを入力セル群及び出
力セル群に分け、前記スキャン入力端子から前記入力セ
ル群、前記出力セル群、前記スキャン出力端子の順に接
続してスキャンチェーンを構成し、前記スキャンテスト
回路から前記スキャンチェーンに対して、前記被ターゲ
ット回路のバウンダリスキャンテストのためのテスト信
号を供給するように構成される。
【００１２】この半導体回路のテスト方法では、従来の
シフト回数を半分にしたテスト信号を供給するだけで、
入力セル群のバウンダリスキャンセルに対して被ターゲ
ット回路への入力信号値が設定され、出力セル群のバウ
ンダリスキャンセルからは被ターゲット回路の出力結果
が出力される。
シフト回数を半分にしたテスト信号を供給するだけで、
入力セル群のバウンダリスキャンセルに対して被ターゲ
ット回路への入力信号値が設定され、出力セル群のバウ
ンダリスキャンセルからは被ターゲット回路の出力結果
が出力される。
【００１３】また、前記バウンダリスキャンセルは、そ
れぞれｎ組の入力セル群と、前記入力セル群と同数の出
力セル群とに分割（ｎは自然数）され、ｎ組のスキャン
チェーンを構成していても良い。
れぞれｎ組の入力セル群と、前記入力セル群と同数の出
力セル群とに分割（ｎは自然数）され、ｎ組のスキャン
チェーンを構成していても良い。
【００１４】また、前記入力セル群と前記出力セル群と
に含まれるバウンダリスキャンセルの数が互いに異なっ
ている場合、前記バウンダリスキャンテストのためのテ
スト信号のシフト回数を、各セル群の多いほうのセル数
に一致させて前記スキャンテスト回路から供給すること
もできる。
に含まれるバウンダリスキャンセルの数が互いに異なっ
ている場合、前記バウンダリスキャンテストのためのテ
スト信号のシフト回数を、各セル群の多いほうのセル数
に一致させて前記スキャンテスト回路から供給すること
もできる。
【００１５】また、前記入力セル群と前記出力セル群と
に含まれるバウンダリスキャンセルの数が互いに等しい
場合、前記バウンダリスキャンテストのためのテスト信
号のシフト回数を、各セル群のセル数に一致させて前記
スキャンテスト回路から供給することもできる。
に含まれるバウンダリスキャンセルの数が互いに等しい
場合、前記バウンダリスキャンテストのためのテスト信
号のシフト回数を、各セル群のセル数に一致させて前記
スキャンテスト回路から供給することもできる。
【００１６】さらに、上記目的を達成するために、スキ
ャン入力端子からスキャン出力端子の間で、複数のバウ
ンダリスキャンセルを入力セル群、出力セル群に分けて
スキャンチェーンを構成している半導体回路に対して、
バウンダリスキャンテストを実行するための半導体回路
のテスト装置が提供される。
ャン入力端子からスキャン出力端子の間で、複数のバウ
ンダリスキャンセルを入力セル群、出力セル群に分けて
スキャンチェーンを構成している半導体回路に対して、
バウンダリスキャンテストを実行するための半導体回路
のテスト装置が提供される。
【００１７】この半導体回路のテスト装置は、前記入力
セル群と前記出力セル群とに含まれるバウンダリスキャ
ンセルの数が互いに異なっている場合、前記バウンダリ
スキャンテストのためのテスト信号のシフト回数をバウ
ンダリスキャンセル数の多いほうの数に一致させる手段
と、前記各セル群に含まれるバウンダリスキャンセルの
数が互いに等しい場合、前記シフト回数をバウンダリス
キャンセル数に一致させる手段とを備えている。
セル群と前記出力セル群とに含まれるバウンダリスキャ
ンセルの数が互いに異なっている場合、前記バウンダリ
スキャンテストのためのテスト信号のシフト回数をバウ
ンダリスキャンセル数の多いほうの数に一致させる手段
と、前記各セル群に含まれるバウンダリスキャンセルの
数が互いに等しい場合、前記シフト回数をバウンダリス
キャンセル数に一致させる手段とを備えている。
【００１８】
【発明の実施の形態】以下、この発明の実施の形態につ
いて、図面を参照して説明する。 （第一の実施の形態）図１は、実施の形態１のバウンダ
リスキャンテストが実施される半導体回路の構成を示す
図である。被ターゲット回路１０は、データ入力端子Ｉ
Ｎ１、ＩＮ２からの２つの論理信号が入力され、データ
出力端子ＯＵＴ１、ＯＵＴ２から２つの論理信号が出力
される構成であって、これらの入出力信号に対してそれ
ぞれ同等構成のレジスタからなるバウンダリスキャンレ
ジスタＢＳＲ１〜ＢＳＲ４が配置され、これらのバウン
ダリスキャンレジスタＢＳＲ１〜ＢＳＲ４によって一組
のスキャンチェーンが構成されている。これらのバウン
ダリスキャンレジスタＢＳＲ１〜ＢＳＲ４は、例えば図
２に示す構成のものであって、従来のバウンダリスキャ
ンテストと同等の構成の回路が利用される。
いて、図面を参照して説明する。 （第一の実施の形態）図１は、実施の形態１のバウンダ
リスキャンテストが実施される半導体回路の構成を示す
図である。被ターゲット回路１０は、データ入力端子Ｉ
Ｎ１、ＩＮ２からの２つの論理信号が入力され、データ
出力端子ＯＵＴ１、ＯＵＴ２から２つの論理信号が出力
される構成であって、これらの入出力信号に対してそれ
ぞれ同等構成のレジスタからなるバウンダリスキャンレ
ジスタＢＳＲ１〜ＢＳＲ４が配置され、これらのバウン
ダリスキャンレジスタＢＳＲ１〜ＢＳＲ４によって一組
のスキャンチェーンが構成されている。これらのバウン
ダリスキャンレジスタＢＳＲ１〜ＢＳＲ４は、例えば図
２に示す構成のものであって、従来のバウンダリスキャ
ンテストと同等の構成の回路が利用される。
【００１９】すでに図１９において説明した従来のテス
ト方法に対して、ここでは、４つのレジスタＢＳＲ１〜
ＢＳＲ４は、テスト信号の入力端子ＴＤＩ−ＢＳＲ１−
ＢＳＲ２−ＢＳＲ３−ＢＳＲ４−出力端子ＴＤＯの順に
接続されている点が異なっている。すなわち、入力側の
レジスタＢＳＲ１，２と出力側のレジスタＢＳＲ３，４
のように、バウンダリスキャンセルが入力セル群１２及
び出力セル群１３に分けられ、各々をスキャンチェーン
で繋いで、可能な限りのスキャンチェーンを作ってい
る。従来のテスト方法では、スキャンチェーンの接続順
序に制限はなかったが、ここでは、スキャンチェーンは
入力セル群１２から出力セル群１３の順に繋ぐように構
成される。
ト方法に対して、ここでは、４つのレジスタＢＳＲ１〜
ＢＳＲ４は、テスト信号の入力端子ＴＤＩ−ＢＳＲ１−
ＢＳＲ２−ＢＳＲ３−ＢＳＲ４−出力端子ＴＤＯの順に
接続されている点が異なっている。すなわち、入力側の
レジスタＢＳＲ１，２と出力側のレジスタＢＳＲ３，４
のように、バウンダリスキャンセルが入力セル群１２及
び出力セル群１３に分けられ、各々をスキャンチェーン
で繋いで、可能な限りのスキャンチェーンを作ってい
る。従来のテスト方法では、スキャンチェーンの接続順
序に制限はなかったが、ここでは、スキャンチェーンは
入力セル群１２から出力セル群１３の順に繋ぐように構
成される。
【００２０】また、半導体回路１にはレジスタＢＳＲ１
〜ＢＳＲ４へのテスト信号や制御データの流れをコント
ロールするＴＡＰコントローラ２０が配置されていて、
ここには、図示しないスキャンテスト回路からテストク
ロックＴＣＫ、テストモードセレクト制御信号ＴＭＳ、
初期化信号（テストリセット）ＴＲＳＴなどが入力され
ている。このＴＡＰコントローラ２０によって、被ター
ゲット回路１０のスキャンテストが制御される。
〜ＢＳＲ４へのテスト信号や制御データの流れをコント
ロールするＴＡＰコントローラ２０が配置されていて、
ここには、図示しないスキャンテスト回路からテストク
ロックＴＣＫ、テストモードセレクト制御信号ＴＭＳ、
初期化信号（テストリセット）ＴＲＳＴなどが入力され
ている。このＴＡＰコントローラ２０によって、被ター
ゲット回路１０のスキャンテストが制御される。
【００２１】図２は、バウンダリスキャンセルを構成す
るレジスタの一例を示す回路図である。レジスタＢＳＲ
は、入力マルチプレクサＭＵＸａ、出力マルチプレクサ
ＭＵＸｂ、シフト用フリップフロップＦＦａ、及びアッ
プデート用フリップフロップＦＦｂを含む。入力マルチ
プレクサＭＵＸａは、２入力１出力のセレクタを構成し
ており、その一方の入力には論理信号データＩＮが、他
方の入力にはテスト信号であるスキャンデータが入力さ
れる。入力マルチプレクサＭＵＸａには、制御信号とし
てShiftDRが供給され、シフト用フリップフロップＦＦ
ａへの入力を決定している。シフト用フリップフロップ
ＦＦａには、制御信号としてClockDRが供給され、スキ
ャンデータの出力タイミングを決定している。アップデ
ート用フリップフロップＦＦｂには、制御信号としてUp
dateDRが供給され、出力マルチプレクサＭＵＸｂの一方
の入力信号を出力している。
るレジスタの一例を示す回路図である。レジスタＢＳＲ
は、入力マルチプレクサＭＵＸａ、出力マルチプレクサ
ＭＵＸｂ、シフト用フリップフロップＦＦａ、及びアッ
プデート用フリップフロップＦＦｂを含む。入力マルチ
プレクサＭＵＸａは、２入力１出力のセレクタを構成し
ており、その一方の入力には論理信号データＩＮが、他
方の入力にはテスト信号であるスキャンデータが入力さ
れる。入力マルチプレクサＭＵＸａには、制御信号とし
てShiftDRが供給され、シフト用フリップフロップＦＦ
ａへの入力を決定している。シフト用フリップフロップ
ＦＦａには、制御信号としてClockDRが供給され、スキ
ャンデータの出力タイミングを決定している。アップデ
ート用フリップフロップＦＦｂには、制御信号としてUp
dateDRが供給され、出力マルチプレクサＭＵＸｂの一方
の入力信号を出力している。
【００２２】出力マルチプレクサＭＵＸｂは、MODE信号
によって論理信号データＩＮとアップデート用フリップ
フロップＦＦｂからの入力信号とを切り替えて出力する
ものである。このMODE信号は、バウンダリスキャンテス
トに際してテスト回路の動作モードに応じて通常動作モ
ードとテストモードとに切り替えられる。通常動作モー
ドでは、このMODE信号を制御して入力された論理信号デ
ータＩＮがそのまま出力マルチプレクサＭＵＸｂから論
理信号データＯＵＴとして出力される。しかし、テスト
モード時には、論理信号データＩＮが出力マルチプレク
サＭＵＸｂからそのまま出力されないように制御してい
る。
によって論理信号データＩＮとアップデート用フリップ
フロップＦＦｂからの入力信号とを切り替えて出力する
ものである。このMODE信号は、バウンダリスキャンテス
トに際してテスト回路の動作モードに応じて通常動作モ
ードとテストモードとに切り替えられる。通常動作モー
ドでは、このMODE信号を制御して入力された論理信号デ
ータＩＮがそのまま出力マルチプレクサＭＵＸｂから論
理信号データＯＵＴとして出力される。しかし、テスト
モード時には、論理信号データＩＮが出力マルチプレク
サＭＵＸｂからそのまま出力されないように制御してい
る。
【００２３】ここで、バウンダリスキャンテストの基本
動作は、キャプチャ動作、アップデート動作、及びシフ
ト動作の３つに区分できる。キャプチャ動作では、テス
ト回路からのShiftDR信号とClockDR信号によって、論理
信号データＩＮがシフト用フリップフロップＦＦａに取
り込まれるように制御している。アップデート動作で
は、テスト回路からのUpdateDR 信号によって、シフト
用フリップフロップＦＦａに保持されている信号値がア
ップデート用フリップフロップＦＦｂに取り込まれるよ
うに制御している。シフト動作では、ShiftDR信号とClo
ckDR信号によって、テスト回路からのスキャンデータの
値がシフト用フリップフロップＦＦａに取り込まれ、ス
キャンチェーンを介して次のバウンダリスキャンセルに
供給されるように制御している。
動作は、キャプチャ動作、アップデート動作、及びシフ
ト動作の３つに区分できる。キャプチャ動作では、テス
ト回路からのShiftDR信号とClockDR信号によって、論理
信号データＩＮがシフト用フリップフロップＦＦａに取
り込まれるように制御している。アップデート動作で
は、テスト回路からのUpdateDR 信号によって、シフト
用フリップフロップＦＦａに保持されている信号値がア
ップデート用フリップフロップＦＦｂに取り込まれるよ
うに制御している。シフト動作では、ShiftDR信号とClo
ckDR信号によって、テスト回路からのスキャンデータの
値がシフト用フリップフロップＦＦａに取り込まれ、ス
キャンチェーンを介して次のバウンダリスキャンセルに
供給されるように制御している。
【００２４】図３は、スキャンチェーンの構成を示すブ
ロック図である。この図３に示すように、スキャンチェ
ーンの配線が入力セル群１２から出力セル群１３の順に
繋がるように構成されていれば、スキャンデータがレジ
スタＢＳＲ１に入力した後、スキャンデータ出力へ繋が
るバウンダリスキャンレジスタＢＳＲ２にシフトされる
と同時に、被ターゲット回路１０の入力信号となる。ま
た、被ターゲット回路１０の出力値は、バウンダリスキ
ャンレジスタＢＳＲ３、ＢＳＲ４へ取り込まれると同時
に、その出力結果がスキャンデータとしてテスト回路に
出力される。したがって、図１に示す実施の形態１で
は、スキャンテスト信号のシフト回数は、入力セル群１
２と出力セル群１３の中のセルの最大数に等しい２回だ
け実施されれば、入力側のバウンダリスキャンレジスタ
ＢＳＲ１，ＢＳＲ２には被ターゲット回路１０に対する
入力値が設定され、出力側のバウンダリスキャンレジス
タＢＳＲ３，ＢＳＲ４からは被ターゲット回路１０の出
力結果が出力される。
ロック図である。この図３に示すように、スキャンチェ
ーンの配線が入力セル群１２から出力セル群１３の順に
繋がるように構成されていれば、スキャンデータがレジ
スタＢＳＲ１に入力した後、スキャンデータ出力へ繋が
るバウンダリスキャンレジスタＢＳＲ２にシフトされる
と同時に、被ターゲット回路１０の入力信号となる。ま
た、被ターゲット回路１０の出力値は、バウンダリスキ
ャンレジスタＢＳＲ３、ＢＳＲ４へ取り込まれると同時
に、その出力結果がスキャンデータとしてテスト回路に
出力される。したがって、図１に示す実施の形態１で
は、スキャンテスト信号のシフト回数は、入力セル群１
２と出力セル群１３の中のセルの最大数に等しい２回だ
け実施されれば、入力側のバウンダリスキャンレジスタ
ＢＳＲ１，ＢＳＲ２には被ターゲット回路１０に対する
入力値が設定され、出力側のバウンダリスキャンレジス
タＢＳＲ３，ＢＳＲ４からは被ターゲット回路１０の出
力結果が出力される。
【００２５】なお、入力セル群１２と出力セル群１３の
セル数が互いに一致していない場合であって、入力セル
群１２の数が出力セル群１３の数に対して少ない場合に
は、後に実施の形態３として説明するように、スキャン
データとして入力されるテスト信号のパターンデータに
ダミーデータを追加したテストパターンデータをシフト
すればよい。 （第二の実施の形態）図４は、実施の形態２のバウンダ
リスキャンテストが実施される半導体回路内の被ターゲ
ット回路を示す図である。この被ターゲット回路３０
は、データ入力端子の数４、データ出力端子の数３のバ
ウンダリスキャン回路を構成する前の状態を示してい
る。
セル数が互いに一致していない場合であって、入力セル
群１２の数が出力セル群１３の数に対して少ない場合に
は、後に実施の形態３として説明するように、スキャン
データとして入力されるテスト信号のパターンデータに
ダミーデータを追加したテストパターンデータをシフト
すればよい。 （第二の実施の形態）図４は、実施の形態２のバウンダ
リスキャンテストが実施される半導体回路内の被ターゲ
ット回路を示す図である。この被ターゲット回路３０
は、データ入力端子の数４、データ出力端子の数３のバ
ウンダリスキャン回路を構成する前の状態を示してい
る。
【００２６】図５は、図４の被ターゲット回路３０を含
む半導体回路の一構成例を示す図である。この半導体回
路２では、４つのレジスタＢＳＲ１〜ＢＳＲ４が入力セ
ル群１４を構成し、３つのレジスタＢＳＲ５〜ＢＳＲ７
が出力セル群１５を構成し、スキャンチェーンは入力セ
ル群１４から出力セル群１５の順に繋ぐように構成され
ている。この半導体回路２のスキャンチェーンは、テス
ト信号の入力端子ＴＤＩ−ＢＳＲ４−ＢＳＲ３−ＢＳＲ
２−ＢＳＲ１−ＢＳＲ５−ＢＳＲ６−ＢＳＲ７−出力端
子ＴＤＯの順に接続され、レジスタＢＳＲ１〜ＢＳＲ７
へのテスト信号や制御データの流れをコントロールする
ＴＡＰコントローラ２０も、同じ半導体回路２内に配置
されている。
む半導体回路の一構成例を示す図である。この半導体回
路２では、４つのレジスタＢＳＲ１〜ＢＳＲ４が入力セ
ル群１４を構成し、３つのレジスタＢＳＲ５〜ＢＳＲ７
が出力セル群１５を構成し、スキャンチェーンは入力セ
ル群１４から出力セル群１５の順に繋ぐように構成され
ている。この半導体回路２のスキャンチェーンは、テス
ト信号の入力端子ＴＤＩ−ＢＳＲ４−ＢＳＲ３−ＢＳＲ
２−ＢＳＲ１−ＢＳＲ５−ＢＳＲ６−ＢＳＲ７−出力端
子ＴＤＯの順に接続され、レジスタＢＳＲ１〜ＢＳＲ７
へのテスト信号や制御データの流れをコントロールする
ＴＡＰコントローラ２０も、同じ半導体回路２内に配置
されている。
【００２７】この図５に示す半導体回路２のテスト方法
では、テスト信号のシフト回数は、入力セル群１４と出
力セル群１５のセル数の最大数に等しい４回だけ実施さ
れればよい。
では、テスト信号のシフト回数は、入力セル群１４と出
力セル群１５のセル数の最大数に等しい４回だけ実施さ
れればよい。
【００２８】図６は、図４の被ターゲット回路を含む半
導体回路の別の構成例を示す図である。この半導体回路
３では、入力側のバウンダリスキャンレジスタＢＳＲ１
〜ＢＳＲ４を２組の入力セル群１６，１８に分割し、出
力側のバウンダリスキャンレジスタＢＳＲ５〜ＢＳＲ７
も２組の出力セル群１７，１９に分割して、２組のスキ
ャンチェーンが構成されている。ここでは、一つのＴＡ
Ｐコントローラ２０によって、被ターゲット回路３０の
スキャンテストを制御できる。
導体回路の別の構成例を示す図である。この半導体回路
３では、入力側のバウンダリスキャンレジスタＢＳＲ１
〜ＢＳＲ４を２組の入力セル群１６，１８に分割し、出
力側のバウンダリスキャンレジスタＢＳＲ５〜ＢＳＲ７
も２組の出力セル群１７，１９に分割して、２組のスキ
ャンチェーンが構成されている。ここでは、一つのＴＡ
Ｐコントローラ２０によって、被ターゲット回路３０の
スキャンテストを制御できる。
【００２９】また、この図６に示す半導体回路３のテス
ト方法では、テスト信号のシフト回数は、各入力セル群
１６，１８と各出力セル群１７，１９のセル数の最大数
に等しい２回だけ実施されればよい。
ト方法では、テスト信号のシフト回数は、各入力セル群
１６，１８と各出力セル群１７，１９のセル数の最大数
に等しい２回だけ実施されればよい。
【００３０】図７は、図４の被ターゲット回路を含む半
導体回路のさらに別の構成例を示す図である。この半導
体回路４では、４つの入力セル群と４つの出力セル群に
分割して、４組のスキャンチェーンが構成されている。
いずれのセル群も１つのバウンダリスキャンレジスタＢ
ＳＲしか含まないために、テスト信号のシフト回数は１
回となる。 （第三の実施の形態）図８は、実施の形態３のバウンダ
リスキャンテストが実施される半導体回路内の被ターゲ
ット回路を示す図である。この被ターゲット回路４０
は、２つの否定論理ゲート４１，４２から構成され、デ
ータ入力端子の数が１つで、データ出力端子の数が２つ
のバウンダリスキャン回路を構成する前の状態を示して
いる。
導体回路のさらに別の構成例を示す図である。この半導
体回路４では、４つの入力セル群と４つの出力セル群に
分割して、４組のスキャンチェーンが構成されている。
いずれのセル群も１つのバウンダリスキャンレジスタＢ
ＳＲしか含まないために、テスト信号のシフト回数は１
回となる。 （第三の実施の形態）図８は、実施の形態３のバウンダ
リスキャンテストが実施される半導体回路内の被ターゲ
ット回路を示す図である。この被ターゲット回路４０
は、２つの否定論理ゲート４１，４２から構成され、デ
ータ入力端子の数が１つで、データ出力端子の数が２つ
のバウンダリスキャン回路を構成する前の状態を示して
いる。
【００３１】図９は、図８の被ターゲット回路４０を含
む半導体回路の一構成例を示す図である。この半導体回
路５では、１つのレジスタＢＳＲ１が入力セル群４３を
構成し、２つのレジスタＢＳＲ２、ＢＳＲ３が出力セル
群４４を構成し、スキャンチェーンは入力セル群４３か
ら出力セル群４４の順に繋ぐように構成される。この半
導体回路５のスキャンチェーンは、テスト信号の入力端
子ＴＤＩ−ＢＳＲ１−ＢＳＲ２−ＢＳＲ３−出力端子Ｔ
ＤＯの順に接続され、レジスタＢＳＲ１〜ＢＳＲ３への
テスト信号や制御データの流れをコントロールするＴＡ
Ｐコントローラ２０も配置されている。
む半導体回路の一構成例を示す図である。この半導体回
路５では、１つのレジスタＢＳＲ１が入力セル群４３を
構成し、２つのレジスタＢＳＲ２、ＢＳＲ３が出力セル
群４４を構成し、スキャンチェーンは入力セル群４３か
ら出力セル群４４の順に繋ぐように構成される。この半
導体回路５のスキャンチェーンは、テスト信号の入力端
子ＴＤＩ−ＢＳＲ１−ＢＳＲ２−ＢＳＲ３−出力端子Ｔ
ＤＯの順に接続され、レジスタＢＳＲ１〜ＢＳＲ３への
テスト信号や制御データの流れをコントロールするＴＡ
Ｐコントローラ２０も配置されている。
【００３２】この図９に示す半導体回路５のテスト方法
では、テスト信号のシフト回数は、入力セル群４３と出
力セル群４４のセル数の最大数に等しい２回だけ実施さ
れることになる。被ターゲット回路４０のように、入力
セル群４３と出力セル群４４とに含まれるバウンダリス
キャンレジスタＢＳＲの数が互いに異なっている場合で
あって、入力セル群４３のセル数が出力セル群４４のセ
ル数より少ないときには、テスト信号の入力端子ＴＤＩ
から入力するテスト信号に対して、入力セル群４３のセ
ル数の不足分に対応する１ビットのダミーパターンビッ
トを付加すればよい。
では、テスト信号のシフト回数は、入力セル群４３と出
力セル群４４のセル数の最大数に等しい２回だけ実施さ
れることになる。被ターゲット回路４０のように、入力
セル群４３と出力セル群４４とに含まれるバウンダリス
キャンレジスタＢＳＲの数が互いに異なっている場合で
あって、入力セル群４３のセル数が出力セル群４４のセ
ル数より少ないときには、テスト信号の入力端子ＴＤＩ
から入力するテスト信号に対して、入力セル群４３のセ
ル数の不足分に対応する１ビットのダミーパターンビッ
トを付加すればよい。
【００３３】図１０は、図８の被ターゲット回路４０に
おける入力、出力の論理信号のテストパターンを示す
図、図１１は、図８の被ターゲット回路４０における従
来のテストパターンを示す図である。
おける入力、出力の論理信号のテストパターンを示す
図、図１１は、図８の被ターゲット回路４０における従
来のテストパターンを示す図である。
【００３４】これら図１０、図１１において、左欄「PA
T」はテストサイクル番号を表している。図１０のテス
トパターンは、従来のテストパターンを示す図１１と比
較すると、パターン数が９から６に減っている。したが
って、バウンダリスキャンテストの時間は、三分の二に
減っていることがわかる。また、シフト回数について
も、付加する入力ダミービットが２から１に減っている
ので、三分の二に減っている。
T」はテストサイクル番号を表している。図１０のテス
トパターンは、従来のテストパターンを示す図１１と比
較すると、パターン数が９から６に減っている。したが
って、バウンダリスキャンテストの時間は、三分の二に
減っていることがわかる。また、シフト回数について
も、付加する入力ダミービットが２から１に減っている
ので、三分の二に減っている。
【００３５】ここではバウンダリスキャンテストにより
被ターゲット回路４０のテストを行うことが目的なの
で、データ出力端子ＯＵＴ１の信号値はテストに影響し
ない。したがって、ダミーパターンビットの値は、１で
も０でも良い。しかし、一方のデータ出力端子ＯＵＴ１
の論理信号データを特定の設定値として出力しようとす
る場合、例えば以下に説明する図１２に示す通常のバウ
ンダリスキャンで行われるＥＸＴＥＳＴのように、実装
の良否確認を行うためには、出力される信号値はテスタ
により制御されなければならない。
被ターゲット回路４０のテストを行うことが目的なの
で、データ出力端子ＯＵＴ１の信号値はテストに影響し
ない。したがって、ダミーパターンビットの値は、１で
も０でも良い。しかし、一方のデータ出力端子ＯＵＴ１
の論理信号データを特定の設定値として出力しようとす
る場合、例えば以下に説明する図１２に示す通常のバウ
ンダリスキャンで行われるＥＸＴＥＳＴのように、実装
の良否確認を行うためには、出力される信号値はテスタ
により制御されなければならない。
【００３６】図１２は、図８に示す被ターゲット回路を
含む半導体回路５、６を並べて同一のプリント基板に配
置した場合における、物理的接続のチェックを行うため
のテスト方法を説明するための図である。
含む半導体回路５、６を並べて同一のプリント基板に配
置した場合における、物理的接続のチェックを行うため
のテスト方法を説明するための図である。
【００３７】このようなデバイスの物理的接続をチェッ
クするテストは、ＥＸＴＥＳＴと呼ばれている。この例
でも、スキャンシフトは２回繰り返すだけで、被ターゲ
ット回路４０の検証を外部のテスト装置によって行うこ
とができる。 （第四の実施の形態）図１３は、実施の形態４のバウン
ダリスキャンテストが実施される半導体回路内の被ター
ゲット回路を示す図である。この被ターゲット回路５０
は、２入力１出力の論理ゲート５１により構成され、デ
ータ入力端子の数が２つ、データ出力端子の数が１つの
バウンダリスキャン回路を構成する前の状態を示してい
る。
クするテストは、ＥＸＴＥＳＴと呼ばれている。この例
でも、スキャンシフトは２回繰り返すだけで、被ターゲ
ット回路４０の検証を外部のテスト装置によって行うこ
とができる。 （第四の実施の形態）図１３は、実施の形態４のバウン
ダリスキャンテストが実施される半導体回路内の被ター
ゲット回路を示す図である。この被ターゲット回路５０
は、２入力１出力の論理ゲート５１により構成され、デ
ータ入力端子の数が２つ、データ出力端子の数が１つの
バウンダリスキャン回路を構成する前の状態を示してい
る。
【００３８】図１４は、図１３の被ターゲット回路５０
を含む半導体回路の一構成例を示す図である。この半導
体回路７では、２つのレジスタＢＳＲ１、ＢＳＲ２が入
力セル群５２を構成し、１つのレジスタＢＳＲ３が出力
セル群５３を構成し、スキャンチェーンは入力セル群５
２から出力セル群５３の順に繋ぐように構成される。こ
の半導体回路７のスキャンチェーンは、テスト信号の入
力端子ＴＤＩ−ＢＳＲ２−ＢＳＲ１−ＢＳＲ３−出力端
子ＴＤＯの順に接続され、レジスタＢＳＲ１〜ＢＳＲ３
へのテスト信号や制御データの流れをコントロールする
ＴＡＰコントローラ２０も配置されている。
を含む半導体回路の一構成例を示す図である。この半導
体回路７では、２つのレジスタＢＳＲ１、ＢＳＲ２が入
力セル群５２を構成し、１つのレジスタＢＳＲ３が出力
セル群５３を構成し、スキャンチェーンは入力セル群５
２から出力セル群５３の順に繋ぐように構成される。こ
の半導体回路７のスキャンチェーンは、テスト信号の入
力端子ＴＤＩ−ＢＳＲ２−ＢＳＲ１−ＢＳＲ３−出力端
子ＴＤＯの順に接続され、レジスタＢＳＲ１〜ＢＳＲ３
へのテスト信号や制御データの流れをコントロールする
ＴＡＰコントローラ２０も配置されている。
【００３９】この図１４に示す半導体回路７のテスト方
法では、テスト回路から入力端子ＴＤＩに供給されるテ
スト信号のシフト回数は、入力セル群５２と出力セル群
５３のセル数の最大数に等しい２回だけ実施される。図
１３に示す被ターゲット回路５０のように、入力セル群
５２と出力セル群５３とに含まれるバウンダリスキャン
セルの数が互いに異なっている場合であって、入力セル
群５２のセル数が出力セル群５３のセル数より多いとき
には、入力端子ＴＤＩから入力するテスト信号に対し
て、出力セル群５３のセル数の不足分に対応する１ビッ
トのパターンビットを期待値対象外とすればよい。
法では、テスト回路から入力端子ＴＤＩに供給されるテ
スト信号のシフト回数は、入力セル群５２と出力セル群
５３のセル数の最大数に等しい２回だけ実施される。図
１３に示す被ターゲット回路５０のように、入力セル群
５２と出力セル群５３とに含まれるバウンダリスキャン
セルの数が互いに異なっている場合であって、入力セル
群５２のセル数が出力セル群５３のセル数より多いとき
には、入力端子ＴＤＩから入力するテスト信号に対し
て、出力セル群５３のセル数の不足分に対応する１ビッ
トのパターンビットを期待値対象外とすればよい。
【００４０】図１５は、図１３の被ターゲット回路５０
における入力、出力の論理信号のテストパターンを示す
図、図１６は、図１３の被ターゲット回路５０における
従来のテストパターンを示す図である。
における入力、出力の論理信号のテストパターンを示す
図、図１６は、図１３の被ターゲット回路５０における
従来のテストパターンを示す図である。
【００４１】図１５のテストパターンは、従来のテスト
パターンを示す図１６と比較すると、パターン数が１５
から１０に減っている。したがって、バウンダリスキャ
ンテストの時間は、三分の二に減っていることがわか
る。また、シフト回数についても、付加する入力ダミー
ビットが２から１に減っているので三分の二に減ってい
る。
パターンを示す図１６と比較すると、パターン数が１５
から１０に減っている。したがって、バウンダリスキャ
ンテストの時間は、三分の二に減っていることがわか
る。また、シフト回数についても、付加する入力ダミー
ビットが２から１に減っているので三分の二に減ってい
る。
【００４２】このテスト方法では、スキャンデータの不
足分のパターンビットを期待値対象外としているが、こ
こで期待値対象外とするということは、期待値があって
もそのチェックを行わないという意味であって、図１５
ではそのことを太字の記号Ｘにより明示的に示してい
る。
足分のパターンビットを期待値対象外としているが、こ
こで期待値対象外とするということは、期待値があって
もそのチェックを行わないという意味であって、図１５
ではそのことを太字の記号Ｘにより明示的に示してい
る。
【００４３】ところで、図１３に示す被ターゲット回路
５０のように、入力セル群５２と出力セル群５３とに含
まれるバウンダリスキャンセルの数が互いに異なってい
る場合であって、入力セル群５２のセル数が出力セル群
５３のセル数より多いとき、入力端子から入力するテス
ト信号ＴＤＩに対して、出力セル群５３のセル数の不足
分に対応する１ビットのパターンビットを、被ターゲッ
ト回路５０の入力端子を駆動している出力値として期待
値照合することもできる。
５０のように、入力セル群５２と出力セル群５３とに含
まれるバウンダリスキャンセルの数が互いに異なってい
る場合であって、入力セル群５２のセル数が出力セル群
５３のセル数より多いとき、入力端子から入力するテス
ト信号ＴＤＩに対して、出力セル群５３のセル数の不足
分に対応する１ビットのパターンビットを、被ターゲッ
ト回路５０の入力端子を駆動している出力値として期待
値照合することもできる。
【００４４】図１７は、それぞれＩＮ１の期待値が
“１”の場合と、“０”の場合とに分けて、入力、出力
の論理信号のテストパターンを示す図であり、図１８
は、図１３の被ターゲット回路５０における従来のテス
トパターンを示す図である。ここで、期待値照合とは、
テストサイクルにおいて、予め設定された一定の時間
（テストサイクル内の特定時間）に出力値が期待値と一
致しているかどうかをチェックするものである。そし
て、この期待値照合は、論理シミュレータ上で設計デー
タの検証を行う場合、あるいはテストパターンをテスト
回路に読み込ませて、半導体回路の製造後のテストを行
う場合などに利用される。
“１”の場合と、“０”の場合とに分けて、入力、出力
の論理信号のテストパターンを示す図であり、図１８
は、図１３の被ターゲット回路５０における従来のテス
トパターンを示す図である。ここで、期待値照合とは、
テストサイクルにおいて、予め設定された一定の時間
（テストサイクル内の特定時間）に出力値が期待値と一
致しているかどうかをチェックするものである。そし
て、この期待値照合は、論理シミュレータ上で設計デー
タの検証を行う場合、あるいはテストパターンをテスト
回路に読み込ませて、半導体回路の製造後のテストを行
う場合などに利用される。
【００４５】なお、図１５乃至図１８のテストパターン
では、スキャンチェーンに対するスキャン動作について
だけ示すものであって、実際のテストパターンとして
は、ＴＡＰコントローラの制御を行うためのパターンが
必要である。
では、スキャンチェーンに対するスキャン動作について
だけ示すものであって、実際のテストパターンとして
は、ＴＡＰコントローラの制御を行うためのパターンが
必要である。
【００４６】
【発明の効果】以上に説明したように、この発明の半導
体回路のテスト方法では、通常のバウンダリスキャン方
式によるテスト時間に比べて、シフト回数を少なくし
て、テスト時間を短縮できる効果がある。
体回路のテスト方法では、通常のバウンダリスキャン方
式によるテスト時間に比べて、シフト回数を少なくし
て、テスト時間を短縮できる効果がある。
【図１】実施の形態１のバウンダリスキャンテストが実
施される半導体回路の構成を示す図である。
施される半導体回路の構成を示す図である。
【図２】バウンダリスキャンセルを構成するレジスタの
一例を示す回路図である。
一例を示す回路図である。
【図３】スキャンチェーンの構成を示すブロック図であ
る。
る。
【図４】実施の形態２のバウンダリスキャンテストが実
施される半導体回路内の被ターゲット回路を示す図であ
る。
施される半導体回路内の被ターゲット回路を示す図であ
る。
【図５】図４の被ターゲット回路を含む半導体回路の一
構成例を示す図である。
構成例を示す図である。
【図６】図４の被ターゲット回路を含む半導体回路の別
の構成例を示す図である。
の構成例を示す図である。
【図７】図４の被ターゲット回路を含む半導体回路のさ
らに別の構成例を示す図である。
らに別の構成例を示す図である。
【図８】実施の形態３のバウンダリスキャンテストが実
施される半導体回路内の被ターゲット回路を示す図であ
る。
施される半導体回路内の被ターゲット回路を示す図であ
る。
【図９】図８の被ターゲット回路を含む半導体回路の一
構成例を示す図である。
構成例を示す図である。
【図１０】図８の被ターゲット回路における入力、出力
の論理信号のテストパターンを示す図である。
の論理信号のテストパターンを示す図である。
【図１１】図８の被ターゲット回路における入力、出力
の論理信号の、従来のテストパターンを示す図である。
の論理信号の、従来のテストパターンを示す図である。
【図１２】図８の被ターゲット回路における物理的接続
のチェックを行うためのテスト方法を説明するための図
である。
のチェックを行うためのテスト方法を説明するための図
である。
【図１３】実施の形態４のバウンダリスキャンテストが
実施される半導体回路内の被ターゲット回路を示す図で
ある。
実施される半導体回路内の被ターゲット回路を示す図で
ある。
【図１４】図１３の被ターゲット回路を含む半導体回路
の一構成例を示す図である。
の一構成例を示す図である。
【図１５】図１３の被ターゲット回路における入力、出
力の論理信号のテストパターンを示す図である。
力の論理信号のテストパターンを示す図である。
【図１６】図１３の被ターゲット回路における従来の論
理信号のテストパターンを示す図である。
理信号のテストパターンを示す図である。
【図１７】図１３の被ターゲット回路における入力、出
力の論理信号のテストパターンを示す図である。
力の論理信号のテストパターンを示す図である。
【図１８】図１３の被ターゲット回路における従来の論
理信号のテストパターンを示す図である。
理信号のテストパターンを示す図である。
【図１９】従来のバウンダリスキャンテストが実施され
る半導体回路の一例を示す図である。
る半導体回路の一例を示す図である。
１，２，３，４，５，６，７ 半導体回路
１０，３０，４０，５０ 被ターゲット回路
２０ ＴＡＰコントローラ
ＩＮ１、ＩＮ２ データ入力端子
ＯＵＴ１、ＯＵＴ２ データ出力端子
ＢＳＲ１〜ＢＳＲ７ バウンダリスキャンレジスタ
ＴＤＩ テスト信号の入力端子
ＴＤＯ テスト信号の出力端子
Claims (8)
- 【請求項１】 スキャン入力端子とスキャン出力端子と
に接続されたスキャンテスト回路によって、被ターゲッ
ト回路のバウンダリスキャンテストを実行する半導体回
路のテスト方法において、 前記スキャンテスト回路と前記被ターゲット回路との間
に接続される複数のバウンダリスキャンセルを入力セル
群及び出力セル群に分け、 前記スキャン入力端子から前記入力セル群、前記出力セ
ル群、前記スキャン出力端子の順に接続してスキャンチ
ェーンを構成し、 前記スキャンテスト回路から前記スキャンチェーンに対
して、前記被ターゲット回路のバウンダリスキャンテス
トのためのテスト信号を供給するようにしたことを特徴
とする半導体回路のテスト方法。 - 【請求項２】 前記バウンダリスキャンセルは、それぞ
れｎ組の入力セル群と、前記入力セル群と同数の出力セ
ル群とに分割（ｎは自然数）され、ｎ組のスキャンチェ
ーンを構成していることを特徴とする請求項１記載の半
導体回路のテスト方法。 - 【請求項３】 前記入力セル群と前記出力セル群とに含
まれるバウンダリスキャンセルの数が互いに異なってい
る場合、前記バウンダリスキャンテストのためのテスト
信号のシフト回数を、各セル群の多いほうのセル数に一
致させて前記スキャンテスト回路から供給するようにし
たことを特徴とする請求項１記載の半導体回路のテスト
方法。 - 【請求項４】 前記入力セル群のセル数が前記出力セル
群のセル数より少ないときには、前記スキャン入力端子
から入力するテスト信号に対して、前記入力セル群のセ
ル数の不足分に対応するダミーパターンビットを付加す
ることを特徴とする請求項３記載の半導体回路のテスト
方法。 - 【請求項５】 前記入力セル群のセル数が前記出力セル
群のセル数より多いときには、前記スキャン出力端子か
ら出力するテスト信号に対して、前記出力セル群のセル
数の不足分に対応するパターンビットを期待値対象外と
することを特徴とする請求項３記載の半導体回路のテス
ト方法。 - 【請求項６】 前記入力セル群のセル数が前記出力セル
群のセル数より多いときには、前記スキャン出力端子か
ら出力するテスト信号に対して、前記出力セル群のセル
数の不足分に対応するパターンビットを、前記被ターゲ
ット回路の入力端子を駆動している出力値として期待値
照合することを特徴とする請求項３記載の半導体回路の
テスト方法。 - 【請求項７】 前記入力セル群と前記出力セル群とに含
まれるバウンダリスキャンセルの数が互いに等しい場
合、前記バウンダリスキャンテストのためのテスト信号
のシフト回数を、各セル群のセル数に一致させて前記ス
キャンテスト回路から供給することを特徴とする請求項
１記載の半導体回路のテスト方法。 - 【請求項８】 スキャン入力端子からスキャン出力端子
の間で、複数のバウンダリスキャンセルを入力セル群、
出力セル群に分けてスキャンチェーンを構成している半
導体回路に対して、バウンダリスキャンテストを実行す
るための半導体回路のテスト装置において、 前記入力セル群と前記出力セル群とに含まれるバウンダ
リスキャンセルの数が互いに異なっている場合、前記バ
ウンダリスキャンテストのためのテスト信号のシフト回
数をバウンダリスキャンセル数の多いほうの数に一致さ
せる手段と、 前記各セル群に含まれるバウンダリスキャンセルの数が
互いに等しい場合、前記シフト回数をバウンダリスキャ
ンセル数に一致させる手段と、 を備えたことを特徴とする半導体回路のテスト装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002050746A JP2003248036A (ja) | 2002-02-27 | 2002-02-27 | 半導体回路のテスト方法、及びテスト装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003248036A true JP2003248036A (ja) | 2003-09-05 |
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ID=28662899
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002050746A Pending JP2003248036A (ja) | 2002-02-27 | 2002-02-27 | 半導体回路のテスト方法、及びテスト装置 |
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|---|---|
| JP (1) | JP2003248036A (ja) |
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2002
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