KR20060055393A - 스캔 테스트 회로 - Google Patents
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Abstract
스캔 테스트 회로에서, 스캔 테스트에 필요한 시간을 축소하고 테스트 코스트를 삭감한다. 스캔 테스트 회로에서, 시프트 동작 시의 클럭의 주기를 캡쳐 동작 시의 클럭의 주기에 비하여 짧게 한다. 예를 들면, 시프트 동작 시의 클럭의 주기는, 20 나노초로 설정되고, 캡쳐 동작 시의 클럭의 주기는 100 나노초로 설정된다. 여기서, 클럭은 클럭 단자 CLK를 통하여 LSI의 외부의 LSI 테스터로부터 공급되지만, 클럭의 주기는 LSI 테스터측에서, 스캔 인에이블 신호 SCANEN의 변화에 동기하여 절환하면 된다. 본 발명에 따르면, 시프트 동작이 차지하는 시간이 축소되어, 스캔 테스트에 필요한 시간의 단축을 도모할 수 있다.
시프트 동작, 스캔 테스트, 클럭 단자, 캡쳐 동작
Description
도 1은 본 발명의 실시예에 따른 스캔 테스트 회로를 도시하는 회로도.
도 2는 본 발명의 실시예에 따른 스캔 테스트 회로에서의 동작 모드를 도시하는 도면.
도 3은 종래의 스캔 테스트 회로의 클럭 파형도.
도 4는 본 발명의 실시예에 따른 스캔 테스트 회로의 클럭 파형도.
<도면의 주요 부분에 대한 부호의 설명>
SFF1 : 제1 스캔 플립플롭 회로
SFF2 : 제2 스캔 플립플롭 회로
SFF3 : 제3 스캔 플립플롭 회로
MPX1 : 제1 멀티플렉서
MPX2 : 제2 멀티플렉서
MPX3 : 제3 멀티플렉서
FF1 : 제1 D형 플립플롭 회로
FF2 : 제2 D형 플립플롭 회로
FF3 : 제3 D형 플립플롭 회로
LG1 : 제1 논리 회로
LG2 : 제2 논리 회로
LG3 : 제3 논리 회로
SEL1 : 셀렉터
<특허 문헌1> 일본 특개2001-59856호 공보
본 발명은, 대규모 집적 회로의 테스트를 용이화하기 위한 스캔 테스트 회로에 관한 것이다.
일반적으로 대규모 집적 회로(이하, LSI라고 함)의 시장 출하 시에는 LSI 테스터에 의한 양부 판정 테스트가 행해진다. 이 때에 사용되는 테스트 패턴은, LSI를 구성하는 복수의 논리 회로 중에서, 가능한 한 고장 개소를 많이 찾아 내는 것이 필요하다.
그러나, LSI의 대규모화에 수반하여, 모든 논리 회로를 테스트하려고 하면 테스트 벡터량이나 테스트 시간이 방대하게 된다. 따라서, 이 문제를 해결하기 위해, 소위 테스트 용이화 설계(Design For Testability)가 행하여지고 있다.
테스트 용이화 설계는, LSI의 테스트의 방침을 LSI의 설계 단계에서 굳혀, LSI 내에 테스트 회로를 내장해 두는 설계 방법이다. LSI의 테스트를 용이하게 행할 수 있는지의 여부의 기본적인 지표로서, 관측성(Observability)과 제어성 (Controllability)라는 개념이 있다. 「관측성이 좋은」 회로란, 회로 내의 임의의 노드에 대하여, 그 논리값을 외부로부터 관측하기 쉬운 것을 의미하며, 「제어성이 좋은」 회로란, 회로 내의 임의의 노드의 논리값을 외부로부터의 데이터 입력에 의해 설정하기 쉬운 것을 의미한다. 회로의 관측성과 제어성이 좋을수록, 유효한 테스트 패턴을 용이하게 작성할 수 있어, 그 결과 LSI를 구성하는 논리 회로의 고장 검출율도 향상된다. 이 관측성과 제어성을 높인 테스트 회로 중 하나에 스캔 테스트 회로가 있다.
스캔 테스트 회로란, LSI 내의 각 논리 회로에 대응하여, 플립플롭 회로를 배치한 회로로서, 복수의 플립플롭 회로를 체인 형상으로 접속하여 시프트 레지스터를 구성하고, 각 플립플롭에 취득된 데이터를 차례대로 시프트하는 시프트 동작과, 각 논리 회로의 출력을 각 플립플롭에 취득하는 캡쳐 동작을 행하는 것이다.
즉, 최초의 시프트 동작에 의해, 각 플립플롭의 데이터를 테스트 신호로서 각 논리 회로에 부여하고, 이어서 캡쳐 동작에 의해 각 논리 회로의 출력 데이터를 각 플립플롭에 취득한다. 그리고, 다음의 시프트 동작에 의해 각 플립플롭에 취득된 각 논리 회로의 출력 데이터를 최종단의 플립플롭으로부터 시계열적으로 얻는다. 그리고, 그와 같이 하여 얻어진 각 논리 회로의 출력 데이터와 그 기대값을 비교함으로써, 각 논리 회로의 양부 판정이 행하여진다.
그러나, 스캔 테스트 회로는, 전술한 바와 같은 시프트 동작과 캡쳐 동작을 반복하기 때문에, 테스트 시간이 길어지고 테스트 코스트가 증대한다는 문제가 었 다. 특히, 시프트 동작은, 시프트 레지스터를 구성하는 플립플롭의 단수만큼, 데이터의 시프트를 반복하기 때문에, 테스트 시간의 대부분을 차지하였다.
본 발명은, 시프트 동작 시의 시프트 레지스터의 동작은, 캡쳐 동작에 비하여 고속으로 행하는 것이 가능한 점에 주목하여, 시프트 동작 시의 클럭의 주기를 캡쳐 동작 시의 클럭의 주기에 비하여 짧게 한 것을 특징으로 하는 것이다.
이하, 본 발명의 실시예에 따른 스캔 테스트 회로에 대하여, 도면을 참조하면서 설명한다.
도 1은 이 스캔 테스트 회로를 도시하는 회로도이다. 제1, 제2, 제3, 제4 논리 회로(LG1, LG2, LG3, LG4) 사이에, 제1, 제2, 제3 스캔 플립플롭 회로(SFF1, SFF2, SFF3)가 배치되어 있다. 제1, 제2, 제3, 제4 논리 회로(LG1, LG2, LG3, LG4)는, AND 회로나 NAND 회로를 포함하는 조합 논리 회로에 의해 구성되어 있다.
제1 스캔 플립플롭 회로(SFF1)는, 제1 멀티 플렉서(MPX1)와 제1 D형 플립플롭 회로(FF1(지연 플립플롭 회로))를 구비하고 있고, 제1 멀티플렉서(MPX1)은 스캔 인에이블 신호 SCANEN에 따라, 데이터 입력 단자 DIN으로부터의 스캔 테스트 신호가, 상기 스캔 테스트 신호에 따른 제1 논리 회로(LG1)의 출력 중 어느 하나를 선택하고, D형 플립플롭 회로(FF1)의 입력 단자 D로 선택한 신호를 출력한다.
또한, 제2 스캔 플립플롭 회로(SFF2)는 제2 멀티플렉서(MPX2)와 제2 D형 플립플롭 회로(FF2)를 구비하고 있고, 제2 멀티플렉서(MPX2)는, 스캔 인에이블 신호 SCANEN에 따라, 전단의 제1 스캔 플립플롭 회로(SFF1)로부터의 스캔 테스트 신호 가, 상기 스캔 테스트 신호에 따른 제2 논리 회로(LG2)의 출력 중 어느 하나를 선택하여, 제2 D형 플립플롭 회로(FF2)의 입력 단자 D에로 선택한 신호를 출력한다.
또한, 제3 스캔 플립플롭 회로(SFF3)는 제3 멀티플렉서(MPX3)와 제3 D형 플립플롭 회로(FF3)를 구비하고 있고, 제3 멀티플렉서(MPX3)는, 스캔 인에이블 신호 SCANEN에 따라, 전단의 제2 스캔 플립플롭 회로(SFF2)로부터의 스캔 테스트 신호가, 상기 스캔 테스트 신호에 따른 제3 논리 회로(LG3)의 출력 중 어느 하나를 선택하여, 제3 D형 플립플롭 회로(FF3)의 입력 단자 D로 선택한 신호를 출력한다.
제1, 제2, 제3 D형 플립플롭 회로(FF1, FF2, FF3)의 클럭 입력 단자 C에는, 클럭 단자 CLK로부터 공통의 클럭이 입력된다. 또한, 도 1에서는 3개의 논리 회로 및 3개의 스캔 플립플롭 회로를 나타내었지만, 실제의 LSI에서는 논리 회로 및 이것에 대응한 스캔 플립플롭의 수는, 수천개로부터 수만개에 이른다.
또한, 셀렉터(SEL1)은 스캔 인에이블 신호에 따라, 전단의 제3 스캔 플립플롭 회로(SFF3)로부터의 스캔 테스트 신호가 상기 스캔 테스트 신호에 따른 제3 논리 회로(LG3)의 출력 중 어느 하나를 선택하여, 데이터 출력 단자 Dout에 선택한 신호를 출력한다.
다음으로, 전술한 스캔 테스트 회로의 동작에 대하여 도 2를 참조하면서 설명한다. 스캔 인에이블 신호 SCANEN이 하이 레벨일 때, 스캔 테스트 회로는 시프트 모드로 설정된다. 즉, 제1 멀티플렉서(MPX1)는 데이터 입력 단자 DIN1로부터의 스캔 테스트 신호를 선택하고, 제2 멀티플렉서(MPX2)는 제1 스캔 플립플롭 회로(SFF1)로부터의 스캔 테스트 신호를 선택하고, 제3 멀티플렉서(MPX3)는 제2 스캔 플립플롭 회로(SFF2)로부터의 스캔 테스트 신호를 선택하고, 셀렉터(SEL1)는 제3 스캔 플립플롭 회로(SFF3)로부터의 스캔 테스트 신호를 선택한다.
이에 의해, 제1, 제2, 제3 D형 플립플롭 회로(FF1, FF2, FF3)는 체인 형상으로 접속되어 시프트 레지스터를 구성한다. 따라서, 클럭 입력 단자로부터 입력되는 1 클럭마다 D형 플립플롭 회로의 출력 단자 Q로부터 다음 단의 D형 플립플롭 회로의 입력 단자 D로, 데이터 입력 단자 DIN1로부터의 스캔 테스트 신호가 순차적으로 보내어진다. 즉, 3단수분의 클럭 상당의 시간에 시프트가 행해진다.
다음으로, 스캔 인에이블 신호 SCANEN이 로우 레벨로 변화하면, 스캔 테스트 회로는 캡쳐 모드로 설정된다. 즉, 제1 멀티플렉서(MPX1)는 제1 논리 회로(LG1)로부터의 출력 데이터를 선택하고, 제2 멀티플렉서(MPX2)는 제2 논리 회로(LG2)로부터의 출력 데이터를 선택하고, 제3 멀티플렉서(MPX3)는 제3 논리 회로(LG3)로부터의 출력 데이터를 선택하고, 셀렉터(SEL1)는 제4 논리 회로(LG4)로부터의 데이터 신호를 선택한다.
이 캡쳐 동작에서는, 제1, 제2, 제3 논리 회로(LG1, LG2, LG3)로부터의 출력 데이터가, 각각 제1, 제2, 제3 D형 플립플롭 회로(FF1, FF2, FF3)에 취득되고, 유지된다. 이 때, 제1, 제2, 제3 D형 플립플롭 회로(FF1, FF2, FF3)에는 동시에 각 출력 데이터가 취득되기 때문에, 1 클럭 상당의 시간에 모든 데이터 유지 동작이 행해진다.
다음으로, 다시 스캔 인에이블 신호 SCANEN이 하이 레벨로 변화하면, 스캔 테스트 회로는 다시 시프트 모드로 설정된다. 그러면, 제1, 제2, 제3 D형 플립플 롭 회로(FF1, FF2, FF3)는 다시 체인 형상으로 접속되어 시프트 레지스터를 구성한다. 그리고, 클럭 입력 단자 CLK로부터 입력되는 1 클럭마다 제1, 제2, 제3 D형 플립플롭 회로(FF1, FF2, FF3)에 유지된 제1, 제2, 제3 논리 회로(LG1, LG2, LG3)로부터의 출력 데이터가 시프트되어, 데이터 출력 단자 Dout에서, 이들 각 출력 데이터를 시계열적으로 관측할 수 있다. 그리고, 그와 같이 하여 얻어진 각 논리 회로의 출력 데이터와 그 기대값을 비교함으로써, 각 논리 회로의 양부 판정이 행하여진다.
본 발명이 특징으로 하는 점은, 시프트 동작 시의 클럭의 주기를 캡쳐 동작 시의 클럭의 주기에 비하여 짧게 한 것이다. 종래의 스캔 테스트 회로에서는, 도 3에 도시한 바와 같이 시프트 동작 시의 클럭의 주기는, 캡쳐 동작 시의 클럭의 주기와 동일하였다. 이 경우, 클럭의 주기는, 캡쳐 동작에 필요한 시간을 확보하기 위해 필요한 주기, 예를 들면 100 나노초로 설정되어 있었다.
이것에 대하여, 본 발명에서는, 시프트 동작 시에 시프트 레지스터를 동작시키기 위하여 필요한 클럭의 주기가, 캡쳐 동작에 필요한 클럭의 주기보다도 짧은 것을 이용하여, 도 4에 도시한 바와 같이 시프트 동작 시의 클럭의 주기를 캡쳐 동작 시의 클럭의 주기에 비하여 짧게 한 것이다. 예를 들면, 시프트 동작 시의 클럭의 주기는, 20 나노초로 설정되고, 캡쳐 동작 시의 클럭의 주기는 100 나노초로 설정된다.
여기서, 클럭은 클럭 단자 CLK를 통하여 LSI의 외부의 LSI 테스터로부터 공급되지만, 클럭의 주기는 LSI 테스터측에서, 스캔 인에이블 신호 SCANEN의 변화에 동기하여 절환하면 된다. 이와 같이, 본 발명에 따르면, 시프트 동작이 차지하는 시간이 축소되어, 스캔 테스트에 필요한 시간의 단축을 도모할 수 있다.
본 발명의 스캔 테스트 회로에 따르면, 테스트 시간의 대부분을 차지하는 시프트 동작에서의 클럭 주기를 단축했기 때문에, 스캔 테스트의 테스트 시간을 대폭 삭감하는 것이 가능하게 되고, 또한 테스트 코스트의 삭감이 가능하게 된다.
Claims (3)
- 복수의 논리 회로와, 각 논리 회로에 대응하여 배치된 복수의 스캔 플립플롭 회로를 구비하고, 상기 스캔 플립플롭 회로는, 스캔 인에이블 신호가 제1 레벨일 때 시프트 레지스터를 구성하여, 클럭에 따른 시프트 동작을 행하고, 상기 스캔 인에이블 신호가 제2 레벨일 때 상기 클럭에 따라 상기 논리 회로의 출력 데이터를 취득하는 캡쳐 동작을 행하는 스캔 테스트 회로로서,상기 시프트 동작 시의 클럭의 주기를 캡쳐 동작 시의 클럭의 주기에 비하여 짧게 한 것을 특징으로 하는 스캔 테스트 회로.
- 제1항에 있어서,상기 캡쳐 동작에 필요한 클럭의 수가 하나인 것을 특징으로 하는 스캔 테스트 회로.
- 제1항에 있어서,상기 스캔 플립플롭 회로는, 상기 스캔 인에이블 신호가 상기 제2 레벨일 때 상기 논리 회로의 출력을 선택하고, 상기 스캔 인에이블 신호가 상기 제1 레벨일 때 전단의 스캔 플립플롭 회로의 출력을 선택하는 멀티플렉서를 구비하는 것을 특징으로 하는 스캔 테스트 회로.
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