JPH0772217A - 半導体集積回路、その設計方法およびそのテスト方法 - Google Patents

半導体集積回路、その設計方法およびそのテスト方法

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JPH0772217A JP5240317A JP24031793A JPH0772217A JP H0772217 A JPH0772217 A JP H0772217A JP 5240317 A JP5240317 A JP 5240317A JP 24031793 A JP24031793 A JP 24031793A JP H0772217 A JPH0772217 A JP H0772217A
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Abstract

(57)【要約】 【目的】 スキャンフリップフロップの数を削減してチ
ップ面積の増大を抑制する。テスト時間の短縮。 【構成】 フリップフロップＦＦ１〜ＦＦ７を有する回
路において、一つおきにフリップフロップをスキャンフ
リップフロップとする［（ａ）図］。この回路で、例え
ば、ＦＦ３が出力が常に０となる故障を起こしたものと
する。このときＦＦ２に１をスキャンインし、通常動作
モードにおいてＦＦ２のデータをＦＦ３に移し、スキャ
ンアウトすれば、この故障を検出できる。また、ＦＦ５
が出力が常に０となる故障を起こした場合、１回目のス
キャンインでＦＦ２とＦＦ４に１を入力し、このデータ
をＦＦ３、ＦＦ５に伝達した後、２回目のスキャンイン
でＦＦ４に０を入力し、スキャンアウトを行えば、ＦＦ
５の故障を検出できる。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、順序回路および組合せ
回路を含む半導体集積回路、その設計方法およびそのテ
スト方法に関し、特に、順序回路の中にスキャンフリッ
プフロップを含んでいる半導体集積回路、その設計方法
およびそのテスト方法に関する。
【０００２】
【従来の技術】一般に、論理集積回路の内部の順序回路
は、大規模になるとその回路のままでのテストが極めて
困難となる。そこで、テストを容易化する回路方式が従
来より種々提案されてきたが、なかでも、順序回路中の
フリップフロップに、外部から直接値を設定できそれに
よる論理結果の観測が可能なスキャンテスト方式は、特
に広く採用されてきている。
【０００３】スキャンテストは次のように実行される。
通常の回路で動作する図６に示される回路をテストしよ
うとする場合、この回路の搭載された集積回路を設計す
る際に、回路に属する全てのフリップフロップＦＦ１〜
ＦＦ７をスキャンテスト時にシフトレジスタを構成しう
るスキャンフリップフロップ（scanＦＦ１〜scanＦＦ
７）に置き換え、図６の回路を図７に示すスキャンテス
トを行いうる回路構成に変更しておく。スキャンテスト
に際しては、まず、回路をスキャンテストモードにセッ
トして各フリップフロップによりシフトレジスタを構成
し、テストパターンにしたがったデータをスキャン入力
端子ＰＩよりスキャンインしてフリップフロップscanＦ
Ｆ１〜scanＦＦ７に所定のデータを入力する。次に、回
路を通常動作モードとしてスキャンインされたデータに
基づいて回路を動作させる。この回路動作の結果得られ
たデータを、各フリップフロップを再度シフトレジスタ
に編成し、スキャンアウト動作によりスキャン出力端子
ＰＯから得る。この得られたデータを予定された出力デ
ータと比較して回路動作の良否の判定を行う。以下、同
様の動作を必要回数繰り返す。
【０００４】このようなスキャンテスト方式の問題点
は、第１に、スキャンフリップフロップが通常のフリッ
プフロップよりも多くのトランジスタを使用することに
よってチップ面積が増加することであり、第２に、スキ
ャンテストにはかなりの時間を要するため、チップの生
産効率の低下を招くことである。一度のスキャンイン、
アウトに要するクロック数を削減する手法として、マル
チスキャン方式とパーシャル方式が従来から知られてい
る。
【０００５】特開昭６１−１９３０８３号公報にはマル
チスキャン方式について記載されている。この手法は、
スキャンパス（scan path ）を複数本設けることによ
り、スキャンイン、アウトに要するクロック数を削減す
るものである。図７に示されるように、７個のスキャン
フリップフロップがあり、スキャンパスが一本の場合、
一度のスキャンイン、アウトにはそれぞれ７クロックが
必要である。しかし、図８に示されるように、スキャン
パスを２本に分割し、それぞれのスキャンパスにスキャ
ン入力端子ＰＩ１、ＰＩ２、スキャン出力端子ＰＯ１、
ＰＯ２を設ければ、一度のスキャンイン、アウトはそれ
ぞれ４クロックで済む。
【０００６】米国特許５０４３９８６号明細書には、パ
ーシャルスキャン方式について記載されている。この手
法は、フィードバックループを構成するフリップフロッ
プのみをスキャンフリップフロップとし、その他のフリ
ップフロップはそのまま使用するものである。例えば、
図６の回路では、フリップフロップＦＦ１とＦＦ２とＦ
Ｆ７のみがスキャンフリップフロップとなり、図９に示
されるようになる。この場合、一度のスキャンイン、ア
ウトはそれぞれ３クロックで済む。また、この手法で
は、スキャンフリップフロップの使用を抑えているの
で、スキャンフリップフロップによるチップ面積増を抑
えることができる。
【０００７】
【発明が解決しようとする課題】特開昭６１−１９３０
８３号公報に記載された従来例では、複数のスキャンイ
ン、アウト外部端子が必要となるが、外部端子は内部素
子に比べて極めて大きいため、スキャンフリップフロッ
プの個数を削減したことによるチップ面積縮小効果を相
殺し、チップ面積を逆に増大させてしまう欠点があっ
た。
【０００８】米国特許５０４３９８６号明細書に記載さ
れた手法では、一度のスキャンイン、アウトに要するク
ロック数は減るものの、この手法はスキャンインの回数
を減らすことを考慮していないため、かえってテスト時
間が増える場合がある。例えば、図９のＦＦ３の出力が
常に０となる故障が発生したとする。この故障を検出す
るには、fault ＦＦ３を１、ＦＦ４を０、ＦＦ５を１に
設定し、その演算結果をＦＦ６に伝達してそれを読み出
す必要があり、図１０に示す次の操作が必要となる。ま
ず、１回目のスキャンインによりscanＦＦ２に１を入力
し［図１０（ａ）］、次いで、通常モードに設定してsc
anＦＦ２のデータをfault ＦＦ３転送する［このときの
ＦＦ３〜ＦＦ６の状態を図１０（ｂ）に示す］。次に、
２回目のスキャンインによりscanＦＦ２に０に入力し
［図１０（ｂ）］、さらに、通常モードに戻してscanＦ
Ｆ２のデータ０をfault ＦＦ３転送する［このときのＦ
Ｆ３〜ＦＦ６の状態を図１０（ｃ）に示す］。続いて、
３回目のスキャンインによりscanＦＦ２に１に入力し
［図１０（ｃ）］、次に、通常モードに設定してscanＦ
Ｆ２のデータをfault ＦＦ３転送する［このときのＦＦ
３〜ＦＦ６の状態を図１０（ｄ）に示す］。さらにもう
１クロック送ってＦＦ３〜ＦＦ５のデータのＡＮＤデー
タをＦＦ６に伝達し、しかる後、スキャンアウトを行っ
て、ＦＦ６のデータを読み出す。
【０００９】このように上記テストには、scanＦＦ２に
３回のスキャンイン動作が必要であり、そして一度のス
キャンインには上記で述べたとおり３クロックが必要と
なるため、スキャンインには３×３＝９クロック必要と
なり、スキャンインのクロック数はかえって増大する。
さらに、上記のテストでは、テストモード、通常動作モ
ードを繰り返し切り換えなければならないため、テスト
時間が長くなる。
【００１０】したがって、この発明の目的とするところ
は、回路のテストに必要な最小限のスキャンフリップフ
ロップを選択することにより、スキャンイン、アウトの
回数と一度のスキャンイン、アウトに要するクロック数
の双方を削減して相乗的にテスト時間を削減するととも
に、スキャンフリップフロップの使用を抑えることによ
ってチップ面積の削減を図ることである。
【００１１】
【課題を解決するための手段】上記目的を達成するた
め、本発明によれば、縦続接続された複数のフリップフ
ロップと、１または複数の論理素子からなる組合せ回路
とを有し、前記フリップフロップの内所定の個数おきの
フリップフロップがスキャンテスト時にスキャンイン、
スキャンアウト動作を遂行するスキャンフリップフロッ
プになされていることを特徴とする半導体集積回路が提
供される。そして、この半導体集積回路は、複数のフリ
ップフロップの内の一つをスキャンフリップフロップに
置き換え、次にこの置き換えられたスキャンフリップフ
ロップから予め定められた個数のフリップフロップを経
由して接続されるフリップフロップをスキャンフリップ
フロップに置き換え、以下、同様に置き換えられたスキ
ャンフリップフロップから前記予め定められた個数のフ
リップフロップを経由して接続されるフリップフロップ
をスキャンフリップフロップに置き換える処理を、順次
繰り返し行うことにより設計されるものである。また、
そのテスト方法は、まず前記スキャンフリップフロップ
に対してスキャンイン動作を行い、次に前記半導体集積
回路に対して通常動作を前記所定の個数以下のクロック
サイクルで行い、次いで前記スキャンフリップフロップ
に対してスキャンアウト動作を行い、必要に応じてさら
に同様のスキャンイン動作、通常動作およびスキャンア
ウト動作を繰り返すことを特徴とするものである。
【００１２】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。図１は、本発明の一実施例の半導体集積回
路の設計手順を示す流れ図であり、図２乃至図３は、図
１に示す設計フローの各手順での説明図である。図１乃
至図３を参照して、図６に示す回路に対する、本発明に
よる設計手順について説明する。手続き００１において
スキャンフリップフロップの間隔ｎを決めるが、この場
合、ｎ＝２とする。次に、手続き００２においてフリッ
プフロップを一つ選ぶが、この場合、ＦＦ１を選択する
ものとする。ＦＦ１に番号１を割り付け、選択フリップ
フロップリストに入れる〔図２（ａ）〕。次に、手続き
００３において選択フリップフロップリストの中からひ
とつのフリップフロップ（この場合ＦＦ１）を取り出
す。ＦＦ１の番号は１であり、ｎ＝２とは等しくない
（手続き００４）。そこで、手続き００６に進む。
【００１３】手続き００６では、取り出されたフリップ
フロップ（この場合ＦＦ１）につながるフリップフロッ
プのうち、番号が割り付けられていないフリップフロッ
プ（この場合ＦＦ２）に一つ大きな番号（この場合２）
が割り付けられて、選択フリップフロップリストに加え
られる〔図２（ｂ）〕。手続き００７において、選択フ
リップフロップリストは空ではないので、手続き００３
に移る。手続き００３において取り出されるフリップフ
ロップはＦＦ２である。手続き００４においてＦＦ２の
番号は２であるから、手続き００５が実行され、ＦＦ２
はスキャンフリップフロップに選択され、番号０が割り
当てられる。
【００１４】次の手続き００６において、ＦＦ２につな
がっているフリップフロップはＦＦ１とＦＦ３である
が、ＦＦ１は番号がすでに割り付けられているため、Ｆ
Ｆ３のみが選択フリップフロップリストに加えらえ、番
号１が割り付けられる〔図２（ｃ）〕。従って、選択フ
リップフロップリストは空ではないので（手続き００
７）、ＦＦ３が取り出され（手続き００３）、ＦＦ３の
番号は１であるから、手続き００６が次に実行される。
ＦＦ３につながる番号が割り付けられていないフリップ
フロップはＦＦ４とＦＦ６であるから、ＦＦ４とＦＦ６
に番号２が割り付けられ、選択フリップフロップリスト
に加えられる〔図２（ｄ）〕。
【００１５】次に、手続き００３において取り出される
フリップフロップがＦＦ４であるとすると、ＦＦ４の番
号は２であるから（手続き００４）、ＦＦ４がスキャン
フリップフロップに置き換えられて番号０が割り付けら
れ（手続き００５）、ＦＦ５に番号１が割り付けられて
選択フリップフロップリストに加えらる（手続き００
６）〔図３（ａ）〕。選択フリップフロップリストは空
ではないのでさらに手続き００３に戻り、ここでＦＦ６
が取り出されたとすると、ＦＦ６の番号は２であるから
（手続き００４）、スキャンフリップフロップに置き換
えられて番号０が割り当てられ（手続き００５）、ＦＦ
７に番号１が割り付けられて、選択フリップフロップリ
ストに加えられる（手続き００６）〔図３（ｂ）〕。
【００１６】選択フリップフロップリストは空ではない
ので（手続き００７）、さらに手続き００３においてＦ
Ｆ５が取り出されるが、ＦＦ５の番号は１であり（手続
き００４）、番号が割り付けられていないフリップフロ
ップがないため、選択フリップフロップリストにフリッ
プフロップは加えられず（手続き００６）、選択フリッ
プフロップリストはＦＦ７のみとなる（手続き００７）
〔図３（ｃ）〕。さらに、手続き００３においてＦＦ７
が取り出されるが、ＦＦ７の番号は１であり（手続き０
０４）、番号が割り付けられていないフリップフロップ
がないため、選択フリップフロップリストにフリップフ
ロップは加えられず（手続き００６）、選択フリップフ
ロップリストは空となる（手続き００７）。そこで、手
続き００８に移り、スキャン配線が行われ〔図３
（ｄ）〕、処理は終了する（手続き００９）。
【００１７】以上の処理により得られた回路を図４
（ａ）に示す。次に、この図４（ａ）の回路のテスト方
法について説明する。まず、ＦＦ３の出力が常に０とな
る故障が発生していると仮定する。この故障を検出する
には、scanＦＦ２に１をスキャンインし、通常モードに
変えて１クロック動作させることにより、scanＦＦ２の
１をfault ＦＦ３に伝達するがこのデータはＦＦ３に取
り込まれない〔図４（ｂ）〕。次に、テストモードにお
いてＦＦ３の１から０への誤りがscanＦＦ４に取り込ま
れ、スキャンアウト動作を行えば誤りが観測できる。Ｆ
Ｆ１、ＦＦ７も同様に１回のスキャンイン、アウト動作
で故障が検出できる（但し、ＦＦ１については、通常動
作モードにおいて入力端子ＩＮよりデータの入力を行
う）。
【００１８】これに対し、ＦＦ５の故障検出には２回の
スキャンイン動作が必要となる。いまＦＦ５の出力が常
に０となる故障が発生しているとする。この故障を検出
するにはまず、scanＦＦ２とscanＦＦ４に１をスキャン
インし、通常動作モードとして１クロック動作させる
〔図４（ｃ）〕。この動作により、ＦＦ５の出力に１か
ら０への誤りが発生するが、scanＦＦ４の値が１である
ため、scanＦＦ６の値はＦＦ５の値にかかわらず０とな
り、故障の検出はできない。そこで、scanＦＦ４にあら
ためて０をスキャンインする〔図４（ｄ）〕。この状態
からスキャンアウトを行って、fault ＦＦ５の故障をsc
anＦＦ６を介して検出する。
【００１９】本実施例では、スキャンフリップフロップ
が１つおきにあるため、スキャンイン動作は１回または
２回でよい。従ってスキャンイン動作は３クロックまた
は６クロックで済む。また、本発明では、スキャンフリ
ップフロップの間隔ｎ回をこえるスキャンイン動作は必
要とならない。
【００２０】本発明は、従来技術であるマルチスキャン
方式との併用が可能である。図５にその実施例の回路を
示す。スキャンパスが一本である先の実施例では、一度
のスキャンイン、アウト動作にそれぞれ３クロックが必
要となるが、図５の実施例では２クロックで済んでい
る。従って本実施例におけるスキャンイン動作は２クロ
ックまたは４クロックで済む。
【００２１】
【発明の効果】図７に示される従来のスキャン方式や図
８に示されるマルチスキャン方式では全てのフリップフ
ロップをスキャンフリップフロップとしているのに対
し、本発明の半導体集積回路においては、１つおきある
いは２つおきにスキャンフリップフロップを用いるのみ
であるので、スキャンフリップフロップの使用個数を従
来の通常スキャン方式やマルチスキャン方式の場合の１
／２以下とすることができる。したがって、本発明によ
れば、図９に示されるパーシャルスキャン方式と同様
に、スキャンフリップフロップによるチップ面積増を抑
えることができる。また、本発明によれば、１回のスキ
ャンインのクロック数が全フリップフロップ数の１／２
以下となり、そして１つのテストを行うためのスキャン
イン回数を、例えば、図９に示すパーシャルスキャン方
式の場合の３回を、２回とすることができるように、削
減することができるので、テスト時間を大幅に短縮する
ことができる。
【図面の簡単な説明】
【図１】 本発明による半導体集積回路の設計手順を示
す流れ図。
【図２】 図１に示された設計手順を説明するための回
路図。
【図３】 図１に示された設計手順を説明するための回
路図。
【図４】 本発明の一実施例の半導体集積回路の回路
図。
【図５】 本発明の他の実施例の半導体集積回路の回路
図。
【図６】 本発明および従来例を説明するための回路
図。
【図７】 図６の回路に通常のスキャン方式を適用した
場合の回路図。
【図８】 図６の回路に従来のマルチスキャン方式を適
用した場合の回路図。
【図９】 図６の回路に従来のパーシャルスキャン方式
を適用した場合の回路図。
【図１０】 図９に示された回路のテスト手順の説明
図。

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】 縦続接続された複数のフリップフロップ
    と、１または複数の論理素子からなる組合せ回路とを有
    し、前記フリップフロップの内所定の個数おきのフリッ
    プフロップがスキャンテスト時にスキャンイン、スキャ
    ンアウト動作を遂行するスキャンフリップフロップにな
    されていることを特徴とする半導体集積回路。
  2. 【請求項２】 前記複数のフリップフロップが複数のブ
    ロックに分割され、各ブロック毎にスキャン入力端子と
    スキャン出力端子とが備えられていることを特徴とする
    請求項１記載の半導体集積回路。
  3. 【請求項３】 縦続接続される複数のフリップフロップ
    と、１または複数の論理素子からなる組合せ回路とを有
    する半導体集積回路を設計するに際して、まず前記複数
    のフリップフロップの内の一つをスキャンフリップフロ
    ップに置き換え、次に前記置き換えられたスキャンフリ
    ップフロップから予め定められた個数のフリップフロッ
    プを経由して接続されるフリップフロップをスキャンフ
    リップフロップに置き換え、以下、同様に置き換えられ
    たスキャンフリップフロップから前記予め定められた個
    数のフリップフロップを経由して接続されるフリップフ
    ロップをスキャンフリップフロップに置き換える処理
    を、順次繰り返し行うことを特徴とする半導体集積回路
    の設計方法。
  4. 【請求項４】 縦続接続された複数のフリップフロップ
    と、１または複数の論理素子からなる組合せ回路とを有
    し、前記フリップフロップの内所定の個数おきのフリッ
    プフロップがスキャンフリップフロップになされている
    半導体集積回路の機能テストを行うために、まず前記ス
    キャンフリップフロップに対してスキャンイン動作を行
    い、次に前記半導体集積回路に対して通常動作を前記所
    定の個数以下のクロックサイクルで行い、次いで前記ス
    キャンフリップフロップに対してスキャンアウト動作を
    行い、以下、同様のスキャンイン動作、通常動作および
    スキャンアウト動作を必要回数繰り返すことを特徴とす
    る半導体集積回路のテスト方法。
  5. 【請求項５】 スキャンイン動作、通常動作およびスキ
    ャンアウト動作を含む１回のテスト動作において、１回
    のスキャンアウト動作前に複数回のスキャンイン動作を
    行うことを特徴とする請求項４記載の半導体集積回路の
    テスト方法。
JP5240317A 1993-07-02 1993-09-02 半導体集積回路、その設計方法およびそのテスト方法 Expired - Fee Related JP2746076B2 (ja)

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009042017A (ja) * 2007-08-08 2009-02-26 Nec Electronics Corp スキャンパス回路及び半導体集積回路

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3403612B2 (ja) * 1997-06-05 2003-05-06 沖電気工業株式会社 スキャンパスネットの配線方法と半導体集積回路
KR100450661B1 (ko) * 1997-10-22 2004-12-17 삼성전자주식회사 집적회로
JP2954192B1 (ja) * 1998-09-10 1999-09-27 日本電気アイシーマイコンシステム株式会社 テスト容易化半導体集積回路の設計方法
JP3459799B2 (ja) * 1999-10-19 2003-10-27 Ｎｅｃエレクトロニクス株式会社 テスト回路およびテスト回路生成装置、テスト回路生成方法およびその記録媒体
US20040187060A1 (en) * 2003-03-21 2004-09-23 Rohrbaugh John G. Generating test patterns for testing an integrated circuit
US9885753B2 (en) * 2013-10-09 2018-02-06 Nvidia Corporation Scan systems and methods

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6199875A (ja) * 1984-10-23 1986-05-17 Toshiba Corp スキヤン方式論理回路
JPS61193083A (ja) * 1985-02-21 1986-08-27 Sharp Corp 集積回路の検査方法

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR900002770B1 (ko) * 1986-08-04 1990-04-30 미쓰비시 뎅끼 가부시끼가이샤 반도체 집적회로장치
JP2725258B2 (ja) * 1987-09-25 1998-03-11 三菱電機株式会社 集積回路装置
US5043986A (en) 1989-05-18 1991-08-27 At&T Bell Laboratories Method and integrated circuit adapted for partial scan testability
JPH0770573B2 (ja) * 1989-07-11 1995-07-31 富士通株式会社 半導体集積回路装置
JP2626920B2 (ja) * 1990-01-23 1997-07-02 三菱電機株式会社 スキャンテスト回路およびそれを用いた半導体集積回路装置
JP2561164B2 (ja) * 1990-02-26 1996-12-04 三菱電機株式会社 半導体集積回路
US5254942A (en) * 1991-04-25 1993-10-19 Daniel D'Souza Single chip IC tester architecture

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6199875A (ja) * 1984-10-23 1986-05-17 Toshiba Corp スキヤン方式論理回路
JPS61193083A (ja) * 1985-02-21 1986-08-27 Sharp Corp 集積回路の検査方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009042017A (ja) * 2007-08-08 2009-02-26 Nec Electronics Corp スキャンパス回路及び半導体集積回路

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