JPH11125662A - 半導体集積回路及びフルスキャン実行方法 - Google Patents

Abstract

(57)【要約】 【課題】 複数のスキャンフリップフロップ群同士での
クロックスキューを防止する。 【解決手段】 データセレクタ７の一方の入力端に新た
なクロック端子１１を設けることで、Ｂ群に対しシステ
ムクロックがクロック端子１１よりデータセレクタ７、
クロックツリードライバ４Ｂを介して入力される経路が
新たに設けられる。このような順序回路４０において、
フルスキャンを挿入する場合、データセレクタ７にてテ
ストモードを「１」側に設定した上で、Ａ群には、シス
テムクロック端子１よりクロックツリードライバ４Ａを
介してシステムクロックが入力され、Ｂ群には、テスト
クロック端子１１よりクロックツリードライバ４Ｂを介
してシステムクロックが入力される。このようにＡ群と
Ｂ群とで異なるクロック系統の下で、フルスキャンＣＡ
Ｄツールによってフルスキャンが挿入される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体集積回路及
びフルスキャン実行方法に係り、より詳しくは、直列に
接続された複数のスキャンフリップフロップ回路により
構成されたスキャンチェーンを複数備え、該複数のスキ
ャンチェーンのうち一部のスキャンチェーンの入力側に
クロック生成用ランダムロジックが挿入されて構成され
た半導体集積回路、及び該半導体集積回路におけるフル
スキャン実行方法に関する。

【０００２】

【従来の技術】従来より、テスト容易化手法として最も
実用されている技術としてフルスキャン手法がある。こ
のフルスキャン手法では、全てのフリップフロップ（以
下、ＦＦと略記する）をスキャン用ＦＦに置き換え、そ
れらをシフトレジスタ化、すなわちスキャンチェインさ
せることで、順序回路を擬似的に組合せ回路とする。そ
して、該組合せ回路に対しテストパターンを自動生成さ
せ、非常に高い故障検出率のテストパターンを生成させ
る。

【０００３】このようなフルスキャン手法が実行される
順序回路のイメージ図を図３に示す。図３に示すよう
に、システムクロック端子１は、複数組のＦＦ２とラン
ダムロジック３により構成されたＡ群に、クロックツリ
ードライバ４Ａを介して接続されている。また、システ
ムクロック端子１は、複数組のＦＦ２とランダムロジッ
ク３により構成されたＢ群に、クロック生成用のランダ
ムロジック５とクロックツリードライバ４Ｂを介して接
続されている。

【０００４】ところで、このフルスキャン手法には回路
設計制約がいくつかあり、その代表的なものに「ゲーテ
ッドクロックの禁止」がある。このゲーテッドクロック
とは、ＦＦのクロック端子が、外部入力端子ではなく、
ゲート（例えば図３のランダムロジック５）で生成され
たものである。テストモードで外部入力端子から直接制
御可能であれば、スキャン挿入に問題はないが、クロッ
ク前段にロジックがあると設計規約違反となり、当該箇
所はスキャンを挿入することができない。

【０００５】よって、前述した図３の順序回路２０を以
下のように修正する。即ち、図４に示すようにクロック
ツリードライバ４Ｂの前段にデータセレクタ７を配置
し、データセレクタ７にて「０」の場合ランダムロジッ
ク５に、「１」の場合システムクロック端子１（外部入
力端子）に、それぞれ接続する。ここで、通常時にはテ
ストモード端子６からデータセレクタ７へ「０」を入力
し、フルスキャン実施時には「１」を入力することでテ
ストモードに切り替える。即ち、テストモードでは外部
入力端子から直接制御可能となり、設計規約違反を回避
している。

【０００６】このような図４の回路構成でフルスキャン
を挿入すると、フルスキャンＣＡＤツールは、同一クロ
ック系統で動作するＦＦは全て同一スキャンチェインと
することから、Ａ群ＦＦとＢ群ＦＦとがスキャン動作時
に同一クロック端子で動作するので、Ａ群、Ｂ群は同一
スキャンチェインに属することとなる。このようなフル
スキャン挿入時の順序回路を図５に示す。この図５の順
序回路３０Ｓでは、図４の順序回路３０に、スキャンデ
ータ伝送用の信号線１０、スキャン入力端子８及びスキ
ャン出力端子９が追加されている。

【０００７】

【発明が解決しようとする課題】ところが、図５の順序
回路３０Ｓでは、Ｂ群ＦＦのクロックは、データセレク
タ７とクロックツリードライバ４における遅延分だけ、
Ａ群ＦＦのクロックに対して相対的に遅延する。このた
め、自動生成したテストパターンをシミュレーションし
た場合、Ｂ群スキャンＦＦにおいてクロックスキューが
発生する可能性があり、この結果スキャンＦＦのホール
ド値を満たせなくなりタイミングエラーが発生するおそ
れがある。これにより、自動生成したテストパターンの
シミュレーションでミスマッチが発生するおそれがあ
る。

【０００８】本発明は、上記問題点を解消するために成
されたものであり、複数のスキャンＦＦ群同士でのクロ
ックスキューを防止することで、自動生成したテストパ
ターンのシミュレーションにおけるミスマッチを未然に
防止することができる半導体集積回路及びフルスキャン
実行方法を提供することを目的とする。

【０００９】

【課題を解決するための手段】上記目的を達成するため
に、請求項１記載の半導体集積回路は、直列に接続され
た複数のスキャンフリップフロップ回路により構成され
たスキャンチェーンを複数備え、該複数のスキャンチェ
ーンのうち一部のスキャンチェーンの入力側にクロック
生成用ランダムロジックが挿入されて構成された半導体
集積回路であって、各スキャンチェーン毎に設けられ
た、外部からクロックを入力するためのクロック入力端
子と、通常の場合、前記一部のスキャンチェーンに前記
クロック生成用ランダムロジックを接続し、フルスキャ
ンを実行する場合、前記一部のスキャンチェーンに前記
クロック入力端子を接続する切替手段と、を有すること
を特徴とする。

【００１０】また、請求項２記載のフルスキャン実行方
法は、直列に接続された複数のスキャンフリップフロッ
プ回路により構成されたスキャンチェーンを複数備え、
該複数のスキャンチェーンのうち一部のスキャンチェー
ンの入力側にクロック生成用ランダムロジックが挿入さ
れて構成された半導体集積回路におけるフルスキャン実
行方法であって、前記一部のスキャンチェーンに通常時
に接続されている前記クロック生成用ランダムロジック
に代わり、各スキャンチェーン毎に設けられたクロック
入力端子を該一部のスキャンチェーンに接続し、各スキ
ャンチェーン毎のクロック入力端子から各スキャンチェ
ーンへ独立してクロックを入力し、該入力されたクロッ
クに基づいてフルスキャンを実行する、ことを特徴とす
る。

【００１１】また、請求項３記載の半導体集積回路は、
直列に接続された複数のスキャンフリップフロップ回路
により構成されたスキャンチェーンを複数備え、該複数
のスキャンチェーンのうち一部のスキャンチェーンの入
力側にクロック生成用ランダムロジックが挿入されて構
成された半導体集積回路であって、前記複数のスキャン
チェーンで共有される、外部からクロックを入力するた
めのクロック入力端子と、通常の場合、前記一部のスキ
ャンチェーンに前記クロック生成用ランダムロジックを
接続し、フルスキャンを実行する場合、前記一部のスキ
ャンチェーンにおけるクロック部をクロックツリーの外
側で切り離す切替手段と、を有し、前記切替手段により
切り離された前記クロック部の切り離し点は、外部から
クロックを入力するための端子として用いられる、こと
を特徴とする。

【００１２】また、請求項４記載のフルスキャン実行方
法は、直列に接続された複数のスキャンフリップフロッ
プ回路により構成されたスキャンチェーンを複数備え、
該複数のスキャンチェーンのうち一部のスキャンチェー
ンの入力側にクロック生成用ランダムロジックが挿入さ
れて構成された半導体集積回路におけるフルスキャン実
行方法であって、前記一部のスキャンチェーンにおける
クロック部をクロックツリーの外側で切り離し、切り離
された前記クロック部の切り離し点をクロック入力端子
とみなして、各スキャンチェーン毎のクロック入力端子
から各スキャンチェーンへ独立してクロックを入力し、
該入力されたクロックに基づいてフルスキャンを実行す
る、ことを特徴とする。

【００１３】上記請求項１記載の半導体集積回路は、直
列に接続された複数のスキャンフリップフロップ回路に
より構成されたスキャンチェーンを複数備えており、こ
れら複数のスキャンチェーンのうち一部のスキャンチェ
ーンの入力側には、クロック生成用ランダムロジックが
挿入されている。

【００１４】このような半導体集積回路では通常の場
合、切替手段は、上記一部のスキャンチェーンにクロッ
ク生成用ランダムロジックを接続する。一方、フルスキ
ャンを実行する場合には、切替手段は、上記一部のスキ
ャンチェーンに、各スキャンチェーン毎に設けられたク
ロック入力端子を接続する。

【００１５】これにより、フルスキャン実行時にはクロ
ック入力端子から直接制御可能となり、ゲーテッドクロ
ックに関する設計規約違反を回避することができる。ま
た、入力側にクロック生成用ランダムロジックが挿入さ
れた上記一部のスキャンチェーンと、それ以外のスキャ
ンチェーンとでは、クロック系統が異なることになる。
従って、従来のようなクロックスキューの発生を防止で
き、自動生成したテストパターンのシミュレーションに
おけるミスマッチを未然に防止することができる。

【００１６】また、これに伴い、設計出戻りが無くな
り、シミュレーション時間の大幅短縮も期待でき、設計
のターンアラウンドタイム（ＴＡＴ）の大幅短縮を図る
ことができる。また、テスト時間の短縮、単位時間あた
りの半導体集積回路の生産数の向上、テスト設計工数、
設計生産性の向上が期待できる。

【００１７】上述したような請求項１記載の半導体集積
回路におけるフルスキャン実行方法として、請求項２に
記載したフルスキャン実行方法が挙げられる。この請求
項２記載のフルスキャン実行方法では、上記一部のスキ
ャンチェーンに通常時に接続されているクロック生成用
ランダムロジックに代わり、各スキャンチェーン毎に設
けられたクロック入力端子を該一部のスキャンチェーン
に接続し、各スキャンチェーン毎のクロック入力端子か
ら各スキャンチェーンへ独立してクロックを入力する。
そして、各スキャンチェーンにおいて、独立して入力さ
れたクロックに基づいてフルスキャンを実行する。

【００１８】次に、請求項３記載の半導体集積回路は、
請求項１記載の半導体集積回路と同様に、直列に接続さ
れた複数のスキャンフリップフロップ回路により構成さ
れたスキャンチェーンを複数備えており、これら複数の
スキャンチェーンのうち一部のスキャンチェーンの入力
側には、クロック生成用ランダムロジックが挿入されて
いる。

【００１９】このような半導体集積回路では通常の場
合、切替手段は、上記一部のスキャンチェーンにクロッ
ク生成用ランダムロジックを接続する。

【００２０】一方、フルスキャンを実行する場合には、
切替手段は、上記一部のスキャンチェーンにおけるクロ
ック部をクロックツリーの外側で切り離す。そして、上
記一部のスキャンチェーンについては、クロック部の切
り離し点を、外部からクロックを入力するための端子と
して用い、該切り離し点に外部からクロックを入力す
る。上記一部のスキャンチェーン以外のスキャンチェー
ンについては、クロック入力端子に外部からクロックを
入力する。

【００２１】これにより、請求項１記載の発明と同様
に、ゲーテッドクロックに関する設計規約違反を回避し
た上で、入力側にクロック生成用ランダムロジックが挿
入された上記一部のスキャンチェーンと、それ以外のス
キャンチェーンとを異なるクロック系統とし、従来のよ
うなクロックスキューの発生を防止し、自動生成したテ
ストパターンのシミュレーションにおけるミスマッチを
未然に防止することができる。

【００２２】また、請求項３記載の発明によれば、クロ
ック入力端子を各スキャンチェーン毎に設ける必要は無
いので、使用される端子数を削減できる、という利点が
ある。

【００２３】上述したような請求項３記載の半導体集積
回路におけるフルスキャン実行方法として、請求項４に
記載したフルスキャン実行方法が挙げられる。この請求
項４記載のフルスキャン実行方法では、一部のスキャン
チェーンにおいては、クロック部をクロックツリーの外
側で切り離し、切り離されたクロック部の切り離し点を
クロック入力端子とみなして、該切り離し点からクロッ
クを入力する。

【００２４】一方、一部のスキャンチェーン以外のスキ
ャンチェーンにおいては、既存のクロック入力端子から
クロックを入力する。

【００２５】このようにして、各スキャンチェーンへ独
立してクロックを入力し、各スキャンチェーンにおい
て、独立して入力されたクロックに基づいてフルスキャ
ンを実行する。

【００２６】

【発明の実施の形態】以下、図面を用いて、本発明に係
る各種の実施形態を説明する。

【００２７】［第１実施形態］最初に、請求項１及び請
求項２に記載した発明に係る第１実施形態を説明する。

【００２８】図１に示すように順序回路４０では、図４
の順序回路３０を改良して、新たなテストクロック端子
１１が設けられており、該テストクロック端子１１はデ
ータセレクタ７のフルスキャンモード側の端子に接続さ
れている。

【００２９】即ち、順序回路４０は、複数組のＦＦ２と
ランダムロジック３により構成されたＡ群と、同じく複
数組のＦＦ２とランダムロジック３により構成されたＢ
群とを含んでおり、このうちＡ群には、システムクロッ
ク端子１よりクロックツリードライバ４Ａを介してシス
テムクロックが入力される。

【００３０】一方のＢ群には、システムクロックがクロ
ック生成用のランダムロジック５よりデータセレクタ
７、クロックツリードライバ４Ｂを介して入力される経
路と、システムクロックがテストクロック端子１１より
データセレクタ７、クロックツリードライバ４Ｂを介し
て入力される経路と、が設けられている。

【００３１】このうちフルスキャンの実行時（テストモ
ード時）には、上記のうち後者の経路を用いて、テスト
クロック端子１１よりシステムクロックを入力すること
により、ゲーテッドクロックを回避している。

【００３２】このような構成の順序回路４０において、
フルスキャンを挿入する場合、データセレクタ７にてテ
ストモードを図１の「１」側に設定した上で、Ａ群に
は、システムクロック端子１よりクロックツリードライ
バ４Ａを介してシステムクロックが入力され、Ｂ群に
は、テストクロック端子１１よりクロックツリードライ
バ４Ｂを介してシステムクロックが入力される。

【００３３】このようにＡ群とＢ群とで異なるクロック
系統の下で、フルスキャンＣＡＤツールによって順序回
路４０にフルスキャンが挿入される。

【００３４】以上の説明より明らかなように、Ａ群とＢ
群とでクロック系統が異なるように構成したので、従来
のようなクロックスキューの発生を防止でき、自動生成
したテストパターンのシミュレーションにおけるミスマ
ッチを未然に防止することができる。

【００３５】また、これに伴い、設計出戻りが無くな
り、シミュレーション時間の大幅短縮も期待でき、設計
のターンアラウンドタイム（ＴＡＴ）の大幅短縮を図る
ことができる。また、テスト時間の短縮、単位時間あた
りの半導体集積回路の生産数の向上、テスト設計工数、
設計生産性の向上が期待できる。

【００３６】［第２実施形態］次に、請求項３及び請求
項４に記載した発明に係る第２実施形態を説明する。

【００３７】図２に示すように順序回路５０では、図４
の順序回路３０を改良して、Ｂ群のクロックツリーの外
側（図２のＸ点）を切り離し可能に構成している。

【００３８】このような構成の順序回路５０において、
フルスキャンを挿入する場合、図２のＸ点でＢ群をＡ群
から切り離し、Ｂ群には該Ｘ点よりシステムクロックが
入力される。一方、Ａ群にはシステムクロック端子１よ
りクロックツリードライバ４Ａを介してシステムクロッ
クが入力される。

【００３９】このようにＡ群とＢ群とで異なるクロック
系統の下で、フルスキャンＣＡＤツールによって順序回
路５０にフルスキャンが挿入される。

【００４０】以上の説明より明らかなように、Ａ群とＢ
群とでクロック系統が異なるように構成したので、第１
実施形態と同様に、クロックスキューの発生を防止で
き、自動生成したテストパターンのシミュレーションに
おけるミスマッチを未然に防止することができる。

【００４１】また、この第２実施形態の順序回路５０
は、第１実施形態の順序回路４０のように新たなテスト
クロック端子１１を設ける必要が無く、使用される端子
数を節約できる、という利点がある。

【００４２】なお、順序回路５０は、フルスキャンの挿
入終了後に、Ｘ点でＢ群とクロックツリードライバ４Ｂ
とを接続することで、図４の順序回路３０と同等な回路
に復帰する。

【００４３】

【発明の効果】以上説明したように、請求項１〜請求項
４に記載の各発明によれば、ゲーテッドクロックに関す
る設計規約違反を回避した上で、入力側にクロック生成
用ランダムロジックが挿入された上記一部のスキャンチ
ェーンと、それ以外のスキャンチェーンとが異なるクロ
ック系統となるよう制御できるので、従来のようなクロ
ックスキューの発生を防止し、自動生成したテストパタ
ーンのシミュレーションにおけるミスマッチを未然に防
止することができる。

【００４４】また、請求項３又は請求項４に記載の発明
によれば、クロック入力端子を各スキャンチェーン毎に
設ける必要が無いので、使用される端子数を削減でき
る、という更なる効果が得られる。

【図面の簡単な説明】

【図１】第１実施形態における回路構成図である。

【図２】第２実施形態における回路構成図である。

【図３】従来の一般的な順序回路の構成図である。

【図４】図３の回路に対し回路設計規約違反を回避する
よう設計変更を加えた回路の構成図である。

【図５】図４の回路に対しフルスキャンを挿入するため
の構成を加えた回路の構成図である。

【符号の説明】

１ システムクロック端子 ２ スキャンフリップフロップ ５ クロック生成用ランダムロジック ６ テストモード端子 ７ データセレクタ １１ テストクロック端子 ４０、５０ 順序回路

Claims (4)

【特許請求の範囲】
1. 【請求項１】 直列に接続された複数のスキャンフリッ
   プフロップ回路により構成されたスキャンチェーンを複
   数備え、該複数のスキャンチェーンのうち一部のスキャ
   ンチェーンの入力側にクロック生成用ランダムロジック
   が挿入されて構成された半導体集積回路であって、 各スキャンチェーン毎に設けられた、外部からクロック
   を入力するためのクロック入力端子と、 通常の場合、前記一部のスキャンチェーンに前記クロッ
   ク生成用ランダムロジックを接続し、フルスキャンを実
   行する場合、前記一部のスキャンチェーンに前記クロッ
   ク入力端子を接続する切替手段と、 を有する半導体集積回路。
2. 【請求項２】 直列に接続された複数のスキャンフリッ
   プフロップ回路により構成されたスキャンチェーンを複
   数備え、該複数のスキャンチェーンのうち一部のスキャ
   ンチェーンの入力側にクロック生成用ランダムロジック
   が挿入されて構成された半導体集積回路におけるフルス
   キャン実行方法であって、 前記一部のスキャンチェーンに通常時に接続されている
   前記クロック生成用ランダムロジックに代わり、各スキ
   ャンチェーン毎に設けられたクロック入力端子を該一部
   のスキャンチェーンに接続し、 各スキャンチェーン毎のクロック入力端子から各スキャ
   ンチェーンへ独立してクロックを入力し、 該入力されたクロックに基づいてフルスキャンを実行す
   る、 フルスキャン実行方法。
3. 【請求項３】 直列に接続された複数のスキャンフリッ
   プフロップ回路により構成されたスキャンチェーンを複
   数備え、該複数のスキャンチェーンのうち一部のスキャ
   ンチェーンの入力側にクロック生成用ランダムロジック
   が挿入されて構成された半導体集積回路であって、 前記複数のスキャンチェーンで共有される、外部からク
   ロックを入力するためのクロック入力端子と、 通常の場合、前記一部のスキャンチェーンに前記クロッ
   ク生成用ランダムロジックを接続し、フルスキャンを実
   行する場合、前記一部のスキャンチェーンにおけるクロ
   ック部をクロックツリーの外側で切り離す切替手段と、 を有し、 前記切替手段により切り離された前記クロック部の切り
   離し点は、外部からクロックを入力するための端子とし
   て用いられる、 ことを特徴とする半導体集積回路。
4. 【請求項４】 直列に接続された複数のスキャンフリッ
   プフロップ回路により構成されたスキャンチェーンを複
   数備え、該複数のスキャンチェーンのうち一部のスキャ
   ンチェーンの入力側にクロック生成用ランダムロジック
   が挿入されて構成された半導体集積回路におけるフルス
   キャン実行方法であって、 前記一部のスキャンチェーンにおけるクロック部をクロ
   ックツリーの外側で切り離し、 切り離された前記クロック部の切り離し点をクロック入
   力端子とみなして、各スキャンチェーン毎のクロック入
   力端子から各スキャンチェーンへ独立してクロックを入
   力し、 該入力されたクロックに基づいてフルスキャンを実行す
   る、 フルスキャン実行方法。