KR101047533B1 - 멀티 페이즈 스캔체인을 구동하는 시스템온칩과 그 방법 - Google Patents

멀티 페이즈 스캔체인을 구동하는 시스템온칩과 그 방법 Download PDF

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Abstract

여기에 개시된 시스템온칩은 기능 블록들과; 그리고 상기 기능 블록들이 각각에 제공되며, 서로 다른 위상을 가지는 복수의 클럭들에 각각 동기되어 스캔 테스트를 수행하는 복수의 스캔체인들을 포함하되, 상기 복수의 스캔체인들 각각은, 아이솔레이션 모드인 경우 상기 기능 블록 내부의 조합회로를 테스트하고, 인터페이스 모드인 경우 인접한 기능 블록들 사이의 조합회로는 상기 인접한 기능 블록들 각각에 속하는 스캔 체인들을 통해 테스트된다.

Description

멀티 페이즈 스캔체인을 구동하는 시스템온칩과 그 방법{SYSTEM ON A CHIP PERFORMING MULTI-PHASE SCAN CHAIN AND METHOD THEREOF}
도 1은 본 발명에 따른 시스템온칩을 나타낸다.
도 2는 도 1에 도시된 시스템온칩의 각 블록별 클럭을 도시한 타이밍도이다.
도 3은 도 1에 도시된 제1 블록과 제2 블록의 스캔체인을 도시한 블록도이다.
도 4는 도 3에 도시된 멀티 페이즈 스캔체인의 타이밍을 도시한 타이밍도이다.
도 5는 도 3에 도시된 멀티 페이즈 스캔체인의 아이솔레이션 모드를 도시한 블록도이다.
도 6은 도 3에 도시된 멀티 페이즈 스캔체인의 인터페이스 모드를 도시한 블록도이다.
*도면의 주요 부분에 대한 부호의 설명*
10 : 제1 블록 11 : 제1 스캔체인
12 : 제1 조합회로 13 : 제2 스캔체인
14 : 멀티플렉서 15 : 제3 조합회로
20 : 제2 블록 21 : 제3 스캔체인
22 : 제2 조합회로 23 : 제4 스캔체인
24 : 디멀티플렉서
본 발명은 디지털 회로 설계에 관한 것으로, 좀 더 구체적으로는 스캔체인(Scan chain)에 관한 것이다.
IC의 효율적인 테스트를 위해서 여러 가지 DFT(Design For Testability) 회로들이 개발되었다. 그 중 스캔 테스트(Scan Test) 방법이 널리 사용되고 있다. 스캔 테스트는 일반적인 플립플롭(Flip-Flop)을 스캔 플립플롭(Scan Flip-Flop)으로 대치시키고, 이를 하나 혹은 여러개의 쉬프트 체인(Shift Chain)으로 구성하여 테스트하는 방법이다. 스캔 테스트 방법에서는 쉬프트 입력, 병렬 로딩, 쉬프트 출력의 세 단계를 반복적으로 수행하며 테스트를 수행한다.
스캔체인에는 싱글 스캔체인(Single Scan Chain)과 멀티 스캔체인(Multi Scan Chain)이 있다. 싱글 스캔체인은 모든 스캔 플립플롭을 하나의 스캔체인으로 구성한다. 멀티 스캔체인은 모든 스캔 플립플롭을 여러 개의 스캔체인으로 구성한다. 스캔 테스트 벡터(Scan Test Vector)의 크기를 줄이기 위하여 멀티 스캔체인을 주로 사용한다.
스캔체인을 구동하는 경우 모든 스캔 플립플럽들이 동시에 동작하게 되므로, 일시적인 전압 강하(Vdd Drop) 현상이 발생한다. 일시적인 전압 강하 현상은 타이 밍에 영향을 미친다. 예를 들면, 셋업 타임(Setup Time)과 홀드 타임(Hold Time)이 길어지는 현상이 발생한다. 셋업 타임 타이밍 문제가 발생하는 경우에는 클럭의 속도를 낮추면 해결할 수 있으나, 홀드 타임 타이밍 문제가 발생하는 경우에는 클럭의 속도를 조정하여 해결할 수 없는 문제가 발생한다.
따라서, 스캔 테스트 벡터에 의한 페일(Fail) 현상이 발생하게 된다.
따라서, 본 발명의 목적은 스캔 벡터 오류문제를 해결할 수 있는 스캔체인 장치를 제공하는데 있다.
상술한 바와 같은 본 발명의 목적을 달성하기 위한 본 발명의 특징에 의하면 시스템온칩은 기능 블록들과; 그리고 상기 기능 블록들 각각에 제공되며, 서로 다른 위상을 가지는 복수의 클럭들에 각각 동기되어 스캔 테스트를 수행하는 복수의 스캔체인들을 포함하되, 아이솔레이션 모드인 경우 상기 기능 블록들 각각의 내부는 상기 복수의 스캔체인을 통하여 테스트되고, 인터페이스 모드인 경우 상기 기능 블록들 중에서 인접한 기능 블록들 사이의 각각의 로직회로는 상기 복수의 스캔체인을 통하여 테스트된다.
이 실시예에 있어서, 인터페이스 모드인 경우 상기 인접한 기능 블록들 사이의 로직회로는 상기 인접한 기능 블록들 각각에 속하는 복수의 스캔 체인들을 통해 테스트된다.
이 실시예에 있어서, 상기 스캔체인은 멀티플렉서와 플립플럽을 포함하는 복수의 스캔플립플럽으로 구성된다.
이 실시예에 있어서, 상기 스캔 테스트는, 상기 스캔플립플럽에 테스트 데이터를 쉬프팅하여 입력하고, 상기 기능 블럭의 정상동작을 수행하고, 상기 기능 블럭의 정상동작 결과를 상기 스캔플립플럽을 통하여 쉬프트하여 출력하는 것을 포함한다.
이 실시예에 있어서, 상기 복수의 스캔 체인들은, 아이솔레이션 모드 동안 상기 기능 블록 내부의 입력과 출력에 연결되고, 인터페이스 모드 동안 상기 인접한 기능 블록들 사이의 조합회로의 입력과 출력에 연결된다.
이 실시예에 있어서, 상기 기능 블록들은 조합회로로 구성된다.
이 실시예에 있어서, 상기 복수의 스캔 체인들은 멀티 스캔 체인을 포함한다.
(실시예)
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 본 발명의 실시예를 첨부된 도면을 참조하여 설명한다.
본 발명의 신규한 시스템온칩은 기능 블록들과; 그리고 상기 기능 블록들이 각각에 제공되며, 서로 다른 위상을 가지는 복수의 클럭들에 각각 동기되어 스캔 테스트를 수행하는 복수의 스캔체인들을 포함하되, 상기 복수의 스캔체인들 각각은, 아이솔레이션 모드인 경우 상기 기능 블록 내부의 조합회로를 테스트하고, 인터페이스 모드인 경우 인접한 기능 블록들 사이의 조합회로는 상기 인접한 기능 블록들 각각에 속하는 스캔 체인들을 통해 테스트된다. 스캔체인은 멀티플렉서와 플립플럽을 포함하는 복수의 스캔플립플럽으로 구성된다. 스캔 테스트는 스캔플립플럽에 테스트 데이터를 쉬프팅하여 입력하고, 상기 기능 블럭의 정상동작을 수행하고, 상기 기능 블럭의 정상동작 결과를 상기 스캔플립플럽을 통하여 쉬프트하여 출력하는 것을 포함한다.
도 1은 본 발명에 따른 시스템온칩(System-On-a-Chip)을 나타내고, 도 2는 도 1에 도시된 시스템온칩의 각 블록별 클럭을 도시한 타이밍도이다.
시스템온칩(100)은 4개의 블록을 포함한다. 시스템온칩(100)은 제1 블록(10), 제2 블록(20), 제3 블록(30), 제4 블록(40), 제1 블록과 제2 블록의 인터페이스 블록(15), 제2 블록과 제3 블록의 인터페이스 블록(25), 제3 블록과 제4 블록의 인터페이스 블록(35), 및 제4 블록과 제1 블록의 인터페이스 블록(45)을 포함한다.
시스템온칩(100)의 각 블록은 독립된 스캔체인을 포함한다. 즉, 시스템온칩(100)은 제1 블록(10)의 내부를 테스트하기 위한 제1 스캔체인, 제2 블록(20)의 내부를 테스트하기 위한 제2 스캔체인, 제3 블록(30)의 내부를 테스트하기 위한 제3 스캔체인, 및 제4 블록(40)의 내부를 테스트하기 위한 제4 스캔체인을 포함한다.
만약 제1 스캔체인, 제2 스캔체인, 제3 스캔체인, 및 제4 스캔체인이 동일한 클럭 페이즈(Clock Phase)에서 동작한다고 가정한다면, 시스템온칩(100)은 스캔 테스트 모드동안 하나의 클럭에 동기되어 동작할 때마다 전압 강하 현상이 발생한다.
따라서, 시스템온칩(100)은 정상적인 스캔 테스트 벡터에서 페일(Fail)이 발생한다.
본 발명은 시스템온칩(100)의 스캔체인을 블록별로 구비한다. 즉, 멀티 스캔체인을 구성하는 스캔체인 각각은 제1 내지 제4 페이즈 클럭(Phase1-Phase4)으로 동작된다. 멀티 스캔체인을 구동하기 위한 제1 내지 제4 페이즈 클럭은 멀티 페이즈 클럭 생성기(Multi Phase Clock Generator)에서 생성된다.
도 1과 도 2에 따르면, 시스템온칩(100)은 제1 내지 제4 블럭(10-40), 제1 및 제2 블럭의 경계(15), 제2 및 제3 블럭의 경계(25), 제3 및 제4 블럭의 경계(35), 제4 및 제1 블럭의 경계(45) 및 멀티 페이즈 클럭 생성기를 포함한다. 제1 블록(10)을 테스트하는 제1 스캔체인은 제1 페이즈 클럭(Phase1)에 동기되어 동작한다. 제2 블록(20)을 테스트하는 제2 스캔체인은 제2 페이즈 클럭(Phase2)에 동기되어 동작한다. 제3 블록(30)을 테스트하는 제3 스캔체인은 제3 페이즈 클럭(Phase3)에 동기되어 동작한다. 제4 블록(40)을 테스트하는 제4 스캔체인은 제4 페이즈 클럭(Phase4)에 동기되어 동작한다. 멀티 페이즈 클럭 생성기는 시스템 클럭(CLK)을 입력받아 아이솔레이션 모드(Isolation Mode) 동안 제1 내지 제4 스캔체인을 구동하기 위한 제1 내지 제4 페이즈 클럭(Phase1-Phase4)을 생성한다. 또한, 멀티 페이즈 클럭 생성기는 시스템 클럭(CLK)을 입력받아 인터페이스 모드(Interface Mode) 동안 제1 및 제2 블럭의 경계(15), 제2 및 제3 블럭의 경계(25), 제3 및 제4 블럭의 경계(35) 및 제4 및 제1 블럭의 경계(45)를 테스트하는 클럭을 생성한다.
본 발명의 실시예에 따른 시스템온칩(100)의 제1 페이즈 클럭(Phase1), 제2 페이즈 클럭(Phase2), 제3 페이즈 클럭(Phase3) 및 제4 페이즈 클럭(Phase4)의 라이징 엣지(Rising Edge) 또는 폴링 엣지(Falling Edge)는 동시에 발생(event)하지 않도록 고려된다. 즉, 제1 내지 제4 블럭(10-40) 각각의 내부를 테스트하는 스캔체인에 동기되는 클럭의 위상들은 모두 다르다.
도 3은 도 1에 도시된 제1 블록과 제2 블록의 스캔체인을 도시한 블록도이고, 도 4는 도 3에 도시된 멀티 페이즈 스캔체인의 타이밍을 도시한 타이밍도이다.
도 3에 따르면, 시스템온칩(100)은 제1 블록(10), 제1 블록의 클럭(Phase1_iso), 제1 클럭 멀티플렉서(9), 제3 조합회로(15), 제2 블록(20), 제2 블록의 클럭(Phase2_iso), 제2 클럭 멀티플렉서(19)를 포함한다.
제1 블록(10)은 제1 스캔체인(11), 제1 조합회로(12), 제2 스캔체인(13), 및 스캔체인 멀티플렉서(Multiplexer ; 14)를 포함한다.
제2 블록(20)은 제3 스캔체인(21), 제2 조합회로(22), 제4 스캔체인(23), 및 스캔체인 디멀티플렉서(Demultiplexer ; 24)를 포함한다.
본 발명의 실시예에 따른 시스템온칩(100)의 스캔 테스트(Scan Test) 동작은 아이솔레이션 모드(Isolation Mode)와 인터페이스 모드(Interface Mode)로 구분된다.
계속해서 도 3과 도 4를 참조하면, 시스템온칩(100)의 스캔체인은 블록별로 구성된다. 아이솔레이션 모드 동안, 제1 스캔체인(11)과 제2 스캔체인(13)은 제1 아이솔레이션 클럭(Phase1_iso)에 동기되어 제1 조합회로(12)를 테스트하고, 제3 스캔체인(21)과 제4 스캔체인(23)은 제2 아이솔레이션 클럭(Phase2_iso)에 동기되어 제2 조합회로(22)를 테스트한다.
인터페이스 모드 동안, 제2 스캔체인(13)과 제3 스캔체인(21)은 제1 인터페이스 클럭(Phase12_int)에 동기되어 제3 조합회로(15)를 테스트한다.
즉, 아이솔레이션 모드 동안 스캔체인은 각 블록의 내부의 조합회로를 테스트하고, 인터페이스 모드 동안 스캔체인은 각 블록의 경계에 있는 조합회로를 테스트한다. 구체적으로, 복수의 스캔 체인들은 아이솔레이션 모드 동안 각 블록 내부의 입력과 출력에 연결되고, 인터페이스 모드 동안 각 블록들 사이의 조합회로의 입력과 출력에 연결된다.
시스템온칩(100)은 스캔모드 신호(Scan_mode)에 응답하여 아이솔레이션 모드와 인터페이스 모드를 선택한다.
스캔체인의 아이솔레이션 모드에 관해서는 도 5에서, 인터페이스 모드에 관해서는 도 6에서 상세히 설명한다.
도 5는 도 3에 도시된 멀티 페이즈 스캔체인의 아이솔레이션 모드를 도시한 블록도이다.
도 4와 도 5를 참조하면, 시스템온칩(100)은 아이솔레이션 모드동안 스캔모드 신호(Scan_mode)에 응답하여 제1 블록(10)의 제1 스캔체인(11)과 제2 스캔체인(13)을 연결하고, 제2 블록(20)의 제3 스캔체인(21)과 제4 스캔체인(23)을 연결한다. 제1 블록(10)의 스캔체인은 제1 블록의 스캔클럭(Phase1_iso)에 동기되어 동 작하고, 제2 블록(20)의 스캔체인은 제2 블록의 스캔클럭(Phase2_iso)에 동기되어 동작한다.
제1 블록(10)의 스캔체인은 제1 조합(12)을 테스트하고, 제2 블록(20)의 스캔체인은 제2 조합(22)을 테스트한다.
도 6은 도 3에 도시된 멀티 페이즈 스캔체인의 인터페이스 모드를 도시한 블록도이다.
도 4와 도 6을 참조하면, 시스템온칩(100)은 인터페이스 모드동안 스캔모드 신호(Scan_mode)에 응답하여 제1 블록(10)의 제2 스캔체인(13)과 제2 블록(20)의 제3 스캔체인(21)을 연결한다. 제1 블록(10)의 제2 스캔체인(13)과 제2 블록(20)의 제3 스캔체인(21)은 인터페이스 클럭(Phase12_int)에 동기되어 동작한다.
제1 블록(10)의 제2 스캔체인(13)과 제2 블록(20)의 제3 스캔체인(21)은 제3 조합(15)을 테스트한다.
도 7은 본 발명에 따른 멀티 페이즈 스캔체인의 스캔 테스트 방법을 도시한 순서도이다. 도 7은 도 3에 도시된 스캔 체인 장치를 방법으로 구성한 것이다. 따라서, 중복되는 설명은 생략한다.
도 7을 참조하면, S10 단계에서 스캔 체인을 구성한다. S20 단계에서 구성된 스캔 체인을 이용하여 블럭단위의 스캔 테스트를 진행한다. S30 단계에서 인접한 블럭들 사이에 존재하는 조합회로를 테스트한다.
본 발명은 멀티 페이즈에 동작하는 스캔체인을 사용하여 스캔체인으로 전압강하를 방지하여 스캔체인 벡터에 의한 페일을 방지하는 효과가 있다.
이상에서와 같이 도면과 명세서에서 최적 실시예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
이상과 같은 본 발명은 멀티 페이즈에 동작하는 스캔체인을 사용하여 스캔체인으로 전압강하를 방지하여 스캔체인 벡터의 페일을 방지하는 효과가 있다.

Claims (7)

  1. 기능 블록들과; 및
    상기 기능 블록들 각각에 제공되며, 서로 다른 위상을 가지는 복수의 클럭들에 각각 동기되어 스캔 테스트를 수행하는 복수의 스캔체인들을 포함하되,
    아이솔레이션 모드인 경우 상기 기능 블록들 각각의 내부는 상기 복수의 스캔체인을 통하여 테스트되고, 인터페이스 모드인 경우 상기 기능 블록들 중에서 인접한 기능 블록들 사이의 각각의 로직회로는 상기 복수의 스캔체인을 통하여 테스트되고, 상기 복수의 스캔체인들 각각은 멀티플렉서 또는 디멀티플렉서를 포함하고, 상기 복수의 스캔체인들은 상기 인터페이스 모드인 경우 상기 멀티플렉서와 상기 디멀티플렉서에 의하여 새로운 스캔체인으로 구성되는 시스템온칩.
  2. 제 1 항에 있어서,
    인터페이스 모드인 경우 상기 인접한 기능 블록들 사이의 로직회로는 상기 인접한 기능 블록들 각각에 속하는 복수의 스캔 체인들을 통해 테스트되는 시스템온칩.
  3. 제 1 항에 있어서,
    상기 스캔체인은 멀티플렉서와 플립플럽을 포함하는 복수의 스캔플립플럽으로 구성되는 시스템온칩.
  4. 제 3 항에 있어서,
    상기 스캔 테스트는,
    상기 스캔플립플럽에 테스트 데이터를 쉬프팅하여 입력하고,
    상기 기능 블럭의 정상동작을 수행하고,
    상기 기능 블럭의 정상동작 결과를 상기 스캔플립플럽을 통하여 쉬프트하여 출력하는 것을 포함하는 시스템온칩.
  5. 제 1 항에 있어서,
    상기 복수의 스캔 체인들은,
    아이솔레이션 모드 동안 상기 기능 블록 내부의 입력과 출력에 연결되고,
    인터페이스 모드 동안 상기 인접한 기능 블록들 사이의 조합회로의 입력과 출력에 연결되는 시스템온칩.
  6. 제 1 항에 있어서,
    상기 기능 블록들은 조합회로로 구성되는 시스템온칩.
  7. 제 1 항에 있어서,
    상기 복수의 스캔 체인들은 멀티 스캔 체인을 포함하는 시스템온칩.
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