KR100383728B1 - 반도체 디바이스 시험 장치 및 그 캘리브레이션 방법 - Google Patents

반도체 디바이스 시험 장치 및 그 캘리브레이션 방법 Download PDF

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Abstract

본 발명은 반도체 디바이스로 시험 신호를 부여할 수 있는 제1 단자를 가지는 소켓과 시험 신호를 제1 단자로 출력하는 드라이버를 가지는 반도체 시험 장치에서의 시험 신호의 출력 타이밍을 캘리브레이션(calibration)하는 것을 목적으로 한다.
반도체 디바이스(20)의 단자 배열과 동일한 단자 배열을 가지는 시험용 보드(10)를 소켓(50)에 장착하는 단계와, 드라이버(76)로 시험 신호를 생성하는 생성 단계와, 시험용 보드(10)에 도달한 시험 신호를 검출하는 검출 단계와, 검출 단계에서 검출한 시험 신호에 따라 시험 신호의 출력 타이밍을 설정하는 설정 단계를 구비하였다. 시험용 보드(10)에서의 제1 단자(12)에 접촉하는 접촉 단자가 반도체 디바이스(20)에서의 제1 단자(12)에 접촉하는 접촉 단자와 동일한 입력 임피던스(impedance)를 가지는 것이 바람직하다.

Description

반도체 디바이스 시험 장치 및 그 캘리브레이션 방법{SEMICONDUCTOR DEVICE TESTING APPARATUS AND ITS CALIBRATION METHOD}
본 발명은 반도체 디바이스(「DUT」라고도 함. 예를 들면 반도체 집적 회로 등)를 테스트하기 위한 반도체 디바이스 시험 장치에 관한 것으로, 특히 이 장치의 캘리브레이션용 치구(治具) 및 그 캘리브레이션 방법에 관한 것이다.
도 1은 종래의 반도체 시험 장치의 단면도이다. 테스트 헤드(70)는 반도체 디바이스(20)를 시험하기 위한 시험 신호를 출력하고, 또 반도체 디바이스(20)로부터 출력된 출력 신호를 수신한다. 테스트 헤드(70) 상에는 테스트 헤드(70)와 동축 케이블(62, 64) 사이에서 신호를 전달하는 퍼포먼스 보드(66)가 부착되어 있다. 동축 케이블(62)이 상기 시험 신호를 퍼포먼스 보드(66)로부터 소켓 보드(60)에 전달하고, 또 상기 출력 신호를 소켓 보드(60)로부터 퍼포먼스 보드(66)로 전달한다. 소켓 보드(60) 상에는 소켓(50)이 설치되어 있고 소켓(50)이 가지는 핀(52) 및 제1 단자(12)를 거쳐 시험 신호가 반도체 디바이스(20)에 인가되고, 또 제2 단자(14) 및 핀(54)을 거쳐 상기 출력 신호가 반도체 디바이스(20)로부터 수신된다.
테스트 헤드(70)는 시험 신호를 생성하는 드라이버(76(76A, 76B))와, 드라이버(76)가 생성하는 시험 신호를 지연시키는 드라이버 지연 회로(78(78A, 78B))와, 출력 신호를 수신하는 비교기(comparator)(80(80A, 80B))와, 비교기(80)가 출력 신호를 수신한 후 상기 출력 신호를 출력할 때까지의 시간을 지연시키는 비교기 지연 회로(82(82A, 82B))를 가진다. 오실로스코프 등의 측정 기기의 프로브로 각 드라이버(76)로부터 출력된 시험 신호를 측정하여 각 드라이버로부터 출력되는 시험 신호의 타이밍이 동일하게 되도록 드라이버 지연 회로(78)가 주는 지연 시간을 조정한다. 이에 따라서, 복수의 드라이버(76) 간의 스큐(skew)를 상쇄할 수 있다. 또, 비교기 지연 회로(82)가 주는 지연 시간을 조정함으로써 복수의 비교기(80) 간의 스큐를 상쇄할 수 있다.
도 2 (A) 및 2 (B)는 각각 반도체 디바이스(20)의 상면도 및 정면도이다. 여기에서는 TSOP 타입의 반도체 디바이스를 도시하고 있지만 반도체 디바이스는 QFP, BGA 등의 타입이라도 된다. 각종 형상의 반도체 디바이스에 대응하는 소켓(50)을 각각 준비함으로써 어떤 반도체 디바이스나 동일하게 테스트할 수 있다. 반도체 디바이스(20)는 신호를 입력하는 반도체 디바이스 입력 핀(22) 및 신호를 출력하는 반도체 디바이스 출력 핀(24)을 가지고 있고 이들 핀이 소켓(50)의 제1 단자(12) 및 제2 단자(14)에 접촉한다.
도 3은 소켓(50) 및 소켓(50)을 장착하는 소켓 보드(60)를 도시하는 단면도이다. 소켓 보드(60)에 구비된 소켓 가이드(58)를 따라 소켓(50)이 장착되면 소켓 보드(60)에 구비된 스루홀(56)에 소켓(50)의 핀(52, 54)이 삽입된다. 또 소켓 보드(60)의 스루홀(59) 하측으로부터 동축 케이블(62, 64)의 심선(心線)이 삽입되어 납땜된다. 근래, 반도체 디바이스(20)의 핀 수가 증가하였기 때문에 소켓(50)의 제1 단자(12)에 오실로스코프 등의 프로브를 정확하게 접촉시키기가 곤란하게 되어 있다. 따라서, 반도체 디바이스(20)를 소켓(50)으로부터 분리하고 프로브를 직접 소켓 보드에 접촉시키는 방법이 제안되어 있다.
도 4는 소켓 보드(60)의 상면도이다. 소켓 보드(60)에는 소켓(50)의 핀(52, 54)을 끼워넣기 위한 스루홀(56) 및 동축 케이블을 삽입하여 납땜하기 위한 스루홀(59)이 형성되어 있다. 또 소켓 보드(60)의 상면에는 접지 패턴(GND) 및 전원 패턴(VDD)이 설치되어 있다. 이 소켓 보드(60)에 오실로스코프의 프로브를 접촉시킴으로써 반도체 시험 장치를 캘리브레이션할 수 있다.
도 5는 소켓 보드(60)에 프로브(44)를 접촉시키고 있는 상태를 도시한다. 프로브(44)는 신호 단자(40)와 접지 단자(42)를 가진다. 시험 장치에 설치된 소켓 보드(60)로부터 소켓(50)을 분리하고 프로브(44)의 신호 단자(40)를 소켓용의 스루홀(56)에 접촉시키고, 접지 단자(42)를 소켓 보드(60) 상의 접지 패턴에 접촉시킴으로써, 스루홀(56)에 인가되는 신호를 측정할 수 있다. 그러나, 접지 패턴이 측정하려는 스루홀의 근방에 없는 경우에는, 접지 단자(42)에 접속된 프로브(44)의 접지 선을 길게 해야 하여 측정 시의 선로(線路) 임피던스가 커진다. 근래, 반도체 디바이스(20)의 고속화에 따라 반도체 디바이스(20)를 높은 정밀도로 시험할 필요가 발생하고 있다. 따라서 반도체 시험 장치의 캘리브레이션도 높은 정밀도로 행할 필요가 있지만 시험 신호를 측정할 때의 신호의 선로 임피던스가 크면 반도체 시험 장치를 정확하게 캘리브레이션할 수 없다.
퍼포먼스 보드(66) 상에는 신호 배선 패턴 및 접지 패턴이 인접하여 설치되어 있으므로 소켓(50), 소켓 보드(60) 및 동축 케이블(62, 64)을 분리하고 직접 퍼포먼스 보드에 프로브를 접촉시키면, 신호의 선로 임피던스를 낮출 수 있다. 그러나 이 경우에는 동축 케이블(62, 64), 소켓 보드(60) 및 소켓(50)의 임피던스와 부유 용량 등에 따른 영향이 시험 신호에 나타나므로, 실제의 시험 상태에서의 정확한 캘리브레이션을 행할 수 없다.
도 6은 반도체 시험 장치를 캘리브레이션하기 위한 종래의 다른 방법을 도시한다. 이 예에서는 드라이버(76)와 병렬로 비교기(80)와 프로그래머블 로드(180)가 설치되어 있다. 프로그래머블 로드(180)를 적절하게 설정함으로써 드라이버(76)에 원하는 부하를 인가할 수 있다. 소켓(50)으로부터 반도체 디바이스(20)를 분리하고 드라이버(76)로부터 시험 신호를 출력하면 시험 신호는 소켓(50)의 상단에서 반사되어 비교기(80)에 입력된다. 이 사이의 시간(시험 신호가 왕복하는 시간) t1을 2로 나눔으로써 드라이버(76)로부터 소켓(50)까지의 신호 전송 시간을 측정할 수 있다.
도 7은 종래의 반도체 시험 장치의 또 다른예를 도시한다. 소켓(50)의 각 핀에 대하여 도면에 도시한 바와 같이 2개의 동축 케이블을 접속시키는 형태가 제안되어 있다. 이 경우에는 반도체 디바이스(20)를 분리하여 시험 신호를 생성해도 시험 신호는 소켓(50)에서 반사되지 않고 비교기(90)에 전송된다. 이로 인하여, 드라이버(76)로부터 소켓(50)까지의 시험 신호 송신 시간을 계측할 수 없다.
도 8은 종래의 캘리브레이션 방법의 흐름도를 도시한다. 최초로, 측정 포인트인 소켓 보드(60)의 스루홀(56) 및 접지 패턴(GND)에 프로브(44)를 접촉한다(S302). 다음에, 타이밍 측정과 캘리브레이션을 실행한다(S310). 즉, 1채널의 드라이버가 출력하는 시험 신호 파형의 상승 또는 하강 타이밍을 측정하고 캘리브레이션 데이터를 얻는다. 드라이버 지연 회로(78)의 설정치를 초기 상태로 설정하고 시험 신호를 소정의 진폭(振幅) 조건에서 발생시킨다(S312). 다음에, 시험 신호의 상승 파형의 타이밍을 측정하여 상승 파형에서 드라이버(76)를 캘리브레이션한다(S314). 다음에, 시험 신호의 하강 파형의 타이밍을 측정하여 하강 파형에서 드라이버(76)를 캘리브레이션한다(S316).
도 9 (A)는 타이밍 측정 단계(S310)에서 측정된 시험 신호의 파형을 도시한다. 파형(S0)은 기준 타이밍 위치(T0)에서 50% 레벨로 되어 있다. 파형(S1) 및 파형(S2)은 각각 타이밍(t1) 및 (t2)에서 50%의 레벨로 되어 있다. 관통률(through rate)은 파형의 상승 또는 하강의 경사를 표시한다. 테스트 헤드(70)에 구비된 복수의 드라이버(76)는 500피코초／V±10% 미만의 관통률로 신호를 출력하도록 조정되어 있다. 상승 파형 측정 단계(S314)에서 도 9 (B)에 도시한 바와 같이, 복수의 드라이버(76) 각각에 대응하는 드라이버 지연 회로(78)의 지연량을 조정하여 기준 타이밍 위치(t0)로 타이밍(t1)및 (t2)을 이동시킴으로써 복수의 드라이버(76)를 캘리브레이션한다. 이 이동의 결과, 드라이버 지연 회로(78)의 지연량을 증감시킨 설정 데이터를 교정 데이터로서 얻는다. 먼지 등으로 인하여 프로브(44)의 신호 단자(40)와 소켓 보드(60)의 스루홀(56)이 고저항 상태로 되어 있는 경우에는 시험 신호의 레벨이 작아져 50%의 레벨이 검출되지 않게 되므로 접촉 불량이 발생하고 있는 것을 용이하게 알 수 있다.
도 9 (C)는 프로브(44)의 접지 단자(42)와 소켓 보드(60)의 접지 패턴(GND)이 접촉 불량인 경우의 시험 신호의 파형을 도시한다. 파형(S4)은 접지 단자(42)와 접지 패턴(GND)이 오픈 상태일 때의 파형 예이다. 파형(S6)은 접지 단자(42)와 접지 패턴(GND) 사이에 높은 접촉 저항이 있을 때의 파형 예이다. 파형 (S4) 및 (S6)은 파형의 일그러짐이나 무뎌짐을 발생시키고 있다. 그러나, 파형(S4) 및 (S6)에서도 정상인 파형(S0)과 동일한 50%의 레벨이 측정되므로, 접촉 불량이 간과되어 타이밍의 교정이 실시되고 만다. 그러므로, 적정한 타이밍 위치에서 캘리브레이션을 할 수 없으므로 잘못된 교정이 실시될 가능성이 있다. 예를 들면 파형(S6)에서 본래의 정상인 파형(S0)에 대하여 타이밍의 어긋남(e2)이 발생되고 있다. 또, 파형(S4)에서도 타이밍의 어긋남(e1)이 발생되고 있다. 그러므로 잘못된 타이밍에서 드라이버(76)가 교정되고 만다. 타이밍 어긋남이 발생되고 있는 상태에서 교정이 실시되면 캘리브레이션의 정밀도가 악화되는 요인 또는 교정 작업상의 신뢰성이 저하되는 요인이 된다.
그리고, 접촉 불량을 점검하는 방법으로 프로브(44)와 소켓 보드(60)의 접촉점에서의 직류 저항을 측정하는 방법이 있다. 이 방법은 프로브(44)의 신호 단자(40)와 소켓 보드(60)의 스루홀(56)의 접촉 불량에 대해서는 적용 가능하다. 그러나, 프로브(44)의 접지 단자(42)와 접지측 선로인 소켓 보드(60)의 접지 패턴(GND)의 접촉 불량에 대해서는 접지 패턴(GND)이 회로 접지가고 공통 접속되어 있기 때문에 검출하기가 곤란하다.
따라서, 본 발명은 상기 과제의 최소한 1개를 해결할 수 있는 반도체 시험 장치를 제공하는 것을 목적으로 한다. 이 목적은 특허청구의 범위에서의 독립항에 기재된 특징의 조합에 의하여 달성된다. 또, 종속항은 본 발명의 다른 유리한 구체 예를 규정한다.
도 1은 종래의 반도체 시험 장치의 단면도이다.
도 2는 반도체 디바이스(20)의 상면도 및 정면도이다.
도 3은 소켓(50) 및 소켓(50)을 장착하는 소켓 보드(60)를 도시한 단면도이다.
도 4는 소켓 보드(60)의 상면도이다.
도 5는 소켓 보드(60)에 프로브(44)를 접촉시키고 있는 상태를 도시한다.
도 6은 반도체 시험 장치를 캘리브레이션하기 위한 종래의 다른 방법을 도시한다.
도 7은 종래의 반도체 시험 장치의 또 다른예를 도시한다.
도 8은 종래의 캘리브레이션 방법의 흐름도를 도시한다.
도 9는 타이밍 측정 단계(S310)에서 측정된 시험 신호의 파형(波形)을 도시한다.
도 10은 본 발명의 실시예에 따른 반도체 시험 장치 전체의 단면을 도시한다.
도 11은 지지 유닛(110)에 장착하는 시험용 보드(10)의 일례로서의 프로브 보드(10A)의 상면도 및 하면도이다.
도 12는 시험용 보드(10)의 다른예로서의 단락 보드이다.
도 13은 반도체 시험 장치의 다른 실시예를 도시한다.
도 14는 소켓(50)으로부터 비교기(80B)까지의 신호 전송 시간을 간이하게 구하는 방법을 도시한다.
도 15는 반도체 시험 장치의 또 다른 실시예를 도시한다.
도 16은 접지 단락 보드(10C)의 구성을 도시한다.
도 17은 반도체 시험 장치의 또 다른 구성을 도시한다.
도 18은 도 15에 도시한 반도체 시험 장치를 캘리브레이션하는 방법의 변경 예를 도시한다.
도 19는 프레임(100)의 개구부(120), 지지 유닛(110), 및 시험용 보드(10)의 확대도이다.
도 20은 프레임(100)의 상면도이다.
도 21은 프로브 보드(10D)를 부착한 소켓 보드(60)의 상면도이다.
도 22는 반도체 시험 장치의 또 다른 실시예를 도시한다.
도 23은 시험용 보드(10)의 다른 실시 실시예를 도시한다.
도 24는 도 23에 도시한 반도체 시험 장치의 접속도를 도시한다.
도 25는 도 23 또는 도 24에 기재한 반도체 시험 장치를 캘리브레이션하는 방법을 도시한 흐름도이다.
도 26은 관통률 측정 단계(S304)에서 측정된 파형을 도시한다.
도 27은 캘리브레이션 방법의 또 다른 실시예를 도시하기 위한 반도체 시험 장치의 개요도 및 접속도를 도시한다.
도 28은 27에 도시한 반도체 시험 장치의 캘리브레이션 방법의 실시예를 도시한 흐름도를 도시한다.
도 29는 반사파 측정 단계(S404)에서 측정된 반사파형의 예를 도시한다.
도 30은 비교기(80)에 대한 캘리브레이션 방법의 다른 실시예를 도시한다.
〈도면의 주요부분에 대한 부호의 설명〉
10：시험용 보드, 10A：프로브(probe) 보드, 10B：단락 보드, 10C：접지 단락 보드, 10D：프로브 보드, 12：제1 단자, 14：제2 단자, 20：반도체 디바이스, 30：접촉 단자, 32：신호 배선 패턴, 36：접지 패턴, 40：신호 단자, 42：접지 단자, 44：프로브, 46：단락 패턴, 50：소켓, 52：핀, 54：핀, 56：스루홀(through hole), 58：소켓 가이드, 59：스루홀, 60：소켓 보드, 62：동축(同軸) 케이블, 64：동축 케이블, 66：퍼포먼스 보드, 70：테스트 헤드, 76：드라이버, 77：드라이버, 78：지연 회로, 79：지연 회로, 80：비교기, 90：비교기, 82：지연 회로, 83：지연 회로, 100：프레임, 102：스프링, 104：원주 부재, 106：고정 부재, 108：위치 결정봉, 110：지지 유닛, 120：개구부, 132：신호 배선 패턴, 136：접지 패턴, 140：핸들, 150：오실로스코프(oscilloscope), 160：파형 성형기, 162：게이트, 180：프로그래머블 로드(programmable load), 200：오실로스코프, 204：포고 핀, 206：핀 일렉트로닉스, 208：시험 장치 본체, 210：본체 지연 회로, 220：기준 펄스 신호, 221：기준 신호단, 222：기준 드라이버, S302：프로빙 단계, S304：관통률 측정 단계, S306：관통률 판정 단계, S310：타이밍 측정 단계, S312：시험 신호 발생 단계, S314：상승 파형 측정 단계, S316：하강 파형 측정 단계, S322：루프 회수 판정 단계, S424：재접촉 단계, S326：불량 통지 단계, S404：반사파형 측정 단계, S406：반사파형 판정 단계, S0, S1, S2, S4, S6：파형, S10, S12：추이(推移) 파형, t0：기준 타이밍 위치, t1, t2：타이밍, e1, e2：타이밍 어긋남, D10：분포 상태, V2：절반 레벨, V4：레벨, T1：왕복 시간
본 발명의 제1 실시예에 의하면, 반도체 디바이스를 장착함으로써 반도체 디바이스로 시험 신호를 인가할 수 있는 제1 단자를 가지는 소켓과, 시험 신호를 제1 단자로 출력하는 드라이버를 가지는 반도체 시험 장치에서의 시험 신호의 출력 타이밍을 캘리브레이션하기 위하여, 반도체 디바이스의 단자 배열과 동일한 단자 배열을 가지는 시험용 보드를 소켓에 장착하는 단계, 드라이버로 시험 신호를 생성하는 생성 단계, 시험용 보드에 도달한 시험 신호를 검출하는 검출 단계, 검출 단계에서 검출한 시험 신호에 따라 시험 신호의 출력 타이밍을 설정하는 설정 단계를 포함한다. 여기에서, 시험용 보드에서의 제1 단자에 접촉하는 접촉 단자가 반도체 디바이스에서의 제1 단자에 접촉하는 접촉 단자와 동일한 입력 임피던스를 가지는 것이 바람직하다.
본 발명의 제2 실시예에 의하면, 시험용 보드가 제1 단자에 접촉하고 또한 접지에 접속된 접지 단락 패턴을 가지고, 검출 단계는 드라이버로부터 출력되어 시험용 보드에서 반사된 시험 신호를 측정한다.
본 발명의 제3 실시예에 의하면, 반도체 시험 장치가 시험 신호를 지연(遲延)시키는 지연 회로를 추가로 가지고, 생성 단계가 드라이버로 시험 신호를 출력하는 동시에 소정의 기준 신호를 생성하고, 설정 단계가 검출 단계에서 검출된 시험 신호의, 기준 신호를 기준으로 하는 위상차에 따라 지연 회로가 주는 지연의 크기를 설정하는 지연 설정 단계를 가진다.
본 발명의 제4 실시예에 의하면, 시험용 보드가 제1 단자에 접촉하는 신호 배선 패턴 및 신호 배선 패턴에 인접하여 배치된 접지 패턴을 가지고, 검출 단계는 신호 배선 패턴 및 접지 패턴에 부착된 전기적 특성 시험용 프로브로 시험 신호를 검출한다.
본 발명의 제5 실시예에 의하면, 반도체 시험 장치가 복수의 드라이버를 가지고, 소켓이 복수의 드라이버 각각에 대응하는 복수의 제1 단자를 가지며, 시험용 보드가 복수의 제1 단자 각각에 대응하는 복수의 신호 배선 패턴을 가지고, 검출 단계를 복수의 신호 배선 패턴 각각에서 실행하고, 지연 설정 단계는 복수의 신호 배선 패턴 각각에서 측정된 위상차의 크기가 동일하게 되도록 복수의 지연 회로에서의 각 지연의 크기를 설정한다.
본 발명의 제6 실시예에 의하면, 소켓이 반도체 디바이스에 접촉하여 반도체 디바이스로부터 전기적 신호를 수신하는 제2 단자를 추가로 가지고, 반도체 시험 장치가 제2 단자로부터 입력된 신호를 수신하는 비교기를 추가로 포함하며, 시험용 보드가 제1 단자와 제2 단자를 전기적으로 접속하는 단락 패턴을 가지는 단락 보드이다.
본 발명의 제7 실시예에 의하면, 드라이버로부터 출력되어 단락 보드를 경유한 시험 신호를 비교기에서 검출한다. 다음에, 시험 신호의 출력 시각 대하여 소정의 시간차를 가지는 기준 타이밍과 시험 신호의 검출 시각의 시간차에 따라 얻어진 값을 반도체 디바이스를 시험하기 위한 기준 시간으로 설정한다. 반도체 시험 장치에 복수의 드라이버 및 복수의 비교기를 설치하고, 소켓에 복수의 드라이버 각각에 대응하는 복수의 제1 단자 및 복수의 비교기 각각에 대응하는 복수의 제2 단자를 설치하며, 단락 보드에 복수의 제1 단자와 복수의 제2 단자를 각각 접속하는 복수의 단락 패턴을 설치하고, 검출 단계를 복수의 신호 배선 패턴 각각에서 실행하며, 기준 시간을 복수의 비교기 각각에 대하여 독립적으로 설정해도 된다.
본 발명의 제8 실시예에 의하면, 복수의 소켓과, 복수의 소켓 각각에 대응하는 복수의 단락 보드 등의 시험용 보드와 복수의 시험용 보드를 일체로 지지하는 프레임을 추가로 포함하고, 프레임은 프레임을 반도체 시험 장치에서의 소정의 위치에 장착했을 때 시험용 보드를 원하는 위치로 이동시키는 인입(引入) 기구를 시험용 보드마다 가진다.
본 발명의 제9 실시예에 의하면, 반도체 디바이스를 시험하기 위하여 사용하는 시험 신호를 출력하는 드라이버, 반도체 디바이스로부터 전기적 신호를 수신하는 비교기, 반도체 디바이스를 장착하여 시험 신호를 반도체 디바이스에 인가할 수 있는 소켓을 가지는 반도체 시험 장치의 처리 타이밍을 교정하는 캘리브레이션 방법에 있어서, 시험 신호의 파형을 측정하는 측정기에 시험 신호 또는 전기적 신호를 제공하기 위하여 필요한 접속을 행하는 접속 단계, 드라이버가 출력한 시험 신호를 측정기로 측정하는 파형 측정 단계, 측정기로 측정한 시험 신호의 파형이 원하는 범위 내인가를 판정하는 파형 판정 단계, 그리고 측정기로 측정한 파형이 원하는 범위를 벗어나 있는 경우에 측정기에 행한 접속이 불량이라고 통지하는 시작 통지 단계를 포함하는 것이 바람직하다. 파형 측정 단계는 시험 신호의 상승 및 하강의 최소한 한 쪽 파형을 측정하는 것이 바람직하다. 또한 통지 단계는 파형이 원하는 범위를 벗어나 있는 경우에, 접속 단계, 파형 측정 단계 및 파형 판정 단계를 반복하는 재접속 단계와, 접속 단계, 파형 측정 단계 및 파형 판정 단계를 소정의 회수 반복해도 파형이 원하는 범위를 벗어나 있는 경우에, 측정기에 행한 접속이 불량이라고 통지하는 불량 통지 단계를 포함하는 것이 바람직하다.
본 발명의 제10 실시예에 의하면, 상기 캘리브레이션 방법에서 측정기가 반도체 시험 장치의 외부 측정기이고, 측정기가 시험 신호를 입력하는 전기적 특성 시험용 프로브를 가지며, 접속 단계는 전기적 특성 시험용 프로브에 시험 신호를 제공하기 위하여 필요한 접속을 행하는 단계를 포함하는 것이 바람직하다.
본 발명의 제11 실시예에 의하면, 상기 캘리브레이션 방법에서 측정기가 반도체 시험 장치의 내부 측정기이고, 파형 측정 단계가 드라이버로부터 출력되어 소켓에서 반사된 시험 신호를 비교기로부터 입력하여 측정기에서 측정하는 단계를 포함하는 것이 바람직하다.
본 발명의 제12 실시예에 의하면, 상기 캘리브레이션 방법에서 측정기가 반도체 시험 장치의 내부 측정기이고, 파형 측정 단계가 비교기로부터 입력된 소정의 기준 신호를 측정기에서 측정하는 단계를 포함하는 것이 바람직하다.
본 발명의 제13 실시예에 의하면, 상기 캘리브레이션 방법에서 접속 단계는 캘리브레이션을 위하여 시험 신호를 입력하여 측정기에 인가하는 시험용 보드를 측정기에 접속하는 단계를 포함하는 것이 바람직하다.
본 발명의 제14 실시예에 의하면, 상기 캘리브레이션 방법에서 측정기가 반도체 시험 장치의 내부 측정기이고, 파형 측정 단계가 드라이버로부터 출력되어 시험용 보드에서 반사된 시험 신호를 비교기로부터 입력하여 측정기에서 측정하는 단계를 포함하는 것이 바람직하다.
본 발명의 제15 실시예에 의하면, 상기 캘리브레이션 방법에서 파형 판정 단계가 시험 신호의 상승 또는 하강 기간 내에서의 시험 신호의 레벨이 원하는 범위 내인가를 판정하는 것이 바람직하다.
이하, 발명의 실시예를 통하여 본 발명을 설명하겠지만, 이하의 실시예는 청구범위에 관한 발명을 한정하는 것이 아니며, 또 실시예 중에서 설명되고 있는 특징의 조합 전부가 발명의 해결 수단에 필수라고는 한정되지 않는다.
도 10은 본 발명의 실시예에 따른 반도체 시험 장치 전체의 단면을 도시한다. 도 1과 동일한 구성에는 도 1과 동일한 부호가 붙어 있으므로 설명을 생략한다. 소켓 보드(60) 상에는 동축 케이블(62, 64)로 퍼포먼스 보드에 접속된 복수의 소켓(50)이 설치되어 있다. 또, 프레임(100)에는 복수의 지지 유닛(110)이 지지(mount)되어 있고 각 지지 유닛의 상부에는 개구부(120)가 설치되어 있다. 각 지지 유닛(110)은 1개의 반도체 디바이스(20)를 지지한다. 테스트 헤드(70) 내에는 2개의 동축 케이블(62, 64)에 대한 회로만을 도시하고 있지만, 실제로는 반도체 디바이스(20)에 구비된 각 핀에 대하여 동축 케이블이 설치되어 있고 각 동축 케이블에 대하여 드라이버(76), 지연 회로(78), 비교기(80) 및 비교기용 지연 회로(82)가 설치되어 있다. 또 도면에서는 1개의 반도체 디바이스(20)에 대응하는 회로만을 도시하고 있지만, 실제로는 각 반도체 디바이스에 대하여 동일한 회로가 설치되어 있다.
본 반도체 시험 장치는 복수의 반도체 디바이스를 동시에 테스트할 수 있으므로 부여된 시간에 따라 많은 반도체 디바이스를 시험할 수 있다. 반도체 시험 장치를 캘리브레이션하는 경우에는 미리 반도체 디바이스(20) 대신 시험용 보드(10)를 각 지지 유닛(110)에 장착한다. 프레임(100)을 반도체 시험 장치에 부착하면 시험용 보드(10)가 소켓(50)에 장착된다. 다음에, 개구부(120)의 상부로부터 시험용 보드(10)에 프로브를 접촉시키고 드라이버(76)로 시험 신호를 생성한다. 시험용 보드(10)에 도달한 시험 신호를 오실로스코프에서 검출하고 검출한 시험 신호에 따라 지연 회로(78A)의 설정을 변경함으로써 시험 신호의 출력 타이밍을 설정한다.
드라이버(76)는 반도체 디바이스(20)에 인가하는 복수의 신호 각각에 대하여 설치되어 있다. 또 테스트 헤드(70)는 또한 기준 신호를 생성하는 1개의 드라이버(176)와, 기준 신호를 소정 시간 지연시키는 1개의 지연 회로(178)를 가진다. 기준 신호가 생성될 때와 드라이버(76)가 시험 신호를 생성할 때 사이의 시간차는 항상 일정하게 되어 있다. 따라서, 이 기준 신호를 오실로스코프에 대하여 트리거(trigger)로 입력한다. 각 드라이버(76)로부터 출력되는 시험 신호의 위상과 기준 신호의 위상의 위상차를 동일하게 함으로써, 간접적으로 복수의 드라이버(76)간의 위상을 일치시키고 드라이버간의 스큐를 작게 할 수 있다. 단 다른 예로는 시험용 보드(10)에 도달하는 1개의 시험 신호를 기준 신호로 선택하여 오실로스코프의 트리거로 입력하고, 선택한 시험 신호의 위상에 다른 시험 신호의 위상을 맞춰도 된다.
도 11 (A) 및 11 (B)은 지지 유닛(110)에 장착하는 시험용 보드(10)의 일예로서의 프로브 보드(10A)의 상면도 및 하면도이다. 시험용 보드(10)의 하면에는 반도체 디바이스(20)의 단자와 동일한 배치로 접촉 단자(30)가 설치되어 있다. 프레임(100)을 반도체 시험 장치에 부착하면 접촉 단자(30)가 소켓(50)의 제1 단자(12) 및 제2 단자(14)에 접촉한다. 상면에 설치된 접지 패턴(36) 및 복수의 신호 배선 패턴(32)은 하면에 설치된 접촉 단자(30)와 접속되어 있다. 접지 패턴(36)은 상면의 중앙에 연장되어 있다. 접지 패턴(36)은 각 신호 배선 패턴(32)에 인접해 있고 최단거리는 약 2mm 이하이다. 이로 인하여, 각 신호 배선 패턴(32) 및 접지 패턴(36)에 프로브(44)의 신호 단자(40) 및 접지 단자(42)를 용이하게 접촉시킬 수 있다. 또, 각 신호 배선 패턴(32)과 접지 패턴(36)의 최단거리는 실질적으로 동등하므로 각 신호의 선로 임피던스의 편차가 작아 각 신호를 정확하게 측정할 수 있다.
캘리브레이션 시의 드라이버(76)로부터의 출력 타이밍과 실제의 반도체 디바이스(20)를 반도체 시험 장치에 장착했을 때의 드라이버(76)로부터의 출력 타이밍 사이에 오차가 생기는 것을 방지하기 위해서는, 접촉 단자(30)에서의 각 신호의 입력 임피던스를 실제의 반도체 디바이스(20)에서의 신호의 입력 임피던스와 실질적으로 동일하게 하는 것이 바람직하다. 입력 임피던스를 반도체 디바이스(20)와 동일하게 하기 위해서는 주지한 바와 같이 신호 배선 패턴(32)과 접지 패턴(36) 사이에 적당한 컨덴서(캐패시턴스), 저항 등을 설치하면 된다.
도 12는 프로브 보드(10A)의 다른 실시예를 도시한다. 프로브 보드(10A)는 반도체 디바이스(20)와 대략 동일한 외형 치수의 절연 블록(270)의 외주 측면에 반도체 디바이스(20)의 각 단자와 대략 동일한 배치로 복수의 접촉 단자(30)가 설치되어 있다. 접촉 단자(30)는 소켓(50)의 제1 단자(12) 및 제2 단자(14)와 절연 블록(270)의 측면부 또는 하면부에서 접촉할 수 있다.
복수의 접촉 단자(30)로부터 각각 절연 블록(270) 상면의 주변부에 연장된 장소에 복수의 신호 배선 패턴(32)이 형성된다. 신호 배선 패턴(32)은 프로브(44)의 신호 단자(40)를 접촉시키는 데 사용된다. 그러므로, 신호 배선 패턴(32)은 신호 단자(40)가 접촉하기 쉽도록 돌출된 형상을 하고 있다. 복수의 신호 배선 패턴(32) 내측에 그랜드용의 단자(37)로부터 연장되어 접지 패턴(36)이 형성된다. 접지 패턴(36)은 프로브(44)의 접지 단자(42)를 접촉시키기 위하여 사용된다. 그리고, 프로브(44)는 지지 부재(262)로 지지된다.
접지 패턴(36)은 각 신호 배선 패턴(32)에 인접되어 있으므로 신호 배선 패턴(32) 및 접지 패턴(36)과 프로브(44)의 신호 단자(40) 및 접지 단자(42)와는 용이하게 접촉시킬 수 있다. 접지 단자(42)와 접지 패턴(36)을 단거리로 접촉시킬 수 있으므로 접지 단자(42)를 낮은 임피던스로 접지할 수 있다. 이로 인하여, 종래 접지 임피던스를 통하여 시험 신호에 중첩된 외부 잡음이 경감되고 잡음의 영향에 의한 시험 신호의 일그러짐이 억제되어 캘리브레이션의 정밀도가 개선된다. 또, 신호 배선 패턴(32)과 신호 단자(40)가 안정된 접촉을 유지할 수 있으므로 신호 배선 패턴(32)과 신호 단자(40)의 접촉 부분으로부터 발생하는 잡음이나 그 잡음에 의한 시험 신호의 일그러짐이 억압되어 캘리브레이션의 정밀도가 개선된다.
도 13 (A) 및 13 (B)는 시험용 보드(10)의 다른 일예로서의 단락 보드(10B)를 도시한다. 단락 보드(10B)의 하면에는 소켓(50)의 제1 단자(12) 및 제2 단자(14)에 접촉되는 접촉 단자(30)가 설치되어 있다. 단락 보드(10B) 상면에는 제1 단자에 접촉된 접촉 단자(30)와 제2 단자(14)에 접촉된 접촉 단자(30)를 단락시키는 복수의 단락 패턴(46)이 설치되어 있다. 도 11에 도시한 프로브 보드(10A)를 반도체 시험 장치에 장착하여 복수의 드라이버(76)간의 스큐를 캘리브레이션한 후에 프로브 보드(10A)를 반도체 시험 장치로부터 분리하고, 대신 도 13에 도시한 단락 보드(10B)를 반도체 시험 장치에 부착한다.
이 상태에서 복수의 비교기(80)간의 스큐를 캘리브레이션한다. 먼저, 복수의 드라이버(76A)로부터 동시에 시험 신호를 생성한다. 드라이버(76A)로 생성된 시험 신호는 단락 보드(10B)를 통하여 비교기(80B)에 도달한다. 드라이버(76)가 시험 신호를 생성한 후 비교기(80)가 시험 신호를 검출할 때까지의 대략적인 지연 시간은 미리 알고 있다. 따라서 예를 들면 기준 신호를 트리거로 하여 오실로스코프(150)에 유입되었을 때 이미 알고 있는 지연 시간을 오실로스코프(150)로 더하여 얻어졌을 때를 기준 타이밍으로 선택한다. 단 본 발명의 다른 실시예로는 기준 신호를 검출했을 때를 상기 기준 타이밍으로 선택해도 된다. 이것은 상기 지연 시간으로 제로 ″0″을 선택했을 때에 상당한다.
다음에, 기준 타이밍으로부터 각 비교기(80)가 시험 신호를 검출했을 때까지의 시간차를 비교기(80)마다 측정하고, 이 시간차에 따른 값을 반도체 디바이스(20)를 시험하기 위한 기준 시간으로 비교기(80)마다 설정한다. 예를 들면 시간차가 +a인 경우에는 그 비교기(80)에 대응하는 비교기용 지연 회로(82)의 지연 시간을 a만큼 감소시키고, 시간차가 －a인 경우에는 비교기용 지연 회로(82)에 의한 지연 시간을 a만큼 증가시킨다. 이에 따라서, 복수의 비교기(80)간의 스큐를 캘리브레이션할 수 있다.
단 다른 실시예로는 비교기용 지연 회로(82) 대신 지연 시간을 기억하는 메모리를 비교기(80)마다 설치하고, 상기 시간차를 단순히 메모리에 기억시켜 두어도 된다. 이 경우에는 실제로 반도체 디바이스(20)를 시험한 경우에 비교기(80)가 검출했을 때로부터 상기 메모리에 기억된 시간차를 감소시킴으로써 비교기(80)간의 스큐의 영향을 상쇄한 값을 얻을 수 있다. 이와 같은 메모리로는 반도체 디지털 메모리 이외에, 아날로그 메모리, 지연 시간을 설정 가능한 지연 회로 등을 사용할 수 있다. 또 시간차를 감소시키는 수단으로는 수치 연산에 의한 감산 외에, 아날로그 연산에 의한 감산, 지연 회로에 의한 감산 등을 사용할 수 있다.
도 14는 반도체 시험 장치의 다른 실시예를 도시한다. 도 10에 도시한 구성과 동일한 구성에는 동일한 부호가 붙어 있으므로 이들의 설명은 생략한다. 본 실시예에서는 반도체 디바이스(20)의 출력 단자에 대응하는 동축 케이블(64)에는 비교기(80B) 및 비교기용 지연 회로(82B)만이 설치되어 있고, 도 10에 도시한 드라이버(76B) 및 드라이버용 지연 회로(78B)는 생략되어 있다. 또, 드라이버(76A) 및 비교기(80A)와 병렬로 드라이버(76A)에 대하여 원하는 부하를 인가하는 프로그래머블 로드(180)가 설치되어 있다.
먼저 반도체 디바이스(20) 및 시험용 보드(10)를 소켓(50)으로부터 분리하고 드라이버용 지연 회로(78A) 및 비교기용 지연 회로(82A)에 의한 지연 시간을 제로 ″0″으로 한다. 다음에 드라이버(76A)의 출력 전압을 변화시킨 후 비교기(80A)가 반사된 전류를 검출할 때까지의 시간, 즉 드라이버(76A)와 소켓(50) 사이를 시험 신호가 왕복하는 시간(t1)을 측정한다. 이 시간(t1)을 2로 나눔으로써 드라이버(76A)가 시험 신호를 생성한 후 소켓(50)으로 시험 신호가 전송될 때까지의 시간 즉 편도의 시간 (t1)／2를 얻을 수 있다. 각 드라이버(76A)에 대하여 시험 신호의 전송 시간 (t1)／2를 계측함으로써 복수의 드라이버(76)로부터 소켓(50)까지의 경로에서의 각 시험 신호의 시간차(Δdr)가 얻어진다.
도 15는 또한 소켓(50)으로부터 비교기(80B)까지의 신호 전송 시간을 간이하게 구하는 방법을 도시한다. 소켓(50)에 단락 보드(10B)를 부착하고 드라이버(76A)에서 시험 신호를 생성한다. 시험 신호는 동축 케이블(62), 단락 보드(10B) 및 동축 케이블(64)을 거쳐 비교기(80B)로 수신된다. 드라이버(76)가 시험 신호를 생성한 후 비교기(80B)가 시험 신호를 수신할 때까지의 시간, 즉 드라이버(76)와 비교기(80B) 사이의 신호 전송 시간(t2)을 계측하고 드라이버(76)와 소켓(50) 사이의 전송 시간 (t1)／2를 t2로부터 감산함으로써 소켓(50)으로부터 비교기(80B)까지의 신호 전송 시간(t3)을 구할 수 있다. 소켓(50)으로부터 각 비교기(80B)까지의 전송 시간(t3)을 계측함으로써 소켓(50)으로부터 각 드라이버(80B)까지의 경로에서의 시험 신호의 시간차(Δcp)가 얻어진다.
드라이버(76A) 측의 경로에서의 시간차(Δdr)에 따라 드라이버용 지연 회로(78)에 설정하는 지연 시간을 변경함으로써 드라이버(76A)간의 스큐를 상쇄할 수 있다. 또 시간차(Δcp)에 따라 비교기(80B)용의 지연 회로(82B)에 설정하는 지연 시간을 변경함으로써 복수의 비교기(80B)간의 스큐를 상쇄할 수 있다.
도 16은 반도체 시험 장치의 또 다른 실시예를 도시한다. 본 실시예에서는 2개의 동축 케이블이 소켓(50)의 1개의 단자에 접속되어 있다. 이 경우, 반도체 디바이스(20) 및 시험용 보드(10)를 분리해도 소켓(50)에서 임피던스 부정합(不整合)이 생기지 않으므로, 드라이버(76)로부터 소켓(50)까지의 신호 전송 시간 및 소켓(50)으로부터 비교기(90)까지의 신호 전송 시간을 구할 수 없다. 따라서 우선 소켓(50)에 시험용 보드(10)의 일예로서의 접지 단락 보드(10C)를 부착한다. 접지 단락 보드(10C)에서는 각 시험 신호가 접지에 단락되어 있다. 이에 따라서 접지 단락 보드(10C)에서 임피던스 부정합이 생기므로 드라이버(76)가 생성한 신호가 비교기(80)에 반사된다.
다음에, 도 16에서의 접지 단락 보드(10C)를 소켓(50)으로부터 분리하고, 비교기(90)용의 지연 회로(92)에서의 지연 시간을 제로 ″0″으로 설정한다. 또한 드라이버(76)로 시험 신호를 생성하면 도 15의 경우와 동일하게, 시험 신호가 동축 케이블(62, 64)을 거쳐 비교기(90)로 수신된다. 드라이버(76)가 시험 신호를 생성한 후 비교기(90)가 시험 신호를 수신할 때까지의 시간, 즉 드라이버(76)와 비교기(90) 사이의 신호 전송 시간(t2)을 계측하고 드라이버(76)와 소켓(50) 사이의 전송 시간 (t1)／2를 t2로부터 감산함으로써 소켓(50)으로부터 비교기(90)까지의 신호 전송 시간(t3)을 구할 수 있다. 소켓(50)으로부터 각 비교기(90)까지의 전송 시간(t3)을 계측함으로써 소켓(50)으로부터 각 비교기(90B)까지의 경로에서의 시험 신호의 시간차(Δcp)가 얻어진다.
드라이버(76) 측의 경로에서의 시간차(Δdr)에 따라 드라이버용 지연 회로(78)에 설정하는 지연 시간을 변경함으로써 드라이버(76)간의 스큐를 상쇄할 수 있다. 또 시간차(Δcp)에 따라 비교기(90)용의 지연 회로(92)에 설정하는 지연 시간을 변경함으로써 복수의 비교기(90)간의 스큐를 상쇄할 수 있다.
도 17 (A) 및 17 (B)는 접지 단락 보드(10C)의 구성을 도시한다. 접지 단락 보드(10C)의 하면에는 소켓(50)의 제1 단자(12) 및 제2 단자(14)에 접촉하는 접촉 단자(30)가 설치되어 있다. 또 접지 단락 보드(10C) 상면에서는 소켓(50)의 제1 단자에 접촉하는 각 신호 배선 패턴(32)이 접지 패턴(36)에 단락되어 있다. 이로 인하여, 시험 신호의 선로 임피던스는 접지 단락 보드(10C)에서 접지에 단락된 후 급격하게 작아진다. 이 임피던스의 부정합으로 인해 드라이버(76A)에서 생성된 신호는 접지 단락 보드(10C)에서 반사되어 비교기(80A)에 의하여 검출된다.
도 18은 반도체 시험 장치의 또 다른 구성을 도시한다. 본 실시예에서는 소켓(50)에서의 1개의 단자에 2개의 동축 케이블(62, 64)이 접속되어 있고, 각 동축 케이블에 각각 드라이버, 드라이버용 지연 회로, 비교기, 프로그래머블 로드 및 비교기용 지연 회로가 접속되어 있다. 이 경우에는 접지 단락 보드(10C)를 소켓(50)에 부착하고 드라이버(76, 77)로부터 순차로 시험 신호를 생성하고 소켓(50)에서 반사된 시험 신호를 각각 비교기(80) 및 (90)에서 검출한다.
이에 따라서, 드라이버(76)로부터 소켓(50)까지의 선로 및 드라이버(77)로부터 소켓(50)까지의 선로에서의 전송 지연 시간의 시간차(Δdr)를 구할 수 있다. 이 시간차(Δdr)에 따라 복수의 드라이버(76)간의 스큐, 복수의 드라이버(77)간의 스큐, 복수의 비교기(80)간의 스큐 및 복수의 비교기(90)간의 스큐를 각각 지연 회로(78, 79, 82, 83)로 캘리브레이션할 수 있다.
도 19는 도 18에 도시한 반도체 시험 장치를 캘리브레이션하는 방법의 변경 예를 도시한다. 이해하기 쉽게 하기 위하여, 본 도면에서는 도 18에 도시한 지연 회로(78, 79, 82, 83)의 기재를 생략하고 있다. 또, 도 18에 도시한 구성과 동일한 구성에는 도 18과 동일한 부호가 붙어 있으므로 이들의 설명은 생략한다. 본 실시예에서는 1개의 파형 성형기(160)로부터 2개의 드라이버(76, 77)에 시험 신호를 공급할 수 있다. 또 파형 성형기(160)와 드라이버(77) 사이에는 시험 신호를 통과시키는 여부를 제어하는 게이트(162)가 설치되어 있다. 본 실시예에 의하면, 시험 신호를 생성하기 위한 패턴 발생기나 파형 포맷터(formatter) 등을 각 드라이버(76, 77)마다 설치할 필요가 없으므로 시험 장치를 저가로 구성할 수 있다.
도 20은 프레임(100)의 개구부(120), 지지 유닛(110) 및 시험용 보드(10)의 확대도이다. 프레임(100)이 가지는 원주 부재(104)를 지지 유닛(110)에 관통시키고 고정 부재(106)로 지지 유닛(110)이 빠지는 것을 방지한다. 지지 유닛(110)은 시험용 보드(10) 또는 반도체 디바이스(20)를 지지할 수 있다. 지지 유닛(110)과 원주 부재(104) 사이에는 큰 클리어런스(clearance)가 형성되어 있으므로 각 지지 유닛(110)은 클리어런스의 범위 내에서 프레임(100)에 대하여 자유롭게 변위할 수 있다. 스프링(102)은 지지 유닛(110)을 소켓(50)으로 가압한다. 소켓(50)에는 선단이 원추형인 위치 결정봉(108)이 설치되어 있다.
위치 결정봉(108)은 각 지지 유닛(110) 및 시험용 보드(10)를 각각의 적절한 위치로 끌어들이는 인입 기구로서 기능한다. 즉, 지지 유닛(110)에 설치된 위치 결정공에 위치 결정봉(108)을 삽입함으로써 지지 유닛이 적절한 위치로 변위한다. 이로 인하여, 시험용 보드(10) 또는 반도체 디바이스(20)의 접촉 단자(30)에 소켓(50)의 제1 단자(12) 및 제2 단자(14)가 정확하게 접촉할 수 있다.
도 21은 프레임(100)의 상면도이다. 프레임(100)의 양단에는 프레임(100)을 사람의 손 또는 로봇으로 잡기 위한 핸들(140)이 설치되어 있다. 각 지지 유닛(110)은 프레임(100) 내에서 다른 지지 유닛(110)으로부터 독립하여 자유롭게 변위될 수 있다. 종래에는 지지 유닛(110) 각각을 확실하게 소켓(50)에 접촉시키기 위하여, 먼저 각 지지 유닛을 소켓에 장착하고 그후 상부로부터 지지 유닛을 고정하였다. 본 실시예에 의하면, 프레임(100)을 반도체 시험 장치에 장착하면 각 지지 유닛(110)이 각각 적절한 위치로 변위하므로 다수의 시험용 보드(10) 또는 반도체 디바이스(20)를 용이하게 장착하거나 또는 분리할 수 있다.
특히 필요한 종류의 시험용 보드(10)를 미리 부착한 복수의 프레임(100)과, 반도체 디바이스(20)를 부착한 프레임(100)을 각각 준비함으로써, 프레임(100)을교환하는 것만으로 복수의 시험용 보드(10)의 종류를 변경하거나 또는 반도체 디바이스(20)에 변경할 수 있다.
이상의 실시예에서는 반도체 디바이스(20) 대신 소켓(50)에 시험용 보드(10)를 장착하여 반도체 시험 장치를 캘리브레이션하였다. 상기 실시예에 의하면, 실제로 반도체 디바이스를 시험할 때의 시험 선로와 반도체 시험 장치를 캘리브레이션할 때의 신호 선로가 거의 동일하므로, 각각의 경우의 선로 임피던스가 거의 동등하게 된다. 따라서, 실제 사용에 가까운 상태에서 반도체 시험 장치를 캘리브레이션할 수 있다. 그러나 다른 실시예로는 예를 들면 반도체 디바이스(20) 및 소켓(50)을 반도체 시험 장치로부터 분리하고 소켓 보드(60)에 직접 시험용 보드(10)를 부착해도 된다. 이 경우에는 실제 사용 상태에서의 선로 임피던스와 캘리브레이션 시의 선로 임피던스가 다소 상이하다. 그러나, 소켓 보드(60)는 소켓(50)의 상측과 비교하여 면적이 넓으므로 프로브(44)를 신호 선로에 용이하게 접촉시킬 수 있다.
도 22는 프로브 보드(10D)를 부착한 소켓 보드(60)의 상면도이다. 프로브 보드(10D)의 상면에는 신호 배선 패턴(132)이 서로 소정의 간격을 가지고 배치되어 있다. 이로 인하여, 프로브(44)의 신호 단자(40)를 접촉시켰을 때 신호 단자(40)가 다른 신호 배선 패턴에 단락되는 것을 방지할 수 있다. 또, 프로브 보드(10D)의 상면에는 접지 패턴(136)이 설치되어 있다. 접지 패턴(136)은 각 신호 배선 패턴(132)에 인접해 있고 최단거리는 약 2mm 이하이다. 이로 인하여, 각 신호 배선 패턴(132) 및 접지 패턴(136)에 프로브(44)의 신호 단자(40) 및 접지 단자(42)를 용이하게 접촉시킬 수 있다. 또 각 신호 배선 패턴(132)과 접지 패턴(136)의 최단거리가 실질적으로 등등하므로 각 신호의 선로 임피던스의 편차가 작아 각 신호를 정확하게 측정할 수 있다.
이와 같은 반도체 디바이스(20) 및 소켓(50)을 대신하여 부착되는 시험용 보드(10)를 다수 준비하고 각각을 도 20에 도시한 지지 유닛(110)에 지지시켜도 된다. 실제의 반도체 시험에서는 반도체 디바이스(20)에 추가하여 반도체 디바이스(20)용의 소켓(50)을 지지 유닛(110)에 장착하고, 또한 프레임(100)에 부착한다. 필요한 종류의 시험용 보드를 부착한 프레임(100)을 각각 준비함으로써 프레임(100)을 교환하는 것만으로 용이하게 다수의 시험용 보드(10)의 종류를 교환하거나 또는 시험용 보드(10)를 반도체 디바이스(20)로 교환할 수 있다.
그리고, 상기의 캘리브레이션에서는 여러 가지 단자를 접촉시킬 필요가 있지만 이것을 사람의 손이 아니라 로봇을 사용하여 행해도 된다. 이에 따라서, 균일한 압력을 인가하는 것이 가능할 뿐 아니라, 생산성도 향상시킬 수 있다. 또한, 본 실시예에서는 오실로스코프로 시험 신호를 검출하였지만 예를 들면 스탠다드 드라이버 및 스탠다드 비교기 등을 사용하여 시험 신호를 검출해도 된다.
이상과 같이 본 실시예에 의하면, 반도체 시험 장치의 캘리브레이션의 정밀도를 높일 수 있다. 또 복수의 반도체 디바이스를 용이하게 시험 장치에 장착할 수 있으므로 반도체 시험의 생산성을 향상시킬 수 있다.
도 23은 시험용 보드(10)의 다른 실시예를 도시한다. 도 23에서 도 10과 동일한 부호가 붙여진 구성은 도 10과 동일한 구성을 가지므로 설명을 생략한다. 시험용 보드(10)는 테스트 헤드(70) 상에 설치된 포고 핀(204)과 접촉하도록 테스트 헤드(70) 상에 설치된다. 시험용 보드(10)의 하면에 형성된 접촉 단자(30)는 테스트 헤드(70)의 포고 핀(204)의 배치에 맞춰 형성되어 있다. 또, 시험용 보드(10)의 상면에 형성된 신호 배선 패턴(32) 및 접지 패턴(36)은 프로브(44)의 신호 단자(40) 및 접지 단자(42)의 배치에 맞춰 형성되어 있다. 시험용 보드(10)의 신호 배선 패턴(32) 및 접지 패턴(36)은 접촉 단자(30)와 전기적으로 접속되어 있다. 이와 같이 시험용 보드(10)의 접촉 단자(30)의 배치를 소켓 보드(60), 퍼포먼스 보드(66), 또는 테스트 헤드(70)의 단자의 배치에 맞춤으로써, 시험용 보드(10)를 소켓(50)에 장착할 뿐 아니라, 소켓 보드(60), 퍼포먼스 보드(66), 또는 테스트 헤드(70)에 장착할 수 있다.
테스트 헤드(70)는 시험 장치 본체(208)로부터 지시를 받아 소정 레벨의 시험 신호를 생성하고, 포고 핀(204)을 통하여 시험용 보드(10)에 시험 신호를 인가한다. 테스트 헤드(70)는 핀 일렉트로닉스(206)를 내부에 구비한다. 핀 일렉트로닉스(206)는 도시되지 않은 복수의 드라이버(76), 드라이버용 지연 회로(78), 비교기(80) 및 비교기용 지연 회로(82)를 가진다. 오실로스코프(200)는 미리 교정된 측정기이다. 오실로스코프(200)와 시험 장치 본체(208)는 쌍방향으로 제어 가능한 GPIB 등의 통신 수단으로 접속되어 있다. 따라서 원하는 조건으로 측정을 실시할 수 있고, 측정 결과의 타이밍 데이터는 시험 장치 본체(208)에서 교정용 데이터 또는 판정 처리에 사용된다. 시험 장치 본체(208)는 본체 지연 회로(210)를 가지고, 핀 일렉트로닉스(206)에 구비된 드라이버용 지연 회로(78) 및 비교기용 지연 회로(82)의 지연 시간의 설정치를 조정할 수 있다.
테스트 헤드(70)에 구비되어 있는 기준 신호단(信號端)(221)으로부터 기준 펄스 신호(220)가 오실로스코프(200)의 트리거 입력단에 입력된다. 기준 펄스 신호(220)로 드라이버(76)가 시험 신호를 출력하는 타이밍을 조정한다. 오실로스코프(200)에 접속된 프로브(44)의 신호 단자(40) 및 접지 단자(42)는 시험용 보드(10)의 신호 배선 패턴(32) 및 접지 패턴(36)에 접속되어 전기적으로 접속된다.
도 24는 도 23에 도시한 반도체 시험 장치의 접속도를 도시한다. 시험용 보드(10)는 핀 일렉트로닉스(206)의 출력단(P1)에 설치된 포고 핀(204)과 접촉 단자(30)에서 접촉되어 전기적으로 접속되어 있다. 시험용 보드(10)의 신호 배선 패턴(32)에서 복수의 드라이버(76)가 시험 신호를 출력하는 타이밍이 전체 드라이버에서 동일하게 되도록 캘리브레이션한다.
도 25는 도 23 또는 도 24에 기재된 반도체 시험 장치를 캘리브레이션하는 방법을 도시한 흐름도이다. 단, 이 흐름도에 도시한 캘리브레이션 방법은 도 23 또는 도 24에 기재한 반도체 시험 장치에 한정되지 않고 프로브(44)를 측정 대상에 접촉함으로써 측정 대상으로부터 얻어진 신호를 시험 장치 외부 측정기에서 측정하는 시험 장치에 적용할 수 있다. 종래의 캘리브레이션 방법에서는 프로브(44)와 측정 대상의 접촉 불량을 검출할 수 없을 가능성이 있었다. 따라서, 본 실시예에서는 드라이버(76)의 캘리브레이션에 앞서 프로브(44)와 측정 대상의 접촉을 확인한다.
최초로, 프로브(44)의 신호 단자(40) 및 접지 단자(42)를 시험용 보드(10)의 신호 배선 패턴(32) 및 접지 패턴(36)에 접촉시킨다(S302). 다음에, 프로브(44)가 시험용 보드(10)에 접촉되어 있는 상태에서 드라이버(76)로부터 출력된 시험 신호의 파형의 상승 또는 하강에 요하는 시간인 관통률 값을 프로브(44)에 접속된 오실로스코프(200)에서 측정한다(S304). 그리고, 프로브(44)와 시험용 보드(10)의 접촉 체크의 불량 여부 판정은 파형의 상승 또는 하강 중 어느 한 쪽을 행하면 된다. 다음에, 측정된 관통률 값이 원하는 관통률 값의 범위 내인가를 판정하여 분기(分岐)한다(S306).
관통률 판정 단계(S306)에서 관통률 값이 원하는 범위로부터 벗어나 있다고 판정된 경우에, 프로빙 단계(S302), 관통률 측정 단계(S304) 및 관통률 판정 단계(S306)를 소정 회수 반복한다. 또한, 프로빙 단계(S302), 관통률 측정 단계(S304) 및 관통률 판정 단계(S306)를 소정 회수 반복했는가를 판정한다(S322). 프로빙 단계(S302), 관통률 측정 단계(S304) 및 관통률 판정 단계(S306)를 소정 회수 반복해도 관통률 값이 원하는 범위에서 벗어나 있다고 판정된 경우에는 프로브(44)와 시험용 보드(10)의 접촉 불량을 반도체 시험 장치의 외부로 통지한다(S326). 시험 작업자는 드라이버(76)와 시험용 보드(10)간의 전송 선로의 접속 불량 부위를 점검하고 먼지를 제거한다.
도 26은 관통률 측정 단계(S304)에서 측정된 파형 상승 경우의 3종류의 프로빙 접촉 상태의 파형을 도시한다. 제1 파형(S0)은 양호한 접촉 상태의 경우이고, 제2 파형(S4)은 프로브(44)의 접지 단자(42)와 시험용 보드(10)의 접지 패턴(36)이 오픈인 경우의 예이며, 제3 파형(S6)은 접지 단자(42)와 접지 패턴(36) 사이에 수백Ω의 높은 접촉 저항이 있는 경우의 예이다. 관통률 값은 100%의 레벨에 대하여 20% 및 80%의 레벨을 문턱(threshold)값으로 하여 파형의 레벨이 각각의 문턱값에 도달했을 때의 시간의 차를 산출하여 구한다.
제1의 파형(S0)에서의 관통률 값(Tr1)은 정상인 관통률 값에 대략 일치하고 있는 경우이며 양호한 접촉 상태인 것을 용이하게 판정할 수 있다. 다음에 제2 파형 (S4)에서의 관통률 값(Tr3)은 정상인 관통률 값(Tr1)의 수배인 관통률 값을 나타낸다. 따라서, 접지 단자(42)와 접지 패턴(36)이 접촉 불량인 것을 판정할 수 있다. 또, 제3 파형(S6)에서의 관통률 값(Tr2)에서도 정상인 관통률 값(Tr1)의 수배인 관통률 값을 나타낸다. 따라서 이 경우에도 접지 단자(42)와 접지 패턴(36)이 접촉 불량인 것을 판정할 수 있다.
또 다른 실시예로서, 관통률 값을 측정하는 대신, 시험 신호의 상승 또는 하강 기간 내의 어떤 특정 시각에서의 정상인 신호 레벨에 따라 원하는 문턱값의 범위를 설정하여, 측정된 신호의 레벨이 원하는 문턱값의 범위 내에 들어가 있는 여부를 기준으로 하여 접촉 불량을 판정해도 된다. 예를 들면 파형 레벨을 측정하는 타이밍을 Ts로 하고 문턱값의 범위를 정상인 신호의 100%의 레벨로부터 20% 이내의 레벨, 즉 정상인 신호의 80% 이상의 레벨로 한 경우에, 파형(S0)의 레벨은 문턱값의 범위 내에 들어가 있지만, 파형(S6) 및 파형(S4)은 문턱값의 범위로부터 벗어나 있다. 따라서, 파형(S0)에서는 접촉 상태가 양호하고 파형(S6) 및 (S4)에서는 접촉 상태가 불량이라고 판정할 수 있다.
도 27은 캘리브레이션 방법의 또 다른 실시예를 도시하기 위한 반도체 시험 장치의 개요도 및 접속도를 도시한다. 도 27 (A) 및 (B)에서 도 23 및 도 24와 동일한 부호가 붙여진 구성은 도 23 및 도 24와 동일한 구성을 가지므로 설명을 생략한다. 퍼포먼스 보드(66)는 포고 핀(204)과 접촉하도록 설치되고 포고 핀(204)과 전기적으로 접속된다. 반도체 디바이스(20) 또는 시험용 보드(10)가 장착되는 소켓(50)은 퍼포먼스 보드(66)와 동축 케이블(64)에 의하여 접속된다. 소켓(50)은 핀 일렉트로닉스(206) 내의 드라이버(76)가 생성한 시험 신호를 포고 핀(204), 퍼포먼스 보드(66) 및 동축 케이블(64)을 통하여 입력하여 반도체 디바이스(20) 또는 시험용 보드(10)에 인가한다. 도 27에 도시한 반도체 시험 장치에서 포고 핀(204)과 퍼포먼스 보드(66)의 접촉 부분(272)에 접촉 불량이 생길 가능성이 있다.
도 28은 도 27에 도시한 반도체 시험 장치의 캘리브레이션의 실시예를 도시한 흐름도를 도시한다. 최초로, 드라이버(76)에 접속되어 있는 비교기(80)를 사용하여 드라이버(76)로부터 출력되어 소켓(50)으로부터 반사되어 오는 반사파형을 입력하고, 시험 장치 본체(208)에서 비교기(80)로부터 입력된 반사파형을 측정한다(S404). 다음에, 측정된 반사파형이 원하는 범위 내인가를 시험 장치 본체(208)에서 판정하고, 불량으로 판정한 경우에는 루프 회수 판정 단계(S322)로 분기된다(S406).
반사파형이 원하는 범위에서 벗어나 있다고 판정된 경우에 퍼포먼스 보드(66)와 포고 핀(204)을 재접촉하고(S424), 반사파형 측정 단계(S404) 및 반사파형 측정 단계(S406)를 반복한다. 다음에, 재접촉 단계(S424), 반사파형 측정 단계(S404) 및 반사파형 판정 단계(S406)를 소정 회수 반복하였는가를 판정한다(S322). 재접촉 단계(S424), 반사파형 측정 단계(S404) 및 반사파형 판정 단계(S406)를 소정 회수 반복해도 측정한 파형이 원하는 범위에서 벗어나 있다고 판정된 경우에는 퍼포먼스 보드(66)와 포고 핀(204)의 접촉 불량을 반도체 시험 장치의 외부로 통지한다(S326).
도 29는 반사파형 측정 단계(S404)에서 측정된 반사파형의 예를 도시한다. 반사파형 측정 단계(S404)에서 도 29 (B)에 도시한 추이(推移) 파형(S10)이 측정된다. 추이 파형(S10)은 정상인 경우의 추이 파형이다. 드라이버(76)의 출력과 전송 선로의 길이에 따라 반사파형의 추이는 결정되어 있다. 즉, 도 29 (A)에 도시한 바와 같이 정상인 경우의 추이 파형(S10)은 최초에는 레벨(V4)의 절반의 레벨(V2)로 추이되고, 전송 선로를 펄스가 왕복하는 왕복 시간(T1)의 경과 후에 레벨(V4)에 도달한다. 추이 파형(S10)은 측정된 추이 파형(S12)과 비교되기 위한 기준으로 사용된다. 반사파형 판정 단계(S406)에서 추이 파형(S12)의 데이터와 기준이 되는 추이 파형(S10)의 차만큼이 산출되고 그 차만큼의 양인 분포 상태(D10)로부터 파형의 불량 여부가 판정된다.
도 28 및 도 29에 도시한 캘리브레이션 방법은 도 17, 18 및 19에 도시한 접지 단락 보드(10C)를 사용하여 반사 신호를 생성하는 캘리브레이션 방법에서도 적용 가능하다. 또, 도 23에 도시한 시험용 보드(10)를 소켓(50) 이외의 장소에 장착한 경우에도 시험용 보드(10)로서 접지 단락 보드(10C)를 사용함으로써 반사 신호를 생성할 수 있으므로 적용 가능하다.
도 30은 비교기(80)에 대한 캘리브레이션 방법의 다른 실시예를 도시한다. 프로브(44)가 기준 신호단(221)에 접속되고 기준 신호단(221)으로부터 입력된 기준 펄스 신호(220)를 프로브(44)를 통하여 시험용 보드(10)에 인가하는 것 이외는, 도 23에 도시한 반도체 시험 장치와 동일한 구성이다. 비교기(80)의 캘리브레이션 방법으로, 기준 펄스 신호(220)를 기준 타이밍으로 시험용 보드(10)에 인가함으로써 복수의 비교기(80)에 기준 타이밍을 입력하여 캘리브레이션하는 방법이 있다. 이 비교기(80)의 캘리브레이션 방법에서도 도 25 및 26에서 설명한 접촉 불량의 검출 방법을 적용할 수 있다. 예를 들면, 프로브(44)와 시험용 보드(10) 사이에 접촉 불량이 발생한 경우, 비교기(80)에는 도 26에 도시한 파형(S4) 또는 파형(S6)과 유사한 파형의 기준 펄스 신호(220)가 입력된다. 이 경우에도 도 26에서의 설명과 동일하게 예를 들면 파형(S0)의 100%의 레벨에 대하여 20% 및 80%의 레벨을 문턱값으로 하여 각각의 파형이 문탁값의 레벨에 도달하는 시간을 측정하면 된다. 측정된 시간의 차를 구함으로써 관통률 값을 산출하고 정상인 상태에서의 관통률 값(Tr1)과의 차이를 얻을 수 있다. 따라서, 드라이버(76)의 출력 타이밍의 캘리브레이션에서의 것과 동일하게 비교기(80)에서도 프로브(44)와 시험용 보드(10)의 접촉 불량의 검출이 가능하다.
또한 다른 실시예로서 도 26에서 설명한 것과 동일하게, 관통률 값을 측정하는 대신, 시험 신호의 상승 또는 하강의 기간 내의 정상인 신호의 레벨로부터 원하는 문턱값의 범위를 설정하여, 측정된 신호의 레벨이 원하는 문턱값의 범위 내에 들어가 있는 여부를 기준으로 하여 접촉 불량을 판정해도 된다.
이상, 본 발명을 실시예를 사용하여 설명하였지만, 본 발명의 기술적 범위는 상기 실시예에 기재된 범위에는 한정되지 않는다. 상기 실시예에 다양한 변경 또는 개량을 가할 수 있음이 당업자에게는 명백하다. 그와 같은 변경 또는 개량을 가한 형태도 본 발명의 기술적 범위에 포함되는 것이 첨부한 특허청구범위의 기재로부터 명백하다.
이상과 같이 본 실시예에 의하면, 반도체 시험 장치의 캘리브레이션의 정밀도를 높일 수 있다. 또 복수의 반도체 디바이스를 용이하게 시험 장치에 장착할 수 있으므로 반도체 시험의 생산성을 향상시킬 수 있다.

Claims (42)

  1. 삭제
  2. 신호를 생성하여 출력하는 드라이버 및 핀을 수용하는 복수의 단자를 가지며 상기 단자를 통해 신호를 전달하는 소켓을 구비하는 반도체 시험 장치에 전기적 특성 시험을 위해 반도체 디바이스를 장착하기 전에 상기 반도체 시험 장치를 교정(calibration)하는 캘리브레이션 방법으로서,
    복수의 핀을 가지는 시험용 보드를 상기 소켓에 장착하여 상기 시험용 보드의 각 핀을 상기 소켓의 각 단자에 접속하는 장착 단계,
    상기 드라이버의 신호를 상기 시험용 보드의 핀으로 전달하는 전달 단계,
    상기 시험용 보드에 도달한 상기 드라이버의 상기 신호를 검출하는 검출 단계, 그리고
    상기 신호의 검출에 따라 상기 드라이버의 상기 신호의 출력 타이밍을 설정하는 설정 단계
    를 포함하고,
    상기 시험용 보드의 핀 중 상기 소켓의 제1 단자에 접촉하는 핀이 상기 반도체 디바이스의 핀 중 상기 소켓의 제1 단자에 접촉하는 핀과 동일한 입력 임피던스(impedance)를 가지는 캘리브레이션 방법.
  3. 제2항에 있어서,
    상기 소켓의 제1 단자에 접촉하는 상기 시험용 보드의 접촉 핀이 접지 패턴에 접속되어 있고,
    상기 검출 단계가 상기 드라이버로부터 출력되어 상기 시험용 보드에서 반사된 상기 신호를 측정하는 단계를 포함하는 캘리브레이션 방법.
  4. 제2항에 있어서,
    상기 장착 단계가 상기 소켓과 상기 시험용 보드의 직류 저항을 측정하여 접촉 불량을 조사하는 단계를 포함하는 캘리브레이션 방법.
  5. 제2항에 있어서,
    상기 반도체 시험 장치가 상기 시험용 보드로부터 신호를 수신하는 비교기(comparator)를 추가로 가지고,
    상기 장착 단계가,
    상기 드라이버로부터 출력되어 상기 시험용 보드에서 반사된 상기 신호를 상기 비교기로 측정하는 반사파 측정 단계,
    상기 비교기로 측정한 상기 신호의 파형이 원하는 범위 내인가를 판정하는 반사파형 판정 단계, 그리고
    상기 비교기로 측정한 상기 파형이 상기 원하는 범위를 벗어나 있는 경우에 상기 드라이버의 출력단으로부터 상기 시험용 보드에 도달하기까지의 전송선로(傳送線路)의 접속 불량을 통지하는 통지 단계
    를 포함하는 캘리브레이션 방법.
  6. 제2항에 있어서,
    상기 반도체 시험 장치가 상기 드라이버의 신호를 지연(遲延)시키는 지연 회로를 추가로 가지고,
    상기 드라이버는 상기 신호를 출력하는 동시에 소정의 기준 신호를 생성하여 출력하며,
    상기 설정 단계가 상기 검출 단계에서 검출된 상기 신호의 상기 기준 신호에 대한 위상차(位相差)에 따라 상기 지연 회로가 주는 상기 지연의 크기를 설정하는 지연 설정 단계를 포함하는 캘리브레이션 방법.
  7. 제6항에 있어서,
    상기 시험용 보드가 상기 소켓의 제1 단자에 접촉하는 신호 배선 패턴 및 상기 신호 배선 패턴에 인접하여 배치된 접지 패턴을 가지고,
    상기 검출 단계가 상기 신호 배선 패턴 및 상기 접지 패턴에 부착된 전기적 특성 시험용 프로브(probe)로 상기 신호를 검출하는 단계를 포함하는 캘리브레이션 방법.
  8. 제7항에 있어서,
    상기 장착 단계가 상기 프로브와 상기 시험용 보드의 직류 저항을 측정하여 접촉 불량을 조사하는 단계를 포함하는 캘리브레이션 방법.
  9. 제7항에 있어서,
    상기 장착 단계가 상기 프로브와 상기 시험용 보드의 접촉 불량을 검사하는 점검 단계를 포함하고,
    상기 점검 단계가,
    상기 프로브를 상기 시험용 보드에 접촉시키는 프로빙 단계,
    상기 프로브로 검출한 상기 신호를 외부 측정기에서 측정하는 파형(波形) 측정 단계,
    상기 외부 측정기로 측정한 상기 신호의 파형이 원하는 범위 내인가를 판정하는 파형 판정 단계, 그리고
    상기 외부 측정기로 측정한 상기 파형이 상기 원하는 범위를 벗어나 있는 경우에, 상기 프로브와 상기 시험용 보드의 접촉 불량을 통지하는 통지 단계
    를 포함하는 캘리브레이션 방법.
  10. 제2항에 있어서,
    상기 소켓의 제1 단자는 상기 반도체 디바이스에 접촉하여 상기 반도체 디바이스에 전기적 신호를 인가하고, 상기 소켓의 제2 단자는 상기 반도체 디바이스에 접촉하여 상기 반도체 디바이스로부터 전기적 신호를 수신하며,
    상기 반도체 시험 장치가 상기 제2 단자로부터 입력된 신호를 수신하는 비교기를 추가로 포함하며,
    상기 시험용 보드가 상기 제1 단자와 상기 제2 단자를 전기적으로 접속하는 단락 패턴(short pattern)을 가지는 단락 보드인 캘리브레이션 방법.
  11. 제10항에 있어서,
    상기 검출 단계가 상기 드라이버로부터 출력되어 상기 단락 보드를 경유한 상기 신호를 상기 비교기에서 검출하고,
    상기 신호의 생성 시각에 대하여 소정의 시간차를 가지는 기준 타이밍과 상기 신호의 검출 시각의 시간차에 따라 얻어진 값을, 상기 반도체 디바이스를 시험하기 위한 기준 시간으로서 상기 비교기에 대하여 설정하는 기준 시간 설정 단계를 추가로 포함하는 캘리브레이션 방법.
  12. 반도체 디바이스를 장착하였을 때 상기 반도체 디바이스에 시험 신호를 인가할 수 있는 제1 단자 및 상기 반도체 디바이스로부터 전기적 신호를 수신하는 제2 단자를 가지는 소켓, 상기 시험 신호를 상기 제1 단자에 출력하는 드라이버, 상기 제2 단자로부터 입력된 신호를 수신하는 비교기를 가지는 반도체 시험 장치에 전기적 특성 시험을 위해 상기 반도체 디바이스를 장착하기 전에 상기 반도체 시험 장치의 처리 타이밍을 교정하는 캘리브레이션 방법으로서,
    상기 제1 단자와 상기 제2 단자를 전기적으로 접속하는 단락 패턴을 가지는 단락 보드를 상기 소켓에 장착하는 단계,
    상기 드라이버로부터 상기 시험 신호를 출력하는 단계,
    상기 드라이버로부터 출력되어 상기 단락 보드를 경유한 상기 시험 신호를 상기 비교기에서 측정하는 단계, 그리고
    상기 시험 신호의 출력 시각에 대하여 소정의 시간차를 가지는 기준 타이밍과 상기 측정 단계에서의 상기 시험 신호의 측정 시각의 시간차에 따라 얻어진 값을, 상기 반도체 디바이스를 시험하기 위한 기준 시간으로서 상기 비교기에 대하여 설정하는 기준 시간 설정 단계
    를 포함하는 캘리브레이션 방법.
  13. 제12항에 있어서,
    상기 반도체 시험 장치가 상기 드라이버 및 상기 비교기를 복수 개 가지고, 상기 소켓이 상기 복수의 드라이버 각각에 대응하여 상기 제1 단자를 복수 개 가지고 상기 복수의 비교기 각각에 대응하여 상기 제2 단자를 복수 개 가지며, 상기 단락 보드가 상기 복수의 제1 단자와 상기 복수의 제2 단자를 각각 접속하도록 상기 단락 패턴을 복수 개 가지고,
    상기 기준 시간 설정 단계가 상기 복수의 비교기 각각에 대하여 상기 기준 시간을 각각 독립적으로 설정하는 캘리브레이션 방법.
  14. 반도체 디바이스 시험용 시험 신호를 출력하는 드라이버, 상기 반도체 디바이스로부터 전기적 신호를 수신하는 비교기, 그리고 상기 반도체 디바이스가 장착된 경우 상기 시험 신호를 상기 반도체 디바이스에 인가할 수 있는 소켓을 가지는 반도체 시험 장치에 전기적 특성 시험을 위해 상기 반도체 디바이스를 장착하기 전에 상기 반도체 시험 장치의 처리 타이밍을 교정하는 캘리브레이션 방법으로서,
    상기 시험 신호의 파형을 측정하는 측정기에 상기 시험 신호 또는 상기 전기적 신호를 공급하기 위하여 필요한 접속을 행하는 접속 단계,
    상기 드라이버가 출력한 상기 시험 신호를 상기 측정기에서 측정하는 파형 측정 단계,
    상기 측정기로 측정한 상기 시험 신호의 파형이 원하는 범위 내인가를 판정하는 파형 판정 단계, 그리고
    상기 측정기로 측정한 상기 파형이 상기 원하는 범위를 벗어나 있는 경우에 상기 측정기에 행한 접속이 불량이라고 통지하는 통지 단계
    를 포함하는 캘리브레이션 방법.
  15. 제14항에 있어서,
    상기 파형 측정 단계가 상기 시험 신호의 상승 및 하강의 최소한 한 쪽 파형을 측정하는 캘리브레이션 방법.
  16. 제14항에 있어서,
    상기 통지 단계가,
    상기 파형이 상기 원하는 범위를 벗어나 있는 경우, 상기 접속 단계, 상기 파형 측정 단계 및 상기 파형 판정 단계를 반복하는 재접속 단계와
    상기 접속 단계, 상기 파형 측정 단계 및 상기 파형 판정 단계를 소정 회수 반복해도 상기 파형이 상기 원하는 범위를 벗어나 있는 경우, 상기 측정기에 행한 접속이 불량이라고 통지하는 불량 통지 단계
    를 포함하는 캘리브레이션 방법.
  17. 제14항에 있어서,
    상기 측정기가 상기 반도체 시험 장치의 외부 측정기이고,
    상기 측정기가 상기 시험 신호를 입력하는 전기적 특성 시험용 프로브를 가지며,
    상기 접속 단계는 상기 전기적 특성 시험용 프로브에 상기 시험 신호를 제공하기 위하여 필요한 접속을 행하는 단계를 포함하는 캘리브레이션 방법.
  18. 제14항에 있어서,
    상기 측정기가 상기 반도체 시험 장치의 내부 측정기이고,
    상기 파형 측정 단계가 상기 드라이버로부터 출력되어 상기 소켓에서 반사된 상기 시험 신호를 상기 비교기로부터 입력하여 상기 측정기에서 측정하는 단계를 포함하는 캘리브레이션 방법.
  19. 제14항에 있어서,
    상기 측정기가 상기 반도체 시험 장치의 내부 측정기이고,
    상기 파형 측정 단계가 상기 비교기로부터 입력된 소정의 기준 신호를 상기 측정기에서 측정하는 단계를 포함하는 캘리브레이션 방법.
  20. 제14항 내지 제19항 중 어느 한 항에 있어서,
    상기 접속 단계가 상기 캘리브레이션을 위하여 상기 시험 신호를 입력하여 상기 측정기에 인가하는 시험용 보드를 상기 측정기에 접속하는 단계를 포함하는 캘리브레이션 방법.
  21. 제20항에 있어서,
    상기 측정기가 상기 반도체 시험 장치의 내부 측정기이고,
    상기 파형 측정 단계가 상기 드라이버로부터 출력되어 상기 시험용 보드에서 반사된 상기 시험 신호를 상기 비교기로부터 입력하여 상기 측정기에서 측정하는 단계를 포함하는 캘리브레이션 방법.
  22. 제14항에 있어서,
    상기 파형 판정 단계가 상기 시험 신호의 상승 또는 하강 기간 내에서의 상기 시험 신호 레벨이 원하는 범위 내인가를 판정하는 캘리브레이션 방법.
  23. 삭제
  24. 반도체 디바이스의 전기적 특성을 시험하기 전에 교정되는 반도체 시험 장치로서,
    신호를 생성하여 출력하는 드라이버,
    상기 드라이버에 접속하고 상기 드라이버의 상기 출력 신호를 수신하는 적어도 한 단자를 비롯한 복수의 단자를 가지는 소켓,
    교정을 위해 상기 소켓에 장착될 때 상기 소켓의 각 단자에 각각 접촉하며 교정 이후에 시험을 위해 상기 소켓에 장착되는 상기 반도체 디바이스의 핀들에 대응하는 복수의 핀을 구비한 시험용 보드,
    상기 단자에 동작 가능하게 접속하여 상기 단자를 통해 신호를 수신하는 검출 수단, 그리고
    상기 드라이버에 동작 가능하게 접속되어 교정하는 동안 상기 시험용 보드에 도달한 상기 드라이버의 상기 출력 신호에 기초하여 시험하는 동안 상기 반도체 디바이스로 상기 신호를 출력하는 상기 드라이버의 출력 타이밍을 설정하는 수단
    을 포함하고,
    상기 시험용 보드가 상기 반도체 디바이스의 핀과 동일한 입력 임피던스를 가지고 상기 소켓의 제1 단자에 접촉하는 시험용 핀을 가지는 반도체 시험 장치.
  25. 제24항에 있어서,
    상기 시험용 보드가 상기 소켓의 제1 단자에 접촉하는 신호 배선 패턴 및 상기 신호 배선 패턴에 인접하여 배치된 접지 패턴을 가지는 반도체 시험 장치.
  26. 제24항에 있어서,
    상기 시험용 보드가 상기 소켓의 제1 단자에 접촉하고 접지에 접속되는 신호 배선 패턴을 가지고, 상기 설정 수단이 상기 드라이버로부터 출력되어 상기 시험용 보드에서 반사된 시험 신호를 사용하여 상기 출력 타이밍을 설정하는 반도체 시험 장치.
  27. 제24항에 있어서,
    상기 드라이버의 시험 신호에 원하는 지연을 부여하는 지연 회로를 추가로 포함하고,
    상기 설정 수단이 상기 시험 신호를 출력하는 동시에 소정의 기준 신호를 생성하는 생성 수단을 가지며, 상기 지연 회로가 주는 지연의 크기를 설정함으로써 상기 출력 타이밍을 설정하는 반도체 시험 장치.
  28. 제25항에 있어서,
    복수의 상기 드라이버와, 복수의 상기 드라이버에 대응하는 복수의 지연 회로를 추가로 포함하고,
    상기 소켓이 복수의 상기 드라이버 각각에 대응하는 복수의 상기 제1 단자를 가지며,
    상기 시험용 보드가 복수의 상기 제1 단자 각각에 대응하는 복수의 상기 신호 배선 패턴을 가지는 반도체 시험 장치.
  29. 제28항에 있어서,
    복수의 상기 신호 배선 패턴 각각과 상기 접지 패턴의 최단거리가 실질적으로 동일한 반도체 시험 장치.
  30. 제24항에 있어서,
    상게 소켓의 제1 단자는 상기 반도체 디바이스의 전기적 단자에 접촉하여 상기 반도체 디바이스에 신호를 인가하고, 상기 소켓의 제2 단자는 상기 반도체 디바이스에 접촉하여 상기 반도체 디바이스로부터 전기적 신호를 수신하며,
    상기 제1 단자와 상기 제2 단자를 전기적으로 접속하는 단락 패턴을 가지는 단락 보드와
    상기 드라이버로부터 출력되어 상기 단락 보드를 경유한 상기 시험 신호를 검출하는 비교기
    를 추가로 포함하는 반도체 시험 장치.
  31. 제30항에 있어서,
    상기 시험 신호의 출력 시각에 대하여 소정의 시간차를 가지는 기준 타이밍으로부터 상기 비교기가 상기 시험 신호를 검출할 때까지의 시간에 따라 얻어진 값을, 상기 반도체 디바이스를 시험하기 위한 기준 시간으로서 상기 비교기에 대하여 설정하는 기준 시간 설정 수단
    을 추가로 포함하는 반도체 시험 장치.
  32. 제31항에 있어서,
    복수의 상기 드라이버와, 복수의 상기 비교기를 추가로 포함하고,
    상기 소켓이 복수의 상기 드라이버 각각에 대응하는 복수의 상기 제1 단자 및 복수의 상기 비교기 각각에 대응하는 복수의 상기 제2 단자를 가지고,
    상기 단락 보드가 복수의 상기 제1 단자와 복수의 상기 제2 단자를 각각 접속하는 복수의 상기 단락 패턴을 가지고,
    상기 기준 시간 설정 수단이 복수의 상기 비교기 각각에 대하여 상기 기준 시간을 각각 독립적으로 설정하는 반도체 시험 장치.
  33. 제24항에 있어서,
    복수의 상기 소켓과
    복수의 상기 소켓 각각에 대응하는 복수의 상기 시험용 보드와
    복수의 상기 시험용 보드를 일체로 지지하는 프레임을 추가로 포함하고,
    상기 프레임이, 상기 프레임을 상기 반도체 시험 장치에서의 소정의 위치에 장착했을 때 상기 시험용 보드를 원하는 위치로 이동시키는 인입(引入) 기구를 상기 시험용 보드마다 가지는 반도체 시험 장치.
  34. 반도체 디바이스의 전기적 특성을 시험하는 반도체 시험 장치로서,
    상기 반도체 디바이스에 접촉하여 상기 반도체 디바이스에 전기적 신호를 인가하는 제1 단자 및 상기 반도체 디바이스에 접촉하여 상기 반도체 디바이스로부터 전기적 신호를 수신하는 제2 단자를 가지는 소켓,
    시험 신호를 상기 제1 단자에 출력하는 드라이버,
    상기 반도체 디바이스를 장착하기 전에 상기 시험 장치를 교정하기 위하여 상기 제1 단자와 상기 제2 단자를 전기적으로 접속하는 단락 보드,
    상기 제2 단자로부터 입력된 신호를 수신하는 비교기,
    상기 드라이버로부터 출력되어 상기 단락 보드를 경유한 상기 시험 신호를 상기 비교기에서 검출하는 수단, 그리고
    상기 시험 신호의 출력 시각에 대하여 소정의 시간차를 가지는 기준 타이밍과 상기 시험 신호의 검출 시각의 시간차에 따라 얻어진 값을, 상기 반도체 디바이스를 시험하기 위한 기준 시간으로서 상기 비교기에 대하여 설정하는 수단
    을 포함하는 반도체 시험 장치.
  35. 제34항에 있어서,
    복수의 상기 드라이버와 복수의 상기 비교기를 포함하고,
    상기 소켓이 복수의 상기 드라이버 각각에 대응하는 복수의 상기 제1 단자 및 복수의 상기 비교기에 대응하는 복수의 상기 제2 단자를 가지고,
    상기 단락 보드가 복수의 상기 제1 단자와 복수의 상기 제2 단자를 각각 접속하는 복수의 상기 신호 배선 패턴을 가지고,
    상기 기준 시간 설정 수단이 복수의 상기 비교기 각각에 대하여 상기 기준 시간을 각각 독립적으로 설정하는 반도체 시험 장치.
  36. 제34항에 있어서,
    복수의 상기 소켓과
    복수의 상기 소켓 각각에 대응하는 복수의 상기 단락 보드와
    복수의 상기 단락 보드를 일체로 지지하는 프레임을 추가로 포함하고,
    상기 프레임은, 상기 프레임을 소정의 위치에 장착했을 때 상기 단락 보드를 원하는 위치로 이동시키는 인입 기구를 상기 단락 보드마다 가지는 반도체 시험 장치.
  37. 제2항에 있어서,
    교정 후에 상기 시험용 보드를 상기 소켓으로부터 제거하는 단계를 추가로 포함하는 캘리브레이션 방법.
  38. 제37항에 있어서,
    상기 시험용 보드를 제거한 후에 상기 반도체 디바이스를 상기 소켓에 장착하는 단계를 추가로 포함하는 캘리브레이션 방법.
  39. 제24항에 있어서,
    각각 상기 소켓의 각 단자에 접촉하는 복수의 제1 핀을 가지는 제1 면 및 각각 상기 제1 면의 제1 핀 각각에 전기적으로 접속하는 복수의 제2 핀을 가지는 제2 면을 가지는 시험용 보드를 추가로 포함하며,
    상기 제2 핀은 특정한 응용의 경우에 상기 제2 면에 선택적으로 형성되는 반도체 시험 장치.
  40. 제24항에 있어서,
    각각 상기 소켓의 각 단자에 접촉하는 복수의 제1 핀을 가지는 제1 면,
    각각 상기 제1 핀 각각의 일부에 전기적으로 접속하는 복수의 접지 핀, 그리고
    각각 상기 제1 면의 제1 핀 각각의 다른 부분에 전기적으로 접속하는 복수의 신호 핀
    을 가지는 시험용 보드를 추가로 포함하며,
    드라이버에서 발생하는 스큐를 교정하기 위해 상기 접지 핀 각각은 다른 접지 핀들과 전기적으로 접속되고, 상기 신호 핀들과 전기적으로 접속되지 않는 반도체 시험 장치.
  41. 제24항에 있어서,
    각각 상기 소켓의 각 단자에 접촉하는 복수의 제1 핀을 가지는 제1 면,
    각각 상기 제1 핀 각각의 일부에 전기적으로 접속하는 복수의 접지 핀, 그리고
    각각 상기 제1 면의 제1 핀 각각의 다른 부분에 전기적으로 접속하는 복수의 신호 핀
    을 가지는 시험용 보드를 추가로 포함하며,
    비교기에서 발생하는 스큐를 교정하기 위해 상기 신호 핀들 중 일부는 상호 전기적으로 접속되고, 상기 신호 핀들 중 나머지는 상호 전기적으로 접속되지 않는 반도체 시험 장치.
  42. 제24항에 있어서,
    각각 상기 소켓의 각 단자에 접촉하는 복수의 제1 핀을 가지는 제1 면,
    각각 상기 제1 핀 각각의 일부에 전기적으로 접속하는 복수의 접지 핀, 그리고
    각각 상기 제1 면의 제1 핀 각각의 다른 부분에 전기적으로 접속하는 복수의 신호 핀
    을 포함하는 시험용 보드를 추가로 포함하며,
    퍼포먼스 보드와 상기 소켓 사이의 일련의 부품들에서 발생하는 스큐를 교정하기 위해 상기 신호 핀들이 상기 접지 핀들과 전기적으로 접속되는 반도체 시험 장치.
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