JP2723957B2 - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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Description
【発明の詳細な説明】 〔概要〕 半導体集積回路装置（以下、LSIという。）に係り、
特にLSI内部の試験方法に関し、 容易かつリアルタイムでのテストを高速で行いうるLS
Iの試験方法を提供することを目的とし、複数の入力端
子（IN1、IN2、IN3、…、IN2n）を備えた内部回路ブロ
ック（４）を含む半導体集積回路装置において、前記複
数の入力端子（IN1、IN2、IN3、…、IN2n）を分割した
複数の入力端子群毎に夫々対応する一のスキャンイン端
子と一のスキャンアウト端子を有し、テストデータ（SD
IN）がスキャンクロック（SCCK）に基づいて蓄積される
と共に、前記内部回路ブロック（４）の試験時に前記内
部回路ブロック（４）から出力される出力データが蓄積
されるFIFOメモリ（７）を備え、前記試験時において、
前記スキャンクロック（SCCK）よりも周期の短いシステ
ムクロック（SYSCK）に同期して、前記FIFOメモリ
（７）に蓄積されている前記テストデータ（SDIN）を当
該FIFOメモリ（７）から前記内部回路ブロック（４）に
印加し、当該印加されたテストデータ（SDIN）に対応し
て前記内部回路ブロック（４）から出力される前記出力
データを前記FIFOメモリ（７）に蓄積すると共に、前記
スキャンクロック（SCCK）に同期して前記蓄積された出
力データをFIFOメモリ（７）から読み出すように構成す
る。
特にLSI内部の試験方法に関し、 容易かつリアルタイムでのテストを高速で行いうるLS
Iの試験方法を提供することを目的とし、複数の入力端
子（IN1、IN2、IN3、…、IN2n）を備えた内部回路ブロ
ック（４）を含む半導体集積回路装置において、前記複
数の入力端子（IN1、IN2、IN3、…、IN2n）を分割した
複数の入力端子群毎に夫々対応する一のスキャンイン端
子と一のスキャンアウト端子を有し、テストデータ（SD
IN）がスキャンクロック（SCCK）に基づいて蓄積される
と共に、前記内部回路ブロック（４）の試験時に前記内
部回路ブロック（４）から出力される出力データが蓄積
されるFIFOメモリ（７）を備え、前記試験時において、
前記スキャンクロック（SCCK）よりも周期の短いシステ
ムクロック（SYSCK）に同期して、前記FIFOメモリ
（７）に蓄積されている前記テストデータ（SDIN）を当
該FIFOメモリ（７）から前記内部回路ブロック（４）に
印加し、当該印加されたテストデータ（SDIN）に対応し
て前記内部回路ブロック（４）から出力される前記出力
データを前記FIFOメモリ（７）に蓄積すると共に、前記
スキャンクロック（SCCK）に同期して前記蓄積された出
力データをFIFOメモリ（７）から読み出すように構成す
る。
本発明は半導体集積回路装置（以下、LSIという。）
に係り、特にLSI内部の試験方法に関する。
に係り、特にLSI内部の試験方法に関する。
半導体技術の急速な発展により、LSIからVLSIへと集
積規模が増大している。LSIは、その集積規模が大きく
なるほど、また回路が複雑化するほど内部回路が設計通
りに動作するかどうかのテストを行うことが困難とな
る。しかし、LSIの信頼性の確保の点からは必ずテスト
することが必要である。そのような状況にあって、容易
かつ正確にLSI内部をテストする方法についての研究が
種々行われている。
積規模が増大している。LSIは、その集積規模が大きく
なるほど、また回路が複雑化するほど内部回路が設計通
りに動作するかどうかのテストを行うことが困難とな
る。しかし、LSIの信頼性の確保の点からは必ずテスト
することが必要である。そのような状況にあって、容易
かつ正確にLSI内部をテストする方法についての研究が
種々行われている。
LSI内部をテストする従来の技術としては、スキャン
方式、アドレス方式などが知られている。
方式、アドレス方式などが知られている。
スキャン方式の例を第３図に示す。この方式は、LSI1
の内部の各組合せ回路２に配置されているフリップフロ
ップ３のすべて（あるいは選択されたいくつか）がテス
トモード時において直列に結ばれてシフトレジスタを形
成するスキャンパス回路を予めLSIの製造時に形成して
おく。テスト時にスキャンクロックSCCKに同期させてテ
ストデータをスキャンインし、シフトレジスタの内部デ
ータ状態を任意に設定する。内部状態を知りたい場合に
はシステムクロックSYSCKを停止させて内部状態の変化
を禁止し、スキャンクロックSCCKにより内部データをシ
リアルにシフトレジスタからスキャンアウトする。この
スキャンアウトされたデータを予めシミューション等に
より生成した期待値と比較することにより内部回路の異
常をテストできる。
の内部の各組合せ回路２に配置されているフリップフロ
ップ３のすべて（あるいは選択されたいくつか）がテス
トモード時において直列に結ばれてシフトレジスタを形
成するスキャンパス回路を予めLSIの製造時に形成して
おく。テスト時にスキャンクロックSCCKに同期させてテ
ストデータをスキャンインし、シフトレジスタの内部デ
ータ状態を任意に設定する。内部状態を知りたい場合に
はシステムクロックSYSCKを停止させて内部状態の変化
を禁止し、スキャンクロックSCCKにより内部データをシ
リアルにシフトレジスタからスキャンアウトする。この
スキャンアウトされたデータを予めシミューション等に
より生成した期待値と比較することにより内部回路の異
常をテストできる。
スキャンパス回路の例としては、“DIGITAL LOGIC TE
STING AND SIMULATION"（P.273〜275,Fig.7.17,Harper
＆ Row,Publishes Inc.発行Allxander Micgo著）に記載
されたものが知られている。また、スキャン方式を一歩
進めてAC特性のテストを可能とするLSSD（Level−Sensi
tive Scan Design）の概念を用いたものが知られている
（同書、p276〜p280,Fig.7.20参照）。
STING AND SIMULATION"（P.273〜275,Fig.7.17,Harper
＆ Row,Publishes Inc.発行Allxander Micgo著）に記載
されたものが知られている。また、スキャン方式を一歩
進めてAC特性のテストを可能とするLSSD（Level−Sensi
tive Scan Design）の概念を用いたものが知られている
（同書、p276〜p280,Fig.7.20参照）。
さらに、スキャン方式には、第４図に示すようなバウ
ンダリースキャン方式がある。この方式は、内部回路ブ
ロツク４の入力回路５と出力回路６とを直列に結び、ス
キャンクロックSCCKに同期させて、各内部回路ブロック
４の入力回路５、出力回路６を順次スキャンイン、スキ
ャンアウトすることによりテストするようにしたもので
ある。
ンダリースキャン方式がある。この方式は、内部回路ブ
ロツク４の入力回路５と出力回路６とを直列に結び、ス
キャンクロックSCCKに同期させて、各内部回路ブロック
４の入力回路５、出力回路６を順次スキャンイン、スキ
ャンアウトすることによりテストするようにしたもので
ある。
一方、アドレス方式は、図示しないが、LSI1内部のブ
ロックのI/O回路をテストモード時において直接LSI外部
に導びく方式で、各I/O回路を並列に導びいてテストを
行うため、パラレルイン・パラレルアウトとも呼ばれて
いる。
ロックのI/O回路をテストモード時において直接LSI外部
に導びく方式で、各I/O回路を並列に導びいてテストを
行うため、パラレルイン・パラレルアウトとも呼ばれて
いる。
上記スキャン方式の問題点は、テストデータの転送が
シリアルであることに起因して、リアルタイムのテスト
が困難であること、システムクロックSYSCKを送るごと
にスキャンイン・スキャンアウトをスキャンするフリッ
プフロップの数だけ実行する必要があること、テストデ
ータパターンが長くなり、テスト時間がかかることなど
の点にある。特に、LSI内部のRAM等の組合せ回路には不
向きであった。これは、メモリ機能は内部状態を変化さ
せてしまうため正しいデータを取り出せないからであ
る。
シリアルであることに起因して、リアルタイムのテスト
が困難であること、システムクロックSYSCKを送るごと
にスキャンイン・スキャンアウトをスキャンするフリッ
プフロップの数だけ実行する必要があること、テストデ
ータパターンが長くなり、テスト時間がかかることなど
の点にある。特に、LSI内部のRAM等の組合せ回路には不
向きであった。これは、メモリ機能は内部状態を変化さ
せてしまうため正しいデータを取り出せないからであ
る。
また、アドレス方式の場合の問題点は、パラレルイン
・パラレルアウトであることに起因して多数のピンを必
要とすること、それに伴うテスト用バスラインの配線数
が増加すること、さらにテスト用のバスラインでの配線
容量に基づく信号のデイレーが生じるなどの点にある。
このことは大きなチップでは一層深刻なものとなり、高
速テストの障害となる。
・パラレルアウトであることに起因して多数のピンを必
要とすること、それに伴うテスト用バスラインの配線数
が増加すること、さらにテスト用のバスラインでの配線
容量に基づく信号のデイレーが生じるなどの点にある。
このことは大きなチップでは一層深刻なものとなり、高
速テストの障害となる。
本発明は、容易かつリアルタイムでのテストを高速で
行いうるLSIの試験方法を提供することを目的とする。
行いうるLSIの試験方法を提供することを目的とする。
上記の課題を解決するために、本発明は、複数の入力
端子（IN1、IN2、IN3、…、IN2n）を備えた内部回路ブ
ロック（４）を含む半導体集積回路装置において、前記
複数の入力端子（IN1、IN2、IN3、…、IN2n）を分割し
た複数の入力端子群毎に夫々対応する一のスキャンイン
端子と一のスキャンアウト端子を有し、テストデータ
（SDIN）がスキャンクロック（SCCK）に基づいて蓄積さ
れると共に、前記内部回路ブロック（４）の試験時に前
記内部回路ブロック（４）から出力される出力データが
蓄積されるFIFOメモリ（７）を備え、前記試験時におい
て、前記スキャンクロック（SCCK）よりも周期の短いシ
ステムクロック（SYSCK）に同期して、前記FIFOメモリ
（７）に蓄積されている前記テストデータ（SDIN）を当
該FIFOメモリ（７）から前記内部回路ブロック（４）に
印加し、当該印加されたテストデータ（SDIN）に対応し
て前記内部回路ブロック（４）から出力される前記出力
データを前記FIFOメモリ（７）に蓄積すると共に、前記
スキャンクロック（SCCK）に同期して前記蓄積された出
力データをFIFOメモリ（７）から読み出すように構成さ
れる。
端子（IN1、IN2、IN3、…、IN2n）を備えた内部回路ブ
ロック（４）を含む半導体集積回路装置において、前記
複数の入力端子（IN1、IN2、IN3、…、IN2n）を分割し
た複数の入力端子群毎に夫々対応する一のスキャンイン
端子と一のスキャンアウト端子を有し、テストデータ
（SDIN）がスキャンクロック（SCCK）に基づいて蓄積さ
れると共に、前記内部回路ブロック（４）の試験時に前
記内部回路ブロック（４）から出力される出力データが
蓄積されるFIFOメモリ（７）を備え、前記試験時におい
て、前記スキャンクロック（SCCK）よりも周期の短いシ
ステムクロック（SYSCK）に同期して、前記FIFOメモリ
（７）に蓄積されている前記テストデータ（SDIN）を当
該FIFOメモリ（７）から前記内部回路ブロック（４）に
印加し、当該印加されたテストデータ（SDIN）に対応し
て前記内部回路ブロック（４）から出力される前記出力
データを前記FIFOメモリ（７）に蓄積すると共に、前記
スキャンクロック（SCCK）に同期して前記蓄積された出
力データをFIFOメモリ（７）から読み出すように構成さ
れる。
本発明によれば、FIFOメモリ（７）は、複数の入力端
子群毎に夫々対応する一のスキャンイン端子と一のスキ
ャンアウト端子を有し、テストデータ（SDIN）をスキャ
ンクロック（SCCK）に基づいて蓄積すると共に、内部回
路ブロック（４）の試験時に内部回路ブロック（４）か
ら出力される出力データを蓄積する。
子群毎に夫々対応する一のスキャンイン端子と一のスキ
ャンアウト端子を有し、テストデータ（SDIN）をスキャ
ンクロック（SCCK）に基づいて蓄積すると共に、内部回
路ブロック（４）の試験時に内部回路ブロック（４）か
ら出力される出力データを蓄積する。
そして、当該試験時においては、システムクロック
（SYSCK）に同期してFIFOメモリ（７）に蓄積されてい
るテストデータ（SDIN）を内部回路ブロック（４）に印
加し、更に印加されたテストデータ（SDIN）に対応して
内部回路ブロック（４）から出力される出力データをFI
FOメモリ（７）に蓄積する。
（SYSCK）に同期してFIFOメモリ（７）に蓄積されてい
るテストデータ（SDIN）を内部回路ブロック（４）に印
加し、更に印加されたテストデータ（SDIN）に対応して
内部回路ブロック（４）から出力される出力データをFI
FOメモリ（７）に蓄積する。
その後、スキャンクロック（SCCK）に同期して蓄積さ
れた出力データをFIFOメモリ（７）から読み出す。
れた出力データをFIFOメモリ（７）から読み出す。
よって、テストデータ（SDIN）の蓄積と出力データの
読み出しは低速のスキャンクロック（SCCK）に同期して
行い、一方、内部回路ブロック（４）へのテストデータ
（SDIN）の入力は高速のシステムクロック（SYSCK）に
同期して、すなわち、実際の動作状況と同様の条件で行
われるので、内部回路ブロック（４）の試験における信
頼性を確保できる。
読み出しは低速のスキャンクロック（SCCK）に同期して
行い、一方、内部回路ブロック（４）へのテストデータ
（SDIN）の入力は高速のシステムクロック（SYSCK）に
同期して、すなわち、実際の動作状況と同様の条件で行
われるので、内部回路ブロック（４）の試験における信
頼性を確保できる。
また、内部回路ブロック（４）の入力端子（IN1、I
N2、IN3、…、IN2n）よりも少ない数のスキャンイン端
子及びスキャンアウト端子からテストデータ（SDIN）を
パラレルインでき、少ない端子の簡単な構成をもって容
易且つ高速に試験を行うことができる。
N2、IN3、…、IN2n）よりも少ない数のスキャンイン端
子及びスキャンアウト端子からテストデータ（SDIN）を
パラレルインでき、少ない端子の簡単な構成をもって容
易且つ高速に試験を行うことができる。
次に、本発明の実施例を図面に基づいて説明する。
第１図に本発明の実施例の概要を示す。第１図におい
て第３図もしくは第４図と重複する部分には同一符号を
付して以下説明する。
て第３図もしくは第４図と重複する部分には同一符号を
付して以下説明する。
第１図において、LSIチップ１内のテスト対象となる
内部回路ブロック４のデータ入力端子にはFIFOメモリ７
の出力端が接続され、かつ、内部回路ブロック４のデー
タ出力端は他の内部回路ブロックに接続されるとともに
FIFOメモリ７の入力端に接続されている。クロック回器
８は、 FIFOメモリ７をスキャンクロックSCCKに同期させてス
キャンするためのクロック回路である。クロック回路９
は、テスト時においてFIFOメモリ７をシステムクロック
SYSCKに同期させてスキャンするためのクロック回路で
ある。クロック回路10は、クロック回路９によりFIFOメ
モリ７をシステムクロックSYSCK同期のスキャンを行う
場合に合せて内部回路ブロック４を駆動するためのクロ
ック回路である。また、LSIチップ１の通常動作時に入
力される通常データDATAINが入力されるようになってお
り、詳しくは後述するが、FIFOメモリ７の最終段部は通
常データDATAINとスキャンインデータSDINとの選択を行
うセレクタ機能を有している。したがって、FIFOメモリ
７の最終段部は、前記セレクタ機能とともに、通常デー
タDATAINの内部回路ブロック４に対する入力ラッチとし
ての機能も兼ね備えている。
内部回路ブロック４のデータ入力端子にはFIFOメモリ７
の出力端が接続され、かつ、内部回路ブロック４のデー
タ出力端は他の内部回路ブロックに接続されるとともに
FIFOメモリ７の入力端に接続されている。クロック回器
８は、 FIFOメモリ７をスキャンクロックSCCKに同期させてス
キャンするためのクロック回路である。クロック回路９
は、テスト時においてFIFOメモリ７をシステムクロック
SYSCKに同期させてスキャンするためのクロック回路で
ある。クロック回路10は、クロック回路９によりFIFOメ
モリ７をシステムクロックSYSCK同期のスキャンを行う
場合に合せて内部回路ブロック４を駆動するためのクロ
ック回路である。また、LSIチップ１の通常動作時に入
力される通常データDATAINが入力されるようになってお
り、詳しくは後述するが、FIFOメモリ７の最終段部は通
常データDATAINとスキャンインデータSDINとの選択を行
うセレクタ機能を有している。したがって、FIFOメモリ
７の最終段部は、前記セレクタ機能とともに、通常デー
タDATAINの内部回路ブロック４に対する入力ラッチとし
ての機能も兼ね備えている。
第２図に、FIFOメモリ７の詳細例を示す。第２図から
わかるように、FIFOメモリ７は１〜ｍ個の直列なフリッ
プフロップ（レジスタユニット）群FF11〜FF1m,FF21〜F
F2m,FF31〜FF3m,…,FFn1〜FFnmの各群を１単位としたFI
FOメモリ７である。設置段数ｎは内部回路ブロック４の
各入力端子IN1〜INnおよび出力端子OUT1〜OUTnに対応
し、FIFOメモリ７は全体としてｎ×ｍのマトリクス状に
配置されて構成される。
わかるように、FIFOメモリ７は１〜ｍ個の直列なフリッ
プフロップ（レジスタユニット）群FF11〜FF1m,FF21〜F
F2m,FF31〜FF3m,…,FFn1〜FFnmの各群を１単位としたFI
FOメモリ７である。設置段数ｎは内部回路ブロック４の
各入力端子IN1〜INnおよび出力端子OUT1〜OUTnに対応
し、FIFOメモリ７は全体としてｎ×ｍのマトリクス状に
配置されて構成される。
FIFOメモリ７における各初段のフリップフロップF
F11,FF21,FF31,FFn1にはFIFOメモリ７のスキャンモード
で動作させる場合の切替えを指示するスキャンモード信
号SCANと、このスキャンモード時においてFIFOメモリ７
に蓄積されたスキャンインデータSDIN1〜SDINnを内部回
路ブロック４内に高速で入力するためのテストモード信
号TESTがそれぞれ与えられる。
F11,FF21,FF31,FFn1にはFIFOメモリ７のスキャンモード
で動作させる場合の切替えを指示するスキャンモード信
号SCANと、このスキャンモード時においてFIFOメモリ７
に蓄積されたスキャンインデータSDIN1〜SDINnを内部回
路ブロック４内に高速で入力するためのテストモード信
号TESTがそれぞれ与えられる。
また、FIFOメモリ７における各最終段のフリップフロ
ップFF1m,FF2m,FF3m,FFnmにはテストモード信号TEST、
通常動作信号NORMAL,通常データDATAINの各データIN1〜
INn-1の各信号がそれぞれ入力される。したがって、各
最終段のフリップフロップFF1m,FF2m,FF3m,…,FFnmは通
常動作信号NORMALによって通常データDATAINの各データ
IN1〜INn-1をラッチするラッチ機能を有し、かつテスト
信号TESTによって各フリップフロップFF11〜FF1m, FF21
〜FF2m, FF31〜FF3m,…,FFn1〜FFnmの各群に蓄積されて
いるスキャンインデータSDIN1〜SDINnを選択して内部回
路ブロック４に入力させるセレクタ機能を兼ね備えてい
る。
ップFF1m,FF2m,FF3m,FFnmにはテストモード信号TEST、
通常動作信号NORMAL,通常データDATAINの各データIN1〜
INn-1の各信号がそれぞれ入力される。したがって、各
最終段のフリップフロップFF1m,FF2m,FF3m,…,FFnmは通
常動作信号NORMALによって通常データDATAINの各データ
IN1〜INn-1をラッチするラッチ機能を有し、かつテスト
信号TESTによって各フリップフロップFF11〜FF1m, FF21
〜FF2m, FF31〜FF3m,…,FFn1〜FFnmの各群に蓄積されて
いるスキャンインデータSDIN1〜SDINnを選択して内部回
路ブロック４に入力させるセレクタ機能を兼ね備えてい
る。
第１段のFIFOメモリ７は内部回路ブロック４の入力端
子IN1,IN2、出力端子OUT1,OUT2に接続され、第２段のFI
FOメモリは内部回路ブロック４の入力端子IN3,IN4、出
力端子OUT3,OUT4に接続され、以下、同様に第１段まで
接続されている。
子IN1,IN2、出力端子OUT1,OUT2に接続され、第２段のFI
FOメモリは内部回路ブロック４の入力端子IN3,IN4、出
力端子OUT3,OUT4に接続され、以下、同様に第１段まで
接続されている。
以上のFIFOメモリ７の各フリップフロップFF11〜FFnm
には、それぞれシステムクロックSYSCKもしくはスキャ
ンクロックSCCKがセレクタSELにより選択的に与えられ
る。切替え信号にはスキャンモード信号SCANが用いら
れ、例えばスキャンイン・スキャンアウト時にスキャン
モード信号SCANの論理を“H"レベルとしてスキャンクロ
ックSCCKをセレクトし、テスト時にスキャンモード信号
SCANの論理を“L"レベルとしてシステムクロックSYSCK
をセレクトするようになっている。
には、それぞれシステムクロックSYSCKもしくはスキャ
ンクロックSCCKがセレクタSELにより選択的に与えられ
る。切替え信号にはスキャンモード信号SCANが用いら
れ、例えばスキャンイン・スキャンアウト時にスキャン
モード信号SCANの論理を“H"レベルとしてスキャンクロ
ックSCCKをセレクトし、テスト時にスキャンモード信号
SCANの論理を“L"レベルとしてシステムクロックSYSCK
をセレクトするようになっている。
次に、第１図により概要動作を説明する。テストは、
「低速スキャンイン／スキャンアウト動作」と、「高速
テスト動作」と、の２つのパターンを繰返してテストが
実行される。
「低速スキャンイン／スキャンアウト動作」と、「高速
テスト動作」と、の２つのパターンを繰返してテストが
実行される。
すなわち、第１図において、低速スキャンイン／スキ
ャンアウト動作では、テスト（図示しない）からスキャ
ンインデータSDINおよびスキャンクロックSCCKがFIFOメ
モリ７およびクロック回路８に入力される。すると、ス
キャンインデータSDINはクロック周期に同期して順次FI
FOメモリ７内に蓄積される。このとき、スキャンクロッ
クSCCKのクロック周期はシステムクロックSYSCKに比べ
て相対的に遅く、低速でスキャンインデータSDINの書込
みが行われることになる。しかし、このことは本発明の
高速性の目的の達成を害するものではない。その理由は
後で述べる。
ャンアウト動作では、テスト（図示しない）からスキャ
ンインデータSDINおよびスキャンクロックSCCKがFIFOメ
モリ７およびクロック回路８に入力される。すると、ス
キャンインデータSDINはクロック周期に同期して順次FI
FOメモリ７内に蓄積される。このとき、スキャンクロッ
クSCCKのクロック周期はシステムクロックSYSCKに比べ
て相対的に遅く、低速でスキャンインデータSDINの書込
みが行われることになる。しかし、このことは本発明の
高速性の目的の達成を害するものではない。その理由は
後で述べる。
次に、高速テスト動作では、テスタからテストモード
信号TEST（第２図参照）が与えられ、FIFOメモリ７およ
び内部回路ブロック４はテストモードとなる。すると、
FIFOメモリ７に蓄積されているスキャンインデータSDIN
はシステムクロックSYSCKのクロック周期に同期して順
次内部回路ブロック４に与えられる。このときのスキャ
ンインデータSDINの転送速度はシステムクロックSYSCK
に支配され、システムクロックSYSCKは当該内部回路ブ
ロック４がそのロジックを実行するときの実速度と同じ
であり、したがって、テスト動作は実際の動作時と全く
同じ条件で行われることになる。システムクロックSYSC
KはスキャンクロックSCCKに比べて相当に高速であり、
きわめて短時間に、しかも実動作と同じ条件でテストが
行われることになるため、試験のあり方としては最も理
想的である。
信号TEST（第２図参照）が与えられ、FIFOメモリ７およ
び内部回路ブロック４はテストモードとなる。すると、
FIFOメモリ７に蓄積されているスキャンインデータSDIN
はシステムクロックSYSCKのクロック周期に同期して順
次内部回路ブロック４に与えられる。このときのスキャ
ンインデータSDINの転送速度はシステムクロックSYSCK
に支配され、システムクロックSYSCKは当該内部回路ブ
ロック４がそのロジックを実行するときの実速度と同じ
であり、したがって、テスト動作は実際の動作時と全く
同じ条件で行われることになる。システムクロックSYSC
KはスキャンクロックSCCKに比べて相当に高速であり、
きわめて短時間に、しかも実動作と同じ条件でテストが
行われることになるため、試験のあり方としては最も理
想的である。
このようにして行われたテストの結果、すなわち内部
回路ブロック４の出力データは再びFIFOメモリ７に帰還
され、FIFOメモリ７内に蓄積されて高速テスト動作を終
了する。したがって、このときのFIFOメモリ７内のデー
タはスキャンアウトすべきスキャンアウトデータSDOUT
である。
回路ブロック４の出力データは再びFIFOメモリ７に帰還
され、FIFOメモリ７内に蓄積されて高速テスト動作を終
了する。したがって、このときのFIFOメモリ７内のデー
タはスキャンアウトすべきスキャンアウトデータSDOUT
である。
次に、FIFOメモリ７内のデータを読み出したいとき
に、再びテスタがスキャンクロックSCCKの周期に同期し
て順次読み出される。このときの動作速度は低速である
が、この低速ということは同じく本発明の目的達成の障
害とはならない。以下にその理由を述べる。
に、再びテスタがスキャンクロックSCCKの周期に同期し
て順次読み出される。このときの動作速度は低速である
が、この低速ということは同じく本発明の目的達成の障
害とはならない。以下にその理由を述べる。
すなわち、動作パターンは低速・高速の組み合わせと
なるのであるが、このパターンのうちテストの高速性を
決定するのは、テスト対象である内部回路ブロック４内
の信号伝搬速度であり、それが本発明においては高速テ
スト動作時に該当する。換言すれば、低速スキャンイン
／スキャンアウト動作は、内部回路ブロック４の動作と
は直接関係しない動作である。この点は従来のスキャン
方式のように、シフトレジスタをスキャンクロックSCCK
により駆動してシリアルにスキャンイン、スキャンアウ
トすることと全く異なっていることが明らかである。
なるのであるが、このパターンのうちテストの高速性を
決定するのは、テスト対象である内部回路ブロック４内
の信号伝搬速度であり、それが本発明においては高速テ
スト動作時に該当する。換言すれば、低速スキャンイン
／スキャンアウト動作は、内部回路ブロック４の動作と
は直接関係しない動作である。この点は従来のスキャン
方式のように、シフトレジスタをスキャンクロックSCCK
により駆動してシリアルにスキャンイン、スキャンアウ
トすることと全く異なっていることが明らかである。
なお、データSDOUTの評価はテスタで行うが、その手
法は比較法であり、予めシミュレーションで求めた期待
値とデータSDOUTとを比較して行う。これは従来と変り
はない。
法は比較法であり、予めシミュレーションで求めた期待
値とデータSDOUTとを比較して行う。これは従来と変り
はない。
以上の説明では、FIFOメモリ７が１つのものであると
して説明したが、FIFOメモリ７は第２図に示すようにｎ
×ｍの多段構成になっており、内部回路ブロック４の入
力端子IN1、出力端子OUT1を適当に分割し、各分割領域
（フリップフロップ群）ごとに、低速スキャンイン／ス
キャンアウト、高速テストのパターンで処理するもので
あるため、内部回路ブロック４内のテストをきめ細かく
行うことができ、また、各スキャンインデータSDIN1〜S
DINnはパラレルインされるから一層高速化を図ることが
できる。
して説明したが、FIFOメモリ７は第２図に示すようにｎ
×ｍの多段構成になっており、内部回路ブロック４の入
力端子IN1、出力端子OUT1を適当に分割し、各分割領域
（フリップフロップ群）ごとに、低速スキャンイン／ス
キャンアウト、高速テストのパターンで処理するもので
あるため、内部回路ブロック４内のテストをきめ細かく
行うことができ、また、各スキャンインデータSDIN1〜S
DINnはパラレルインされるから一層高速化を図ることが
できる。
以上説明したように、本発明によれば、テストデータ
（SDIN）の蓄積と出力データの読み出しは低速のスキャ
ンクロック（SCCK）に同期して行い、一方、内部回路ブ
ロック（４）へのテストデータ（SDIN）の入力は高速の
システムクロック（SYSCK）に同期して、すなわち、実
際の動作状況と同様の条件で行われるので、内部回路ブ
ロック（４）の試験における信頼性を確保できる。
（SDIN）の蓄積と出力データの読み出しは低速のスキャ
ンクロック（SCCK）に同期して行い、一方、内部回路ブ
ロック（４）へのテストデータ（SDIN）の入力は高速の
システムクロック（SYSCK）に同期して、すなわち、実
際の動作状況と同様の条件で行われるので、内部回路ブ
ロック（４）の試験における信頼性を確保できる。
また、内部回路ブロック（４）の入力端子（IN1、I
N2、IN3、…、IN2n）よりも少ない数のスキャンイン端
子及びスキャンアウト端子からテストデータ（SDIN）を
パラレルインでき、少ない端子の簡単な構成をもって容
易且つ高速に試験を行うことができる。
N2、IN3、…、IN2n）よりも少ない数のスキャンイン端
子及びスキャンアウト端子からテストデータ（SDIN）を
パラレルインでき、少ない端子の簡単な構成をもって容
易且つ高速に試験を行うことができる。
第１図は本発明の実施例の概要ブロック図、 第２図はFIFOメモリの詳細ブロック図、 第３図は従来のスキャン方式の説明図、 第４図は従来のバウンダリースキャン方式の説明図であ
る。 １……LSIチップ ２……組合せ回路 ３……フリップフロップ ４……内部回路ブロック ５……入力回路 ６……出力回路 ７……FIFOメモリ 8,9,10……クロック回路 SDIN,SDIN1〜SDINn……スキャンインデータ SDOUT,SDOUT1〜SDOUTn……スキャンアウトデータ SCCK……スキャンクロック SYSCK……システムクロック FF11〜FFnm……フリップフロップ SCAN……スキャンモード信号 TEST……テストモード信号 IN1〜IN2n……入力端子 OUT1〜OUT2n……出力端子 DATAIN……通常データ
る。 １……LSIチップ ２……組合せ回路 ３……フリップフロップ ４……内部回路ブロック ５……入力回路 ６……出力回路 ７……FIFOメモリ 8,9,10……クロック回路 SDIN,SDIN1〜SDINn……スキャンインデータ SDOUT,SDOUT1〜SDOUTn……スキャンアウトデータ SCCK……スキャンクロック SYSCK……システムクロック FF11〜FFnm……フリップフロップ SCAN……スキャンモード信号 TEST……テストモード信号 IN1〜IN2n……入力端子 OUT1〜OUT2n……出力端子 DATAIN……通常データ
Claims (1)
- 【請求項１】複数の入力端子（IN1、IN2、IN3、…、IN
2n）を備えた内部回路ブロック（４）を含む半導体集積
回路装置において、 前記複数の入力端子（IN1、IN2、IN3、…、IN2n）を分
割した複数の入力端子群毎に夫々対応する一のスキャン
イン端子と一のスキャンアウト端子を有し、テストデー
タ（SDIN）がスキャンクロック（SCCK）に基づいて蓄積
されると共に、前記内部回路ブロック（４）の試験時に
前記内部回路ブロック（４）から出力される出力データ
が蓄積されるFIFOメモリ（７）を備え、 前記試験時において、前記スキャンクロック（SCCK）よ
りも周期の短いシステムクロック（SYSCK）に同期し
て、前記FIFOメモリ（７）に蓄積されている前記テスト
データ（SDIN）を当該FIFOメモリ（７）から前記内部回
路ブロック（４）に印加し、当該印加されたテストデー
タ（SDIN）に対応して前記内部回路ブロック（４）から
出力される前記出力データを前記FIFOメモリ（７）に蓄
積すると共に、 前記スキャンクロック（SCCK）に同期して前記蓄積され
た出力データをFIFOメモリ（７）から読み出すことを特
徴とする半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1068630A JP2723957B2 (ja) | 1989-03-20 | 1989-03-20 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1068630A JP2723957B2 (ja) | 1989-03-20 | 1989-03-20 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02247586A JPH02247586A (ja) | 1990-10-03 |
| JP2723957B2 true JP2723957B2 (ja) | 1998-03-09 |
Family
ID=13379253
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1068630A Expired - Fee Related JP2723957B2 (ja) | 1989-03-20 | 1989-03-20 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2723957B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2016166780A1 (ja) * | 2015-04-16 | 2016-10-20 | ルネサスエレクトロニクス株式会社 | 半導体装置及びスキャンテスト方法 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0511027A (ja) * | 1991-07-04 | 1993-01-19 | Sharp Corp | スキヤン回路を内蔵した集積回路 |
| JP5176780B2 (ja) * | 2008-08-26 | 2013-04-03 | 富士通株式会社 | 半導体集積回路 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0693004B2 (ja) * | 1986-12-17 | 1994-11-16 | 株式会社ピーエフユー | 集積回路試験方式 |
-
1989
- 1989-03-20 JP JP1068630A patent/JP2723957B2/ja not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2016166780A1 (ja) * | 2015-04-16 | 2016-10-20 | ルネサスエレクトロニクス株式会社 | 半導体装置及びスキャンテスト方法 |
| JPWO2016166780A1 (ja) * | 2015-04-16 | 2017-11-02 | ルネサスエレクトロニクス株式会社 | 半導体装置及びスキャンテスト方法 |
| US10295597B2 (en) | 2015-04-16 | 2019-05-21 | Renesas Electronics Corporation | Semiconductor device and scan test method including writing and reading test data |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02247586A (ja) | 1990-10-03 |
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Legal Events
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|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |