JPS6199875A - スキヤン方式論理回路 - Google Patents

スキヤン方式論理回路

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Publication number
JPS6199875A
JPS6199875A JP59221313A JP22131384A JPS6199875A JP S6199875 A JPS6199875 A JP S6199875A JP 59221313 A JP59221313 A JP 59221313A JP 22131384 A JP22131384 A JP 22131384A JP S6199875 A JPS6199875 A JP S6199875A
Authority
JP
Japan
Prior art keywords
scan
latches
latch
logical circuit
shift register
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP59221313A
Other languages
English (en)
Inventor
Haruo Takagi
高木　春男
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
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Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
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Publication of JPS6199875A publication Critical patent/JPS6199875A/ja
Pending legal-status Critical Current

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    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
    • G06F11/2205—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing using arrangements specific to the hardware being tested
    • G06F11/2236—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing using arrangements specific to the hardware being tested to test CPU or processors

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  • Engineering & Computer Science (AREA)
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  • Quality & Reliability (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 この発明はスキャンデザイン化された論理回路における
スキャン方式に関する。
〔発明の技術的背景とその問題点〕
論理回路の試験を効率よく行うために論理回路をスキャ
ンデザイン化することが一般忙行なわれている。第３図
はスキャンデザイン化された論理回路のブロック図であ
り、ラッチＬｌ　、Ｌ２　、Ｌ３・・・Ｌｎより構成さ
れるシフトレジスタを動作させることにより論理回路の
内部状態のスキャンイン（Ａ）・アウト（Ｂ）が行なわ
れる。
ところで、大規模な論理回路においては、回路の機能に
応じて回路の各部分を選択して試験する場合が多く、こ
のような場合には、シフトレジスタを構成するすべての
ラッチをスキャンするよシも任意の選択されたラッチの
みをスキャンした方が効率が良い。しかしながら、従来
のスキャン方式ではラッチを選択してスキャンすること
ができないため、スキャンに要する時間が多大になシ、
かつ試験方法が複雑になるという問題がありた。
〔発明の目的〕
本発明は以上の問題を解決して、スキャンデザイン化さ
れた論理回路において、スキャン機能を有するシフトレ
ジスタを構成するラッチのなかで、選択されたラッチの
みをスキャンすることを可能とするスキャン方式を提供
することを目的とする。
〔発明の概要〕
第１図は本発明に従うスキャン方式により構成される論
理回路のブロック図である。シフトレジスタを構成する
ラッチＬｌ、Ｌ２・・・Ｌｎと平行に迂回路を付設し、
各々のラッチの前後に切換えスイッチｓ１．ｓ２・・・
Ｓｎを設置する。切換えスイッチの操作によシ特定のラ
ッチを迂回して、選択されたラッチのみをスキャンする
ことが可能となる。
〔発明の効果〕
本発明に従えば、スキャン機能を有するシフトレジスタ
を構成するラッチのなかで、選択されたラッチのみをス
キャンすることが可能になる。これによシ、論理回路を
分割して試験することが容易にな９、また、試験時間も
短縮される。
〔発明の実施例〕
本発明に従う具体例を、シフトレジスタが４つのラッチ
から構成される場合について第２図に示す。切換えスイ
ッチ８１　、８２　、８３　、８４は制御信号φ１．φ
２．φ３．φ４が囁１〃のときラッチＬｌ　、Ｌ２　。
Ｌａ、Ｌ４を、’ｈ　Ｑ　／／のとき迂回路を選択する
ものとする。したがって、（φ１．φ２．φ３．φ４）
　＝　（１。
１．１．１）のときはＬｌ、Ｌ２．Ｌａ、Ｌ４がスキャ
ンされ、（φ１．φ２．φ３．φ４）＝（１，０，１，
１）のとφ１．φ２．φ３．φ４は制御信号。
きはＬ２を迂回してＬｌ、Ｌａ、Ｌ４がスキャンされ、
また、（φ１．φ２．φ３．φ４）＝（０，１，０，１
）のときはＬｌ、Ｌａを迂回してＬ２．Ｌ４がスキャン
される。以上のように信号φ１．φ２．φ３を制御する
ことにより特定のラッチを迂回して選択されたラッチの
みをスキャンすることが可能となる。また、一度、制御
信号を決定すればスキャン経路が定まるので、ラッチの
アドレスを逐次指定しながらスキャンを行う方式と比較
してもスキャンに要する時間が短縮される。
【図面の簡単な説明】
第１図は本発明に従うスキャン方式によ多構成された論
理回路のブロック図、第２図は４つのラッチからシフト
レジスタが構成された場合の本発明の具体例を示すブロ
ック図、第３図は従来のスキャン方式によシスキャンデ
ザイン化された倫理回路のブロック図である。 図において、

Claims (1)

    【特許請求の範囲】
  1. スキャンデザイン化された論理回路において、スキャン
    イン・アウト機能を有するシフトレジスタを構成する各
    々のラッチと平行に付設した迂回路と、各々のラッチの
    前後に設置して、ラッチか迂回路かを選択する切換スイ
    ッチとを備えたことを特徴とするスキャン方式論理回路
JP59221313A 1984-10-23 1984-10-23 スキヤン方式論理回路 Pending JPS6199875A (ja)

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Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6449986A (en) * 1987-08-20 1989-02-27 Nec Corp Testing circuit for digital circuit
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JPH05142298A (ja) * 1991-11-26 1993-06-08 Matsushita Electric Ind Co Ltd 論理回路システムのテスト回路
JPH0772217A (ja) * 1993-09-02 1995-03-17 Nec Corp 半導体集積回路、その設計方法およびそのテスト方法

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