JPS60243578A

JPS60243578A - 論理集積回路

Info

Publication number: JPS60243578A
Application number: JP59099748A
Authority: JP
Inventors: Takeshi Shimono; 下野　武志
Original assignee: NEC Corp; Nippon Electric Co Ltd
Current assignee: NEC Corp
Priority date: 1984-05-18
Filing date: 1984-05-18
Publication date: 1985-12-03

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】（技術分野〉本発明は、試験診断用スキャン機能を有する論理集積回
路に関する。

〔従来技術〕

従来、試験診断を容易にするためにスキャン方式を用い
て設計されたこの種の論理集積回路においては、例えば
第１図に示す論理集積回路１０の部分回路２０の試験診
断を行う場合、スキャン用シリアルデータ入力端子１１
がらスキャンパスを構成するフリップフロップ（以下Ｆ
／Ｆ　、！：いう）群３１を介して試験対象の部分回路
２ｏの試験入力データをＦ／Ｆ群３２にセットし、通常
モードで１ステップ動作させた後、Ｆ／Ｆ群３４Ｖｃ取
シ込まれた試験対象の部分回路２ｏの試験出力データを
、スキャンパスを構成するＦ／Ｆ群３５を介してスキャ
ン用シリアルデータ出力端子１２がら取シ出して観測す
るという手順で行われる。しかしながら、このとき、試
験データは試験対象の部分回路２０に対して作成される
が、試験時に正しく試験データが供給されるため゛には
、スキャンパス上のＦ／Ｆ群３１に対するダミーのデー
タを付加してスキャン用シリアル入力端子１１から入力
する必要があり、また、試験結果を正しく観測するため
には、スキャン用シリアル出力端子１２から取シ出され
るシリアルデータのうち、ＦＺＦ群３群圧５する期待値
データを別に作成するか、もしくは比較対象としないよ
うにマスクするための機構が必要であった。このため、
回路を分割して試験すると、試験方法が複雑になシ、試
験データが長大になるという欠点があった。また従来の
スキャン方式では、１つの試験データを印加・観測する
ために、シリアルデータの長さ分のクロックサイクルが
必要であシ、試験対象の部分回路２０に含まれるＦ／Ｆ
が少なくても、試験対象の部分回路２０に含まれないＦ
／Ｆ群３１，３３．３５に対するスキャンのためのクロ
ックサイクルが必要となるため、試験診断時間が長大に
なるという欠点があった。

〔発明の目的〕

本発明の目的は、試験データを設定する必要のないスキ
ャンパス上のＦ／Ｆ群を介さないで特定のＦ／Ｆ群に試
験データを設定し試験結果を観測する必要のないスキャ
ンパス上のＦ／Ｆ群を介さないで特定のＦ／Ｆ群の試験
結果を観測することを可能とすることによシ、上記欠点
を解決し、少ない試験データで短時間に試験診断を行う
ことができると共に、試験対象回路が複数の論理ブロッ
クから構成されているとき、各ブロックの試験データを
他のブロックを介さないで供給し、試験結果を他のブロ
ックを介さないで観測することによシ、ブロック単位の
試験診断を容易にかつ高速に行うことのできる論理集積
回路を提供することにある。

〔発明の構成〕

上記本発明の目的を達成するための、本発明に係る論理
集積回路の構成は、複数の入出力線を有する組合せ回路
と、通常動作時には組合せ回路からの出力ピットパター
ンの一部を並列に受けその出力のビットパターンを組合
せ回路に帰還させ、試験診断時にはシフトレジスタとし
て動作するスキャン機能付フリップフロップ群と、スキ
ャン機能付フリップフロップ群によシ構成されるスキャ
ンパスを制御する情報を保持するレジスタ回路と、前記
レジスタ回路に上記情報を格納する手段とからなるもの
でおる。

〔発明の作用〕

かかる本発明の構成において、スキャンパス制御レジス
タに格納された制御データによシ試験対象の部分回路に
含まれるＦ／Ｆ群と含まれないＦ／Ｆ群を区別し、制御
データによシスキャンパス上のシリアルデータの流れを
切シ換え、試験対象の部分回路に含まれないＦ／Ｆ群を
バイパスして試験対象の部分回路に含まれるＦ／Ｆ群に
直接アクセスできるようにしている。

〔実施例の説明〕

次に、本発明の一実施例を図面を参照しつつ説明する。

第２図は、本発明に係る論理集積回路の一実施例を示す
ブロック図である。

第３図は、同実施例を更に具体的に示すブロック図であ
る。

−し第４図は、第３図に示すスキャン機能付フリップフロッ
プの一構成例を示すブロック図で６ｊｌ）、第４Ｂ図、
第４Ｃ図、第４Ｄ図は、第４Ａ図に示すスキャン機能付
フリップフロップの動作を説明するためのブロック図で
おる。

第５図は、同実施例におけるスキャン方式の動作を説明
するためのブロック図である。

第２図において実施例論理集積回路は、組合せ回路２０
０とこの組合せ回路２００の一部の出力を出力線１３０
を介して取シ込み、その出力を入力線１４０を介して組
合せ回路２００に一部入力する可変スキャン機能付レジ
スタ回路２０１と、この可変スキャン機能付レジスタ２
０１によって構成されるスキャンパスを接続線１６０を
介して制御し、論理的なスキャンパスを構成するだめの
制御情報を保持する制御用レジスタ回路２０２と、可変
スキャン機能付レジスタ回路２０１および制御用レジス
タ回路２０２にビットパターンをセットする・ためのシ
リアル入力端子１０１と、可変スキャン機能付レジスタ
回路２０１および制御用レジスタ回路２０２のビットパ
ターンを観測するためのシリアル出力端子１０２と、信
号入力端子１０３からの信号により可変スキャン機能付
レジスタ回路２０１４　ｔ、　＜は制御用レジスタ回路
２０２のシリアル出力を切換えてシリアル出力端子１０
２へ出力する信号切換え回路２３０と、可変スキャン機
能付レジスタ回路２０１の動作を制御すると同時に信号
切換え回路２３０を制御するための信号入力端子１０３
と、制御用レジスタ回路２０２の動作を制御するための
信号入力端子１０４と、クロック入力端子１０５と、組
合せ回路２００に対する入力端子群１１０および出力端
子群１２０とから構成されている。

この回路は、通常動作時、可変スキャン機能付レジスタ
回路２０１を構成するＦ／Ｆ群を独立し九Ｆ／Ｆとして
用い、第２図に示す回路全体を同期式順序回路として動
作させる。このとき、制御用レジスタ回路２０２は回路
の動作に影響しない。試験時には、制御用レジスタ２０
２にスキャンパスを制御する情報をセットする。信号入
力端子１０３よりの制御信号により可変スキャン機能付
レジスタ回路２０１をスキャンパスを構成するシフトレ
ジスタとして動作させるとき、可変スキャン機能付レジ
スタ回路２０１を構成するＦ／Ｆのうち制御用レジスタ
回路２０２にセットされたビットパターンに対応するＦ
／Ｆだけが論理的なスキャンパス上のＦ／Ｆとして動作
する。このとき、論理的にスキャンパスから除かれたＦ
／ＦＯ数に関係なく論理的なスキャンパス上のＦ／Ｆの
数だけのビットパターンをシリアル入力端子１０１よシ
シリアルに印加すれば、論理的なスキャンパス上のＦ／
Ｆに正しくデータをセットすることができ、また、論理
的なスキャンパス上のＦ／Ｆの数だけのクロックをクロ
ック入力端子１０５より印加してシフト動作させること
により、論理的なスキャンパス上の全Ｆ／Ｆの状態をシ
リアル出力端子１０２よル正しく読み出すことができる
。

制御用レジスタ回路２０２はクロック入力端子１０５か
らのクロック信号によシ動作するシフトレジスタで、シ
リアル入力端子１０１よりシリアルにビットパターンを
印加することによシデータをセットすることができる。

信号入力端子１０４からの信号は制御用レジスタ回路２
０２の動作を制御し、セットモードとホールドモードに
切換える。セットモードのとき、制御用レジスタ回路２
０２はクローｖ　ｙ−ｐ−＊、−７−ｙ　ｋｍ＋Ｍ：！
ｌ　−ｒ−ｙｎ　７＆”ｍ−１−１ｆｌｌ　ｒ　ｈデー
タを取り込む。ホールドモードのとき、クロック伯゛号
に関係なく制御用レジスタ回路２０２は以前の状態を保
持する。信号入力端子１０３からの信号は、可変スキャ
ン機能付レジスタ回路２０１の動作を制御し、ノーマル
モードとシフトモードに切換よる。ノーマルモードのと
き、可変スキャン機能付レジスタ回路２０１を独立した
Ｆ／Ｆ群として動作させ、シフトモードのとき、スキャ
ンパスを構成するシフトレジスタとして動作させる。信
号切換え回路２３０１′ｉ、ノーマルモードのときに、
制御用レジスタ回路２０２の動作試験が可能なように、
匍（両用レジスタ回路２０２の出力をシリアル出力端子
１０２へ出力し、シフトモードのときは可変スキャン機
能付レジスタ回路２０１のビットパターンをスキャンア
ウトするために、可変スキャン機能付レジスタ回路２０
１の出力をシリアル出力端子１０２へ出力する。制御用
レジスタ回路２０２の動作試験は、信号入力端子１０３
をノーマルモード、信号入力端子１０４をセットモード
に設定して、シリアル入力端子１０１よシ適当なビット
パターンを印加し、その後シリアル出力端子１０２よシ
同じビットパターンが出力されるかどうか観測すること
によシ行える。

回路の試験は次の手順で行う。

■　回路全体の中から試験対象とする論理ブロックを抽
出する。

■　論理ブロックに対する試験データを用意する。

このとき、論理ブロック中のＦ／Ｆはすべて入出力端子
とみなして、組合せ回路２００に対する試験データを用
意すればよい。

■　信号入力端子１０４をセットモードにして、試験対
象論理ブロックに含まれるＦ／Ｆと、それ以外のＦ／Ｆ
を区別するビットパターンをシリアル入力端子１０１よ
シ印加する。

■　信号入力端子１０４をホールドモード、信号入力端
子１０３をシフトモードにして、試験対象論理ブロック
に含まれるＦ／Ｆに試験データをシリアル入力端子１０
１よシ印加し、セットする。

■　信号入力端子１０４をホールドモード、信号入力端
子１０３をノーマルモードにして、ｌクロックサイクル
回路を動作させ、組合せ回路２００部分の出力をＦ／Ｆ
に取シ込む。

■　信号入力端子１０４をホールドモード、信号入力端
子１０３をシフトモードにして、試験対象論理ブロック
に含まれるＦ／Ｆに取シ込まれたデータを７リアル出力
端子１０２よシ取出して観測すると同時に、次の試験デ
ータをＦ／Ｆにセットする。

■と■を繰シ返して論理ブロックの試験を行う。

他に試験すべき論理ブロックがあれば■〜■を繰り返す
。従来のスキャン方式に比べて、■〜■で試験対象論理
ブロックに含まれないＦ／Ｆ’に意識する必要はなく、
そのための余分な試験データや余分な試験時間が不要と
なっている。

次に、第３図は上記実施例を更に具体的に示すブロック
図である。可変スキャン機能付レジスタ回路２０１はス
キャン機能付Ｆ／Ｆの接続線１５０−１　。

１５０−２．１５０−３．−−−　、１５０−ｍ　を介
して直列に接続されたスキャン機能付Ｆ／Ｆ　２１０−
１．２１０−２．２１０−３゜・・・＋　２１０−ｍか
ら構成されている。制御用レジスタ回路２０２は制御用
Ｆ／Ｆの接続線１６０−１．１６０−２゜１６０−３．
・・・、　ｌ（３Ｑ−ｍ　を介して直列に接続された制
御用Ｆ／Ｆ　２２０−１．２２０−２．２２０−３．　
・・・、　２２０−ｍ　から構成されている。スキャン
機能付Ｆ／Ｆ　２１０−１゜２１０−２．２１０−３．
−　、２１０−ｍは、信号入力端子１０３からの制御信
号および、制御用Ｆ／Ｆの接続線１６０−１．１６０−
２．１６０−３．−　、１６０−ｍ　を介して制御用Ｆ
／Ｆ　２２０−１．２２０−２．２２０−３．−、２２
０−ｍ　の出力によって制御され、クロック入力端子１
０５からのクロック信号に同期して、組合せ回路２００
の出力線１３０−１．１３０−２．１３０−３．　・−
、１３０−ｍ　を介して粕春オ向旗９００の出力を胸ね
込すＰか、本しくけスキャン機能付Ｆ／Ｆの接続線１５
０−０．１５０−１．１５０−２、・・・＋　ｔｓｏ−
（ｍ−１）を介してスキャンパス上の前段のスキャン機
能付Ｆ／Ｆの出力を取シ込む。なお、１１０−１〜１１
０−１　は入力端子群、１２０−１〜１１０−１は出力
端子群、１４０−１〜１４０−ｍは組合せ回路２０００
Å力線である。

次に前記スキャン機能付Ｆ／Ｆ　２１０−１．２１０−
２゜２１０−３．　＝−、２１０−ｍ　の動作説明を第
４Ａ図、第４Ｂ図、第４Ｃ図および誦４Ｄ図を用いて行
う。第４Ａ図は、スキャン機能付Ｆ／Ｆ　２１０−１．
２１０−２゜２１０−３．−−−　、２１０−ｍ（２１
０−ｉ）の１構成例を示すブロック図でおる。これは動
作説明のために図示したものであシ、同一の機能動作を
他の回路構成により実現することも可能である。

第４Ａ図を参照すると、スキャン機能付Ｆ／Ｆ２１０−
１．２１０−２．２１０−３．−　、２１０−ｍ（２１
０−ｉ）は、各々マスタースレーブ型Ｆ／Ｆ　３００１
、Ａ　Ｎ　Ｄゲート３００２、３００３．３００５．３
００６、ＯＲゲート３００４．３００７、ＮＯＴゲー）
　３００８．３００９から構成されている。

マスタースレーブ型Ｆ／Ｆ　３００１には、信号入力端
子１０３０制御信号によシその端子１０３に論理値Ｏが
印加されたとき（ノーマルモード）、組合せ回路２００
からのデータ入力ｌ１１３１３０．　Ａ　Ｎ　Ｄグー）
　３００３およびＯＲグー）　３００４を介して組合せ
回路２００の出力信号がクロック入力端子１０５よυ印
加されるクロック信号に同期して取９込まれる。

マスタースレーブＷ　Ｆ／Ｆ　３００１の出力は、組合
せ回路２００へのデータ出力線３１４０を介して直接組
合せ回路２００に入力しているため、７−マルモードに
おけるスキャン機能付Ｆ／Ｆ　２１０−１．２１０−２
゜２１０−３．　・＝　、　２１０−ｍ（２１０−ｉ）
は第４Ｂ図に示した回路と論理的に等価となシ、第３図
に示す回路全体は同期式順序回路として動作する。

信号入力端子１０３に論理値１が印加されたとき（シフ
トモード）、マスタースレーブ型Ｆ／Ｆ３００１　Ｋ　
Ｂ　、スキャンノ（スからのデータ入力線３１５０、　
Ａ　Ｎ　Ｄグー）　３００２．　ＯＲゲート３００４を
介してシリアル入力端子１０１より印加されるシリアル
データもしくは前段につ危がるスキャン機能付Ｆ／Ｆ　
２１０−（ｉ−１）の出力が、クロック入力端子１０５
よシ印加されるクロック信号に同期して取シ込まれる。

スキャンパスへのデータ出力線３１５１を介して次段に
つながるスキャン機能付Ｆ／Ｆ２１Ｏ−（ｉ＋１）もし
くは信号切換え回路２３０を介してシリアル出力端子１
０２よ多出力される。第４Ａ図に示す回路の出力信号は
、制御入力線３１６０を介して供給される前記シフトレ
ジスタを構成する制御用Ｆ／Ｆ　２２０−ｉの出力信号
によシ制御される。

このシフトモードにおいて、制御入力！！１３１６０よ
シ供給される信号が論理値１のとき、マスタースレーブ
型Ｆ／Ｆ　３００１の出力信号がＡＮＤゲート３００５
およびＯＲグー）　３００７を介してスキャンパスへの
データ出力線３１５１へ出力される。このとき、第４Ａ
図に示す回路は第４Ｃ図に示した回路と論理的に等価に
なシ、マスタースレーブ型Ｆ／Ｆ３００１はスキャンパ
ス上のＦ／Ｆとして動作する。

すなわち、シリアル入力端子１０１よプ供給される試験
診断用シリアルデータがスキャンノくスからのデータ入
力線３１５０を介してマスタースレーブ型Ｆ／Ｆ　３０
０１にセットされ、マスタースレーブ型Ｆ／Ｆ　３００
１の状態値がスキャンノくスへのデータ出力線３１５１
を介して端子１０２よシスキャンアウトされる。

シフトモードにおいて、制御入力線３１６０より供給さ
れる信号が論理値０のとき、スキャンノくスからのデー
タ人力＠　３１５０を介してシリアル入力端子１０１よ
）印加される７リアルデータもしくは前段につながるス
キャン機能付Ｆ／Ｆ　２１０−（ｉ−１）の出力信号が
、ＡＮＤゲー）　３００６およびＯＲグー　）　３００
７を介してスキャンパスへのデータ出力線３１５１へ出
力される。このとき、第４Ａ図に示なり、マスタースレ
ーブ型Ｆ／Ｆ　３００１　ＦｉミスキャンパスにないＦ
／Ｆとして動作する。すなわちスキャンパスからのデー
タ入力線３１５０を介して供給されるシリアルデータは
そのまま直接スキャンパスへのデータ出力線３１５１を
介して次段のスキャン機能付Ｆ／Ｆ　２１０−（ｉ＋１
）へ供給される。

次に、第５図を参照して上記実施例におけるスキャン方
式の動作を具体的に説明する。第５図には、８個のスキ
ャン機能付Ｆ／Ｆ　２１０−１．２１０−２゜・・・、
　２１０−８、同じく８個の制御用Ｆ／Ｆ　２２０−１
．　−２２０−２．・・・、２２０−８、シリアル入力
端子１０１、シリアル出力端子１０２、信号入力端子１
０３．１０４、およびクロック入力端子１０５が図示し
てろる。組合せ回路２００及び組合せ回路２００とスキ
ャン機能付１Ｆ／Ｆ　２１０−１〜２１０−８をつなぐ
出力線１３０−１〜１３０−８は省略しである。第５図
でスキャン機能付Ｆ／Ｆ　２１０−１〜２１０−８同士
をつなぐ接続線１５０−１−８に第５図に図示しておる
各状態値がセットされたときのスキャンパスの信号経路
を示していもこのとき、１が設定されている制御用Ｆ／
Ｆ　２２０−２、２２０−３．２２０−６．２２０−７
　に対応するスキャン機能付Ｆ／Ｆ　２１０−２．２１
０−３．２１０−６．２１０−７　がスキャンパスを構
成し、他の０が設定されている制御用Ｆ／Ｆ　２２０−
１．２２０−４．２２０−５．２２０−８　に対応する
スキャン機能付Ｆ／Ｆ　２１０−１．２１０−４．２１
０−５゜２１０−８に関係なくスキャンイン、スキャン
アウトを行うことができる。すなわち、任意の４ビツト
の試験データをスキャンパスを構成する４個のスキャン
機能付Ｆ／Ｆ　２１０−２．２１０−３．２１０−６．
２１０−７に設定するのに４クロツクサイクルで十分で
めシ、また、４個のスキャン機能付Ｆ／Ｆ　２１０−２
゜２１０−３．２１０−６．２１０−７の状態をシリア
ル出力端子１０２よシ取シ出すには４りｐツクサイクル
で十分である。

例として、４個のスキャン機能付Ｆ／Ｆ　２１０−２゜
２１０−３．２１０−６．２１０−７に試験データ（１
０１１）。

（００１０）、　（０１０１）をセットし、ノーマルモ
ードで１クロックサイクル動作させて同じ４個のスキャ
ン機能付Ｆ／Ｆに取シ込んだ試験結果をシリアル出力端
子１０２よシ取シ出す手順を以下の表に示す。

最初の８クロツクで信号入力端子１０４を１（セットモ
ード）に設定し、制御用Ｆ／Ｆ　２２０−１　、２２０
−２．・・・、　２２０−８にセットするビットパター
ンをシリアル入力端子１０１より入力する。以後は端子
１０４を０（ホールドモード）に固定し、制御用Ｆ／Ｆ
の内容が変化しないようにする。新しくスキャンパスの
構成を変えない限シ、最初にセットすれば試験中改めて
セットする必要はない。以後、クロックサイクル９〜１
２で信号入力端子１０３を１（シフトモード）に設定し
て試験データ（１０１１）を印加し、クロックサイクル
１３で信号入力端子１０３をＯ（ノーマルモード）にし
て試験結果をＦ／Ｆに取り込み、次の４クロツクで次の
試験データ（００１０）を印加すると同時にＦ／Ｆに取
ル込まれた試験結果がシリアル出力端子１０２よす出力
される。

以上、スキャン機能付Ｆ／Ｆ　２１０−１〜２１０−８
の８個のうち４個から論理的なスキャンパスを構成した
場合について説明したが、一般に全スキャン機能付Ｆ／
Ｆの個数に関係なく、制御用Ｆ／Ｆに設定した１の個数
がｎ個であれば、１の設定された制御用Ｆ／Ｆ　Ｋ対応
したｎ個のスキャン機能付Ｆ／Ｆによシ論理的なスキャ
ンパスが構成され、ｎクロックサイクルで試験データを
セットし、ｎクロックサイクルで試験結果を取シ出すこ
とができる。

（発明の効果〕以上説明したように、本発明に係る論理回路によれば、
スキャンパスを制御する情報を保持するレジスタを用い
てスキャンパスを論理的に可変となるように構成するこ
とによシ、特定のＦ／Ｆに容易に試験データを印加し、
特定のＦ／Ｆの状態を容易かつ短時間に観測することが
できるという効果を有する。

【図面の簡単な説明】

第１図は、従来のスキャン機能を有する論理集積回路の
一例を示すブロック図である。第２図は、本発明に係る論理集積回路の一実施例を示す
ブロック図である。第３図は、同実施例を更に具体的に示すブロック図であ
る。第４Ａ図は、第３図に示すスキャン機能付フリップフロ
ップの一構成例を示すブロック図であり、第４Ｂ図、第
４Ｃ図、第４Ｄ図は、第４Ａ図に示すスキャン機能付７
リツプフロツプの動作を説明するだめのブロック図であ
る。第５図は、同実施例におけるスキャン方式の動作を説明
するだめのブロック図である。１０・・・論理集積回路１１・・・スキャン用シリアルデータ入力端子１２・・
・スキャン用シリアルデータ出力端子２０・・・試験対
象の部分回路３１．３２，３４．３５・・・スキャン機能付Ｆ／Ｆ２
００・・・組合せ回路２０１°゛°可変スキヤン機能付レジスタ回路２０２・
・・制御用レジスタ２１０−１〜２１０−ｎ−・スキャン機能付Ｆ／Ｆ２２
０−１〜２２０−ｍ　・・・制御用Ｆ／Ｆ２３０・・・
信号切換え回路１０１・・・スキャン用シリアル入力端子１０２・・・
スキャン用シリアル出力端子１０３．１０４・・・信号
入力端子１０５・・・クロック入力端子１１０．１．１０−１〜１１０−４・・・入力端子群１
２０．１２０−１〜１２０−ｎ・・・出力端子群１３０
．１３０−１〜１３０−ｍ−＝　組合せ回路の出力線１
４０．１４０−１〜１４０−ｍ・−組合せ回路の入力線
１５０−０〜１５０−ｍ・・・スキャン機能付Ｆ／Ｆの
接続線１６０−１〜１６０−ｍ　・・・制御用Ｆ／Ｆの
接続線３００１・・・マスタースレーブ型Ｆ／Ｆ３００
２．３００３，３００５．３００６・・・ＡＮＤゲート
３００４．３００７・・・ＯＲケート３００８．３００９・・・ＮＯＴゲート３１３０・・・
組合せ回路からのデータ入力線３１４０・・・紹合せ回
路へのデータ出力線３１５０・・・スキャンパスからの
データ入力線３１５１・・・スキャンパスへのデータ出
力線３１６０・・・制御用Ｆ／Ｆからの・制御入力線出
願人　日本電気株式会社第１図１゜第２図

Claims

【特許請求の範囲】

複数の入出力線を有する組合せ回路と、通常動作時には
組合せ回路からの出力ビツトパターンの一部を廉列に受
けその出力のビットパターンを前記組合せ回路に帰還さ
せ、試験診断時にはシフトレジスタとして動作するスキ
ャン機能付フリップフロップ群と、前記スキャン機能付
フリップフロラ、プ群によ多構成されるスキャンパスを
制御する情報を保持するレジスタ回路と、前記レジスタ
回路に前記情報を格納する手段とからなることを特徴と
する論理集積回路。