JPH1031056A - 半導体集積回路 - Google Patents

Abstract

(57)【要約】 【課題】 スキャンパス上に少々の故障が存在しても、
スキャンパス等の制御やテストパターンの観測を可能に
する半導体集積回路を得ることを目的とする。 【解決手段】 入出力兼用の外部端子ＩＯ１〜ＩＯ３，
外部端子ＯＩ１〜ＯＩ３は、スキャンパスｓ１〜ｓ３，
ｐ１〜ｐ３，ｐ１’〜ｐ３’に接続されている。さら
に、スキャンパスｓ１〜ｓ３，スキャンパスｐ１〜ｐ３
（ｐ１’〜ｐ３’）はマトリクス状に構成されている。
従って、外部端子からスキャン用フリップフロップまで
と、スキャン用フリップフロップから外部端子までのテ
ストパターンアクセス方法が複雑化される。従って、ス
キャンパス上に少々故障が存在した場合でも、テスト時
の可制御性、可観測性を失うことなくテストが可能とな
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、スキャンパスを
有する半導体集積回路に関し、特にスキャンパス上に故
障が存在しても、テストを可能にする半導体集積回路に
関する。

【０００２】

【従来の技術】半導体集積回路のテストは、回路規模の
増大に伴い、困難になってきている。この困難を解決す
るためにテストの容易化を図る設計が行われるが、その
１手法にスキャン設計がある。スキャン設計は、回路内
部のフリップフロップを組み合わせ回路の疑似入出力端
子として扱い、テスト時の組み合わせ回路に対する制御
性や組み合わせ回路が出力するテストパターンの観測性
を向上させてテストの容易化を図る。

【０００３】図９は従来の半導体集積回路を示す回路図
である。図９において、ＳＩはスキャンイン端子、ＳＯ
はスキャンアウト端子、ＣＬi（i＝１，２，３，４）は
組合せ回路ブロック、ＮＩi（i＝１，２，３）は入力端
子、ＮＯi（i＝１，２，３）は出力端子、Ｆij（i＝
１，２，３、j＝１，２）及びＦ１３，Ｆ３３はスキャ
ン用フリップフロップ、ｓ０はスキャンパスである。

【０００４】次に構成について説明する。スキャンパス
ｓ０はスキャンイン端子ＳＩからスキャンアウト端子Ｓ
Ｏまでの１本の経路である。スキャン用フリップフロッ
プＦij（i＝１，２，３、j＝１，２）及びＦ１３，Ｆ３
３は、スキャンパスｓ０上に直列に接続されている。こ
れらの直列に接続されたスキャン用フリップフロップ回
路はシフトレジスタを構成する。さらに、スキャン用フ
リップフロップＦ１１，Ｆ２１及びＦ３１はそれぞれ組
み合わせ回路ブロックＣＬ２の入力に接続され、スキャ
ン用フリップフロップＦ１２，Ｆ２２及びＦ３２はそれ
ぞれ組み合わせ回路ブロックＣＬ３の入力に接続され、
スキャン用フリップフロップＦ１３及びＦ３３はそれぞ
れ組み合わせ回路ブロックＣＬ４の入力に接続されてい
る。即ち、スキャン用フリップフロップＦ１１，Ｆ２
１，Ｆ３１は組み合わせ回路ブロックＣＬ２の入力端子
（擬似入力端子）に対応し、スキャン用フリップフロッ
プＦ１２，Ｆ２２，Ｆ３２は組み合わせ回路ブロックＣ
Ｌ３の擬似入力端子に対応し、スキャン用フリップフロ
ップＦ１３，Ｆ３３は組み合わせ回路ブロックＣＬ４の
擬似入力端子に対応する。なお、組み合わせ回路ブロッ
クＣＬ１の入力端子は入力端子ＮＩ１，ＮＩ２，ＮＩ３
である。

【０００５】入力端子ＮＩ１から組み合わせ回路ブロッ
クＣＬ１，スキャン用フリップフロップＦ１１，組み合
わせ回路ブロックＣＬ２，スキャン用フリップフロップ
Ｆ１２，組み合わせ回路ブロックＣＬ３，スキャン用フ
リップフロップＦ１３，組み合わせ回路ブロックＣＬ４
を経由して出力端子ＮＯ１までの経路は、ノーマルモー
ドに使用される信号線である。

【０００６】入力端子ＮＩ２から組み合わせ回路ブロッ
クＣＬ１，スキャン用フリップフロップＦ２１，組み合
わせ回路ブロックＣＬ２，スキャン用フリップフロップ
Ｆ２２，組み合わせ回路ブロックＣＬ３，組み合わせ回
路ブロックＣＬ４を経由して出力端子ＮＯ２までの経路
はノーマルモードに使用される信号線である。

【０００７】入力端子ＮＩ３から組み合わせ回路ブロッ
クＣＬ１，スキャン用フリップフロップＦ３１，組み合
わせ回路ブロックＣＬ２，スキャン用フリップフロップ
Ｆ３２，組み合わせ回路ブロックＣＬ３，スキャン用フ
リップフロップＦ３３，組み合わせ回路ブロックＣＬ４
を経由して出力端子ＮＯ３までの経路はノーマルモード
に使用される信号線である。

【０００８】ノーマルモードについて説明する。半導体
集積回路の動作は、テスト時における動作と、通常使用
時における動作とがある。テスト時における動作は、さ
らにスキャンモードにおける動作とノーマルモードにお
ける動作とに分けられる。スキャンモードはスキャンパ
スを使用して動作させるモードであり、ノーマルモード
とは、通常使用時と同様に組み合わせ回路ブロックを動
作させるモードである。

【０００９】次に、動作について説明する。テスト時に
おいて、スキャンモードにして、組み合わせ回路ブロッ
クＣＬ２〜ＣＬ４に印加すべきテストパターンを、スキ
ャンイン端子ＳＩからスキャンパスｓ０を使用してシフ
ト動作を行うことで、スキャンパスｓ０上の全てのスキ
ャン用フリップフロップに設定する。但し、組み合わせ
回路ブロックＣＬ１に印加すべきテストパターンは、入
力端子ＮＩ１，ＮＩ２，ＮＩ３に直接設定する。

【００１０】次にノーマルモードに切り換えて、組み合
わせ回路ブロックＣＬ１〜ＣＬ４に先程設定したテスト
パターンを印加する。組み合わせ回路ブロックＣＬ１の
出力は、スキャン用フリップフロップＦ１１，Ｆ２１，
Ｆ３１に取り込まれ、組み合わせ回路ブロックＣＬ２の
出力は、スキャン用フリップフロップＦ１２，Ｆ２２，
Ｆ３２に取り込まれ、組み合わせ回路ブロックＣＬ３の
出力は、スキャン用フリップフロップＦ１３，Ｆ３３，
組み合わせ回路ブロックＣＬ４に取り込まれ、組み合わ
せ回路ブロックＣＬ４の出力は、出力端子ＮＯ１〜ＮＯ
３から取り出せる。

【００１１】次に、スキャンモードに切り換えて、組み
合わせ回路ブロックＣＬ１〜ＣＬ４の出力（テスト結
果）を観測する。組み合わせ回路ブロックＣＬ１〜ＣＬ
３のテスト結果は、スキャンパスｓ０を利用したシフト
動作を行い、スキャンアウト端子ＳＯからシリアル出力
される。組み合わせ回路ブロックＣＬ４のテスト結果
は、出力端子ＮＯ１〜ＮＯ３からパラレル出力される。

【００１２】

【発明が解決しようとする課題】しかしながら、従来の
半導体集積回路は、以上のように構成されているため、
スキャンパスｓ０上に故障が存在すると、組み合わせ回
路ブロックＣＬ１〜ＣＬ４に対する制御や組み合わせ回
路ブロックＣＬ１〜ＣＬ４が出力するテストパターンの
観測ができなくなり、組み合わせ回路ブロックＣＬ１〜
ＣＬ４のテストが不可能になる問題点がある。また、簡
易ロジックテスタや電子ビームテスタ等による故障診断
の際、シフト動作によるスキャンパターンの長大化のた
め、組み合わせ回路ブロックＣＬ１〜ＣＬ４それぞれ
と、それぞれが出力した、スキャンアウト端子ＳＯから
観測されるテストパターン集合の中のそれぞれのテスト
パターンとの関係を調べるのに多くの時間を費やすとい
う問題点がある。

【００１３】本発明は、これらの問題点を解決するため
になされたものであり、スキャンパス上の少々の故障が
存在しても、スキャンパス等の制御やテストパターンの
観測を可能にし、また故障診断で用いるテストパターン
を簡単に作成できる半導体集積回路を得ることを目的と
する。

【００１４】

【課題を解決するための手段】本発明の請求項１に係る
課題解決手段は、組み合わせ回路と、当該組み合わせ回
路をテストするために用いるスキャンパスとを有する半
導体集積回路において、前記組み合わせ回路は、複数の
組み合わせ回路を含み、前記スキャンパスは、前記複数
の組み合わせ回路それぞれについて、当該組み合わせ回
路の複数の入力にそれぞれ対応する記憶手段が直列に接
続されて構成された複数の縦スキャンパスと、前記複数
の縦スキャンパスそれぞれに含まれる各々の前記記憶手
段が直列に接続されて構成された複数の横スキャンパス
とを含み、前記縦，横スキャンパスに接続される入出力
兼用の外部端子を備え、前記縦スキャンパス，前記横ス
キャンパスの少なくとも一方は、前記記憶手段が記憶す
る信号を双方向に移動できることを特徴とする。

【００１５】本発明の請求項２に係る課題解決手段にお
いて、前記縦スキャンパスのみが前記信号を双方向に移
動できる。

【００１６】本発明の請求項３に係る課題解決手段にお
いて、前記横スキャンパスも前記信号を双方向に移動で
きる。

【００１７】本発明の請求項４に係る課題解決手段は、
組み合わせ回路と、当該組み合わせ回路をテストするた
めに用いるスキャンパスとを有する半導体集積回路にお
いて、前記組み合わせ回路は、複数の組み合わせ回路を
含み、前記スキャンパスは、前記複数の組み合わせ回路
それぞれについて、当該組み合わせ回路の複数の入力に
それぞれ対応する記憶手段が直列に接続されて構成され
た複数の縦スキャンパスを含み、外部端子からの信号を
前記複数の縦スキャンパスのうちのどれかに選択的に出
力するスキャンパス入力選択手段を備える。

【００１８】本発明の請求項５に係る課題解決手段にお
いて、前記複数の縦スキャンパスは、前記記憶手段が記
憶する信号を双方向に移動でき、前記複数の縦スキャン
パスのうちのどれかを選択して、前記選択された縦スキ
ャンパスの前記記憶手段の信号を前記外部端子へ出力す
るスキャンパス出力選択手段と、前記縦スキャンパスに
接続される入出力兼用の外部端子とをさらに備える。

【００１９】本発明の請求項６に係る課題解決手段にお
いて、前記スキャンパスは、前記複数の縦スキャンパス
それぞれに含まれる各々の前記記憶手段が直列に接続さ
れて構成された複数の横スキャンパスをさらに含む。

【００２０】本発明の請求項７に係る課題解決手段にお
いて、前記横スキャンパスも前記信号を双方向に移動で
きる。

【００２１】本発明の請求項８に係る課題解決手段は、
組み合わせ回路と、当該組み合わせ回路をテストするた
めに用いるスキャンパスとを有する半導体集積回路にお
いて、前記組み合わせ回路は、複数の組み合わせ回路を
含み、前記スキャンパスは、前記複数の組み合わせ回路
それぞれについて、当該組み合わせ回路の複数の入力に
それぞれ対応する記憶手段が直列に接続されて構成され
た複数の縦スキャンパスを含み、前記複数の縦スキャン
パスの所定のものに対応して設けられ、当該所定の縦ス
キャンパスをバイパスして信号を伝達するためのバイパ
ス用の経路と、前記所定の縦スキャンパスの入力側にお
いて、信号を前記所定の縦スキャンパスに伝達するか前
記経路に伝達するかを選択して接続する入力選択手段
と、前記所定の縦スキャンパスの出力側において、前記
所定の縦スキャンパスからの信号を伝達するか前記経路
からの信号を伝達するかを選択する出力選択手段とを備
える。

【００２２】本発明の請求項９に係る課題解決手段にお
いて、前記経路は、最終段の組み合わせ回路に対する縦
スキャンパス，最終段とその１つ手前の組み合わせ回路
に対応する縦スキャンパス，…というように対応して設
けられた複数の経路であり、前記入力選択手段は、前記
複数の経路の各々に対応して複数設けられ、前記出力選
択手段は、前記複数の経路の全てに対応して１つ設けら
れる。

【００２３】本発明の請求項１０に係る課題解決手段に
おいて、前記経路は、前記複数の縦スキャンパスの各々
に対応して設けられた複数の経路であり、前記入力選択
手段及び前記出力選択手段は、前記複数の経路の各々に
対応して複数設けられる。

【００２４】本発明の請求項１１に係る課題解決手段
は、前記スキャンパスは、前記複数の縦スキャンパスそ
れぞれに含まれる各々の前記記憶手段が直列に接続され
て構成された複数の横スキャンパスをさらに含む。

【００２５】

【発明の実施の形態】

実施の形態１．図１は本発明の実施の形態１における半
導体集積回路を示すブロック図である。図１において、
ＣＬi（i＝１，２，３，４）は組合せ回路ブロック、Ｎ
Ｉiは通常使用時では入力端子であり、テスト時では入
力端子あるいは出力端子となる端子（外部端子），ＮＯ
i（i＝１，２，３）は通常使用時では出力端子であり、
テスト時では入力端子あるいは出力端子となる端子（外
部端子）、Ｍi（i＝１，２，３）はマルチプレクサ、ｓ
j（j＝１，２，３）はスキャンパス（縦スキャンパ
ス）、ｐi，ｐi’（i＝１，２，３）はスキャンパス
（横スキャンパス）、Ｆij（i＝１，２，３、j＝１，
２）及びＦ１３，Ｆ３３はスキャンパス上の記憶手段で
あるスキャン用フリップフロップである。

【００２６】次に図１に示す回路の構成について説明す
る。スキャン用フリップフロップＦ１１，Ｆ２１及びＦ
３１はそれぞれ組み合わせ回路ブロックＣＬ２の入力と
信号線を介して接続され、スキャン用フリップフロップ
Ｆ１２，Ｆ２２及びＦ３２はそれぞれ組み合わせ回路ブ
ロックＣＬ３の入力と信号線を介して接続され、スキャ
ン用フリップフロップＦ１３及びＦ３３はそれぞれ組み
合わせ回路ブロックＣＬ４の入力と信号線を介して接続
されている。端子ＮＩ１，ＮＩ２，ＮＩ３はそれぞれ組
み合わせ回路ブロックＣＬ４の入力と信号線を介して接
続されている。

【００２７】即ち、スキャン用フリップフロップＦ１
１，Ｆ２１，Ｆ３１は組み合わせ回路ブロックＣＬ２の
入力端子（擬似入力端子）として機能し、スキャン用フ
リップフロップＦ１２，Ｆ２２，Ｆ３２は組み合わせ回
路ブロックＣＬ３の擬似入力端子として機能し、スキャ
ン用フリップフロップＦ１３，Ｆ３３は組み合わせ回路
ブロックＣＬ４の擬似入力端子として機能する。なお、
組み合わせ回路ブロックＣＬ１の入力端子は端子ＮＩ
１，ＮＩ２，ＮＩ３である。

【００２８】スキャン用フリップフロップＦ１１，Ｆ２
１及びＦ３１はそれぞれ組み合わせ回路ブロックＣＬ１
の出力と信号線を介して接続され、スキャン用フリップ
フロップＦ１２，Ｆ２２及びＦ３２はそれぞれ組み合わ
せ回路ブロックＣＬ２の出力と信号線を介して接続さ
れ、スキャン用フリップフロップＦ１３及びＦ３３はそ
れぞれ組み合わせ回路ブロックＣＬ３の出力と信号線を
介して接続されている。端子ＮＯ１，ＮＯ２，ＮＯ３は
それぞれ組み合わせ回路ブロックＣＬ４の出力と信号線
を介して接続されている。

【００２９】即ち、スキャン用フリップフロップＦ１
１，Ｆ２１，Ｆ３１は組み合わせ回路ブロックＣＬ１の
出力端子（擬似出力端子）に対応し、スキャン用フリッ
プフロップＦ１２，Ｆ２２，Ｆ３２は組み合わせ回路ブ
ロックＣＬ２の擬似出力端子に対応し、スキャン用フリ
ップフロップＦ１３，Ｆ３３は組み合わせ回路ブロック
ＣＬ３の擬似出力端子に対応する。なお、組み合わせ回
路ブロックＣＬ４の出力端子はマルチプレクサＭ１を介
した端子ＮＯ１，マルチプレクサＭ２を介した端子ＮＯ
２，マルチプレクサＭ３を介した端子ＮＯ３である。

【００３０】図１には、上述の回路の構成にさらに、ス
キャンパスを構成するための信号線が設けられ、そして
９つのスキャンパスが設けられている。まず、スキャン
パスｓ１は、端子ＮＩ１を入力端子として、スキャン用
フリップフロップＦ１１，Ｆ２１，Ｆ３１，マルチプレ
クサＭ１を経由して、端子ＮＯ１を出力端子とするスキ
ャンパスである。スキャンパスｓ２は、端子ＮＩ２を入
力端子として、スキャン用フリップフロップＦ１２，Ｆ
２２，Ｆ３２，マルチプレクサＭ２を経由して、端子Ｎ
Ｏ２を出力端子とするスキャンパスである。スキャンパ
スｓ３は、端子ＮＩ３を入力端子として、スキャン用フ
リップフロップＦ１３，Ｆ３３，マルチプレクサＭ３を
経由して、端子ＮＯ３を出力端子とするスキャンパスで
ある。

【００３１】スキャンパスｐ１は、端子ＮＩ１を入力端
子として、スキャン用フリップフロップＦ１１，Ｆ１
２，Ｆ１３，マルチプレクサＭ１を経由して、端子ＮＯ
１を出力端子とするスキャンパスである。スキャンパス
ｐ２は、端子ＮＩ２を入力端子として、スキャン用フリ
ップフロップＦ２１，Ｆ２２，マルチプレクサＭ２を経
由して、端子ＮＯ２を出力端子とするスキャンパスであ
る。スキャンパスｐ３は、端子ＮＩ３を入力端子とし
て、スキャン用フリップフロップＦ３１，Ｆ３２，Ｆ３
３，マルチプレクサＭ３を経由して、端子ＮＯ３を出力
端子とするスキャンパスである。

【００３２】スキャンパスｐ１’は、端子ＮＯ１を入力
端子として、スキャン用フリップフロップＦ１３，Ｆ１
２，Ｆ１１を経由して、端子ＮＩ１を出力端子とするス
キャンパスである。スキャンパスｐ２’は、端子ＮＯ２
を入力端子として、スキャン用フリップフロップＦ２
２，Ｆ２１を経由して、外部端子ＮＩ２を出力端子とす
るスキャンパスである。スキャンパスｐ３’は、端子Ｎ
Ｏ３を入力端子として、スキャン用フリップフロップＦ
３３，Ｆ３２，Ｆ３１を経由して、端子ＮＩ３を出力端
子とするスキャンパスである。

【００３３】スキャン用フリップフロップＦ１１，Ｆ２
１，Ｆ３１は、スキャンパスｓ１上に直列に接続されて
いる。スキャン用フリップフロップＦ１２，Ｆ２２，Ｆ
３２は、スキャンパスｓ２上に直列に接続されている。
スキャン用フリップフロップＦ１３，Ｆ３３は、スキャ
ンパスｓ３上に直列に接続されている。これらの直列に
接続されたスキャン用フリップフロップ回路はそれぞれ
のスキャンパス上でシフトレジスタを構成する。

【００３４】また、スキャン用フリップフロップＦ１
１，Ｆ１２，Ｆ１３は、スキャンパスｐ１上に直列に接
続されている。スキャン用フリップフロップＦ２１，Ｆ
２２は、スキャンパスｐ２上に直列に接続されている。
スキャン用フリップフロップＦ３１，Ｆ３２，Ｆ３３
は、スキャンパスｐ３上に直列に接続されている。これ
らの直列に接続されたスキャン用フリップフロップ回路
はそれぞれのスキャンパス上でシフトレジスタを構成す
る。

【００３５】さらに、スキャン用フリップフロップＦ１
３，Ｆ１２，Ｆ１１は、スキャンパスｐ１’上に直列に
接続されている。スキャン用フリップフロップＦ２２，
Ｆ２１は、スキャンパスｐ２’上に直列に接続されてい
る。スキャン用フリップフロップＦ３３，Ｆ３２，Ｆ３
１は、スキャンパスｐ３’上に直列に接続されている。
これらの直列に接続されたスキャン用フリップフロップ
回路はそれぞれのスキャンパス上でシフトレジスタを構
成する。

【００３６】また、スキャンパスｐ１及びｐ１’より双
方向のスキャンパスを構成する。スキャンパスｐ２及び
ｐ２’より双方向のスキャンパスを構成する。スキャン
パスｐ３及びｐ３’より双方向のスキャンパスを構成す
る。この双方向のスキャンパスによりシフトレジスタは
順方向又は逆方向にデータをシフトできる。

【００３７】マルチプレクサＭ１の入力は組み合わせ回
路ブロックＣＬ４の出力とスキャン用フリップフロップ
Ｆ１３の出力とスキャン用フリップフロップＦ３１の出
力とに接続され、マルチプレクサＭ１の出力は端子ＮＯ
１とスキャン用フリップフロップＦ１３の入力とに接続
されている。マルチプレクサＭ２の入力は組み合わせ回
路ブロックＣＬ４の出力とスキャン用フリップフロップ
Ｆ２２の出力とスキャン用フリップフロップＦ３２の出
力とに接続され、マルチプレクサＭ２の出力は端子ＮＯ
２とスキャン用フリップフロップＦ２２の入力とに接続
されている。マルチプレクサＭ３の入力は組み合わせ回
路ブロックＣＬ４の出力とスキャン用フリップフロップ
Ｆ３３の出力とに接続され、マルチプレクサＭ３の出力
は端子ＮＯ３とスキャン用フリップフロップＦ３３の入
力とに接続されている。

【００３８】マルチプレクサＭ１〜Ｍ３は、３つの入力
を選択して出力する機能を有する。また、マルチプレク
サＭ１〜Ｍ３には、この機能を制御するための制御信号
を伝搬するための制御信号線（図示せず）が接続されて
いる。

【００３９】図１０は、スキャン用フリップフロップの
内部の構成を示すブロック図である。図１０において、
Ｍ０は複数のスキャンパス上の信号，組み合わせ回路ブ
ロックが出力する信号を選択して出力するマルチプレク
サ、ＦＦはマルチプレクサＭ０が出力する信号を記憶す
るフリップフロップである。マルチプレクサＭ０の出力
はフリップフロップＦＦの入力Ｄに接続されている。マ
ルチプレクサＭ０の入力端ＳＩＮ，ＰＩＮはスキャンパ
スに接続され、入力端ＣＬＩＮは組み合わせ回路ブロッ
クの出力に接続されている。また、マルチプレクサＭ０
にも、上述の制御信号線（図示せず）が接続されてい
る。ノーマルモードでは、マルチプレクサＭ０は、入力
端ＣＬＩＮを選択して、フリップフロップＦＦの入力Ｄ
に出力する。一方、スキャンモードでは、マルチプレク
サＭ０は、入力端ＳＩＮ又はＰＩＮを選択して、フリッ
プフロップＦＦの入力Ｄに出力する。例えば、スキャン
用フリップフロップＦ１１の場合、入力端ＣＬＩＮは組
み合わせ回路ブロックＣＬ１の出力の一つと接続され、
入力端ＳＩＮはスキャンパスｓ１に接続され、入力端Ｐ
ＩＮはスキャンパスｐ１に接続される入力端とスキャン
パスｐ１’に接続される入力端とを含み、フリップフロ
ップＦＦの出力Ｑは、組み合わせ回路ブロックＣＬ２，
スキャン用フリップフロップＦ１２，Ｆ２１及び端子Ｎ
Ｉ１に接続されている。

【００４０】スキャンパスにテストパターンを印加する
スキャンイン端子やテスト結果を観測するスキャンアウ
ト端子は端子ＮＩ１〜ＮＩ３及び端子ＮＯ１〜ＮＯ３と
共用させている。また、図１の回路では、スキャンパス
とスキャンパスが直交し、マトリクス構成になってい
る。即ち、スキャン用フリップフロップはスキャンパス
とスキャンパスの交点に位置する。このように図１では
スキャンパスが直行するが、これは説明の簡単化のため
であり、実際の半導体集積回路においてこの限りではな
い。例えば、スキャン用フリップフロップＦ１２がスキ
ャン用フリップフロップＦ３３に接続され、スキャン用
フリップフロップＦ３２がスキャン用フリップフロップ
Ｆ１３に接続されていてもよい。

【００４１】次に組み合わせ回路ブロックＣＬ１〜４を
テストする方法について説明する。まず、組み合わせ回
路ブロックＣＬ１〜４を本格的にテストする前に９つの
スキャンパスに故障個所がないかをテストする。スキャ
ンパスのテストの詳細は、直列シフト動作又は並列シフ
ト動作を用いて行うことができる。直列シフト動作と
は、スキャンパスｓ１，ｓ２あるいはｓ３のいずれかの
スキャンパス上のシフトレジスタによるシフト動作であ
る。並列シフト動作とは、スキャンパスｐ１，ｐ２，ｐ
３，ｐ１’，ｐ２’，ｐ３’のいずれかのスキャンパス
上のシフトレジスタによるシフト動作である。直列シフ
ト動作、並列シフト動作を組み合わせてテストを十分に
行えば、スキャンパス上の故障個所がフリップフロップ
間単位で検出できる。

【００４２】なお、並列シフト動作や直列シフト動作、
あるいは双方向のスキャンパスにおける順方向または逆
方向のシフト動作の切り換えは、図１０において、マル
チプレクサＭ０の入力の選択を切り換えることによって
実現できる。

【００４３】次に組み合わせ回路ブロックＣＬ１〜４を
本格的にテストする。このテストにおいては、検出した
故障個所を回避するように、直列シフト動作と並列シフ
ト動作を組み合わせて行うことにより、外部の入力端子
として用いる端子ＮＩ１〜ＮＩ３，端子ＮＯ１〜ＮＯ３
から擬似入力端子へのテストパターン設定方法と、擬似
出力端子から外部の出力端子として用いる端子ＮＩ１〜
ＮＩ３，端子ＮＯ１〜ＮＯ３へのテストパターン観察方
法を計算機で自動で検索し、上述の故障個所を回避した
アクセス可能な経路でテストを実行する。詳細には、上
述の計算機は、端子ＮＩ１〜３，端子ＮＯ１〜３に印加
するテストパターンと、直列シフト動作，並列シフト動
作を制御するための、マルチプレクサの制御信号線に与
える信号等を生成する。

【００４４】具体例として、故障個所が、端子ＮＩ２と
スキャン用フリップフロップＦ１２間のスキャンパスｓ
２の信号線上と、端子ＮＩ１とスキャン用フリップフロ
ップＦ１１間のスキャンパスｐ１の信号線上とに存在し
ている場合における、組み合わせ回路ブロックＣＬ１〜
４のテスト方法の例を述べる。組み合わせ回路ブロック
ＣＬ１に対しては、ノーマルモードで、直接端子ＮＩ１
〜ＮＩ３からテストパターンを印加でき、組み合わせ回
路ブロックＣＬ１の出力は、スキャン用フリップフロッ
プＦ１１，Ｆ２１，Ｆ３１に取り込まれる。次に、スキ
ャンモードで直列シフト動作又は並列シフト動作を用い
て出力端子から組み合わせ回路ブロックＣＬ１の出力を
観測する。

【００４５】組み合わせ回路ブロックＣＬ２に対して
は、テストパターンを、スキャンモードで端子ＮＩ１か
らスキャンパスｓ１を経由してシリアル入力を行い、ス
キャン用フリップフロップＦ１１，Ｆ２１，Ｆ３１に設
定する。次に、ノーマルモードに切り換えて組み合わせ
回路ブロックＣＬ２にテストパターンを印加し、組み合
わせ回路ブロックＣＬ２の出力はスキャン用フリップフ
ロップＦ１２，Ｆ２２，Ｆ３２に取り込まれる。次に、
スキャンモードで直列シフト動作又は並列シフト動作を
用いて端子ＮＯ２又は端子ＮＯ１〜ＮＯ３から組み合わ
せ回路ブロックＣＬ２の出力を観測する。

【００４６】組み合わせ回路ブロックＣＬ３に対して
は、テストパターンを、スキャンモードで端子ＮＩ１か
らスキャンパスｓ１を経由してシリアル入力を行い、ス
キャン用フリップフロップＦ１１，Ｆ２１，Ｆ３１に一
時的に記憶し、並列シフト動作に切り換えて、スキャン
用フリップフロップＦ１２，Ｆ２２，Ｆ３２に設定す
る。次に、ノーマルモードに切り換えて組み合わせ回路
ブロックＣＬ３にテストパターンを印加し、組み合わせ
回路ブロックＣＬ３の出力はスキャン用フリップフロッ
プＦ１３，３３に取り込まれる。次に、スキャンモード
で直列シフト動作又は並列シフト動作を用いて端子ＮＯ
３又は端子ＮＯ１〜ＮＯ３から組み合わせ回路ブロック
ＣＬ３の出力を観測する。

【００４７】組み合わせ回路ブロックＣＬ４に対して
は、テストパターンを、スキャンモードで端子ＮＩ３か
らスキャンパスｓ３を経由して直列シフト動作でスキャ
ン用フリップフロップＦ１３，３３に設定する。次に、
ノーマルモードに切り換えて組み合わせ回路ブロックＣ
Ｌ４にテストパターンを印加し、組み合わせ回路ブロッ
クＣＬ４の出力は、マルチプレクサＭ１〜Ｍ３を介し
て、端子ＮＯ１〜ＮＯ３から組み合わせ回路ブロックＣ
Ｌ４の出力を観測する。

【００４８】本実施の形態の効果は、入力端子とする外
部端子から擬似入力端子までと、擬似出力端子から外部
端子とする外部端子までのテストパターンのアクセス方
法が複雑化される。従って、スキャンパス上に少々故障
が存在した場合でも、テスト時の制御性、観測性を失う
ことなくテストが可能となる。また、各組み合わせ回路
ブロック１つずつ独立にテストが行え、それにともない
シフト動作時のパターン数が削減されるので長大なテス
トパターンの利用が不可能な簡易ロジックテスタ、電子
ビームテスタ等による故障診断が実現でき、解析負担が
軽減する。

【００４９】実施の形態２．図２は本発明の実施の形態
２における半導体集積回路を示すブロック図である。図
２において、ｓj’（j＝１，２，３）はスキャンパス、
その他の符号は図１中の符号に対応している。

【００５０】次に図２に示す回路の構成について説明す
る。図２の半導体集積回路は主として図１の半導体集積
回路と同様であり、スキャンパスが異なる。図２にも、
図１と同様に、９つあるが、図２ではスキャンパスｐ
i’（i＝１，２，３）に変えてスキャンパスｓj’（j＝
１，２，３）を用いる。

【００５１】スキャンパスｓ１’は、端子ＮＯ１を入力
端子として、スキャン用フリップフロップＦ３１，Ｆ２
１，Ｆ１１を経由して、端子ＮＩ１を出力端子とするス
キャンパスである。スキャンパスｓ２’は、端子ＮＯ２
を入力端子として、スキャン用フリップフロップＦ３
２，Ｆ２２，Ｆ１２を経由して、端子ＮＩ２を出力端子
とするスキャンパスである。スキャンパスｓ３’は、端
子ＮＯ３を入力端子として、スキャン用フリップフロッ
プＦ３３，Ｆ１３を経由して、端子ＮＩ３を出力端子と
するスキャンパスである。

【００５２】また、スキャンパスｓ１及びｓ１’より双
方向のスキャンパスを構成する。スキャンパスｓ２及び
ｓ２’より双方向のスキャンパスを構成する。スキャン
パスｓ３及びｓ３’より双方向のスキャンパスを構成す
る。

【００５３】次に組み合わせ回路ブロックＣＬ１〜４を
テストする方法は、主として実施の形態１における説明
と同様であり、スキャンパスｐi’に換えてスキャンパ
スｓj’を用いる。

【００５４】また、例えば、スキャンパスｓ１及びｓ
１’からなる双方向のスキャンパスを用いて、端子ＮＩ
１又は端子ＮＯ１のどちらか一方からシリアル入力によ
りテストパターンを組み合わせ回路ブロックＣＬ２の擬
似入力端子に印加したり、組み合わせ回路ブロックＣＬ
１の擬似出力端子からシリアル出力によりテストパター
ンを端子ＮＩ１又は端子ＮＯ１のどちらか一方から観測
できる。

【００５５】本実施の形態の効果は、実施の形態１の効
果に加え、双方向のスキャンパスの両端の端子のどちら
からでも、シリアル入力，シリアル出力により、組み合
わせ回路ブロック毎にテストパターンの印加又は観測が
可能になる。

【００５６】実施の形態３．図３は本発明の実施の形態
３における半導体集積回路を示すブロック図である。図
３において、Ｍi’（i＝１，２，３）はマルチプレク
サ、その他の符号は図１及び図２中の符号に対応してい
る。

【００５７】次に図３に示す回路の構成について説明す
る。図３の半導体集積回路は主として図１の半導体集積
回路と同様であり、スキャンパスが異なる。図３のスキ
ャンパスは図２における双方向のスキャンパスをさらに
備えた構成である。また、スキャンパスｐ１’は、端子
ＮＩ１・スキャン用フリップフロップＦ１１間におい
て、マルチプレクサＭ１’を経由する。スキャンパスｐ
２’は、端子ＮＩ２・スキャン用フリップフロップＦ２
１間において、マルチプレクサＭ２’を経由する。スキ
ャンパスｐ３’は、端子ＮＩ３・スキャン用フリップフ
ロップＦ３１間において、マルチプレクサＭ３’を経由
する。スキャンパスｓ１’は、端子ＮＩ１・スキャン用
フリップフロップＦ１１間において、マルチプレクサＭ
１’を経由する。スキャンパスｓ２’は、端子ＮＩ２・
スキャン用フリップフロップＦ１２間において、マルチ
プレクサＭ２’を経由する。スキャンパスｓ３’は、端
子ＮＩ３・スキャン用フリップフロップＦ１３間におい
て、マルチプレクサＭ３’を経由する。

【００５８】また、マルチプレクサＭ１’，２’，３’
には、２つの入力を選択して出力するための制御信号線
（図示せず）が接続されている。

【００５９】また、スキャンパスｓj，ｓj’からなる双
方向のスキャンパスについては実施の形態２と同様であ
る。

【００６０】本実施の形態の効果は、実施の形態２より
も、入力端子とする外部端子から擬似入力端子までと、
擬似出力端子から出力端子とする外部端子までのテスト
パターンのアクセス方法が複雑化される。

【００６１】実施の形態４．図４は本発明の実施の形態
４における半導体集積回路を示すブロック図である。図
４において、Ａi（i＝１，２，…，６）は論理積素子、
ａi（i＝１，２，…，６）はノード、Ｍ４はスキャンパ
ス出力選択手段であるマルチプレクサ、Ｍ５はスキャン
パス出力選択手段であるマルチプレクサ、その他の符号
は図２中の符号に対応している。

【００６２】次に図４に示す回路の構成について説明す
る。図４の半導体集積回路は主として図２の半導体集積
回路と同様であり、スキャンパス等が異なる。

【００６３】端子ＮＩ１から、スキャンパスｓ１，ｓ
２，ｓ３のいずれかを経由して端子ＮＩ３までのスキャ
ンパスがある。逆に、端子ＮＩ３から、スキャンパスｓ
１’，ｓ２’，ｓ３’のいずれかを経由して端子ＮＩ１
までのスキャンパスがある。

【００６４】スキャンパスｓ１は、論理積素子Ａ１から
スキャン用フリップフロップＦ１１，Ｆ２１，Ｆ３１を
経由してマルチプレクサＭ５までのスキャンパスであ
る。スキャンパスｓ２は、論理積素子Ａ２からスキャン
用フリップフロップＦ１２，Ｆ２２，Ｆ３２を経由して
マルチプレクサＭ５までのスキャンパスである。スキャ
ンパスｓ３は、論理積素子Ａ３からスキャン用フリップ
フロップＦ１３，Ｆ３３を経由してマルチプレクサＭ５
までのスキャンパスである。

【００６５】スキャンパスｓ１’は、論理積素子Ａ４か
らスキャン用フリップフロップＦ３１，Ｆ２１，Ｆ１１
を経由してマルチプレクサＭ４までのスキャンパスであ
る。スキャンパスｓ２’は、論理積素子Ａ５からスキャ
ン用フリップフロップＦ３２，Ｆ２２，Ｆ１２を経由し
てマルチプレクサＭ４までのスキャンパスである。スキ
ャンパスｓ３’は、論理積素子Ａ６からスキャン用フリ
ップフロップＦ３３，Ｆ１３を経由してマルチプレクサ
Ｍ４までのスキャンパスである。

【００６６】また、スキャンパスｓ１及びｓ１’より双
方向のスキャンパスを構成する。スキャンパスｓ２及び
ｓ２’より双方向のスキャンパスを構成する。スキャン
パスｓ３及びｓ３’より双方向のスキャンパスを構成す
る。スキャン用フリップフロップの内部の構成は、実施
の形態１における説明と同様である。また、マルチプレ
クサＭ４，５には、３つの入力信号を選択して出力する
ための制御信号線（図示せず）が接続されている。

【００６７】図５はアドレスデコーダ１０の例を示す図
である。図５中のアドレスデコーダ１０の出力のノード
ａ１〜ａ６は図４中のノードａ１〜ａ６に接続されてい
る。アドレスデコーダ１０のビットＤ１〜Ｄｎからなる
入力には、ｎビットのアドレス値が入力される。アドレ
ス値に応じて、ノードａ１〜ａ６における値は”Ｈ”又
は”Ｌ”に設定される。アドレスデコーダ１０及び論理
積素子Ａiはスキャンパス入力選択手段を構成する。

【００６８】次に組み合わせ回路ブロックＣＬ１〜４を
テストする方法について説明する。スキャンパス入力選
択手段により、スキャンパスｓ１〜ｓ３，ｓ１’〜ｓ
３’のうちのどれか一つを選択し、端子ＮＩ１又は端子
ＮＩ３からテストパターンをシリアル入力させる。即
ち、アドレスデコーダ１０がノードａ１〜ａ６に出力す
る信号により、組み合わせ回路ブロックＣＬ１〜ＣＬ４
のテストを独立に、かつテストパターンの設定及び観測
を端子ＮＩ１又は端子ＮＩ３のどちらからでも行えると
いうものである。

【００６９】具体的に組み合わせ回路ブロックＣＬ２の
テストを行う例として、端子ＮＩ１からテストパターン
をシリアル入力し、端子ＮＩ１から組み合わせ回路ブロ
ックＣＬ２の出力を観測する場合を説明する。まず、ア
ドレスデコーダ１０がノードａ１に”Ｈ”、その他のノ
ードａ２〜ａ６に”Ｌ”の値を出力するように、アドレ
スデコーダ１０にアドレス値を入力する。従って、スキ
ャンパスｓ１のみに端子ＮＩ１に印加される信号を伝え
ることができ、さらに、ノードａ４に”Ｌ”の値を出力
していることで、論理積素子Ａ４からのスキャンパスｓ
１’へのテストパターンの伝搬を防止する。次にスキャ
ンモードにおいて、端子ＮＩ１にテストパターンをシリ
アル入力し、論理積素子Ａ１を経由して、スキャンパス
ｓ１上のスキャン用フリップフロップＦ１１，Ｆ２１，
Ｆ３１に設定する。次に、ノーマルモードに切り換え
て、組み合わせ回路ブロックＣＬ２に設定したテストパ
ターンを印加し、組み合わせ回路ブロックＣＬ２の出力
はスキャン用フリップフロップＦ１２，Ｆ２２，Ｆ３２
に取り込まれる。次に、アドレスデコーダ１０がノード
ａ５に”Ｈ”、その他のノードａ１〜ａ４，ａ６に”
Ｌ”の値を出力するように、アドレスデコーダ１０にア
ドレス値を入力する。従って、スキャンパスｓ２’のみ
に端子ＮＩ３に印加される信号を伝えることができる。
次にスキャンモードにおいて、直列シフト動作により、
スキャン用フリップフロップＦ１２，Ｆ２２，Ｆ３２の
出力の値をマルチプレクサＭ４を介して端子ＮＩ１から
観測する。

【００７０】本実施の形態の効果は、アドレスデコーダ
により組み合わせ回路ブロックの選択と、テストパター
ンの伝搬方向の制御を行うことができる。さらに実施の
形態１〜３と同様に、入力端子とする外部端子から擬似
入力端子までと、擬似出力端子から出力端子とする外部
端子までのテストパターンのアクセス方法が複雑化され
る。従って、スキャンパス上に少々故障が存在した場合
でも、テスト時の制御性、観測性を失うことなくテスト
が可能となる。また、各組み合わせ回路ブロック１つず
つ独立にテストが行え、それにともないシフト動作時の
パターン数が削減されるので長大なテストパターンの利
用が不可能な簡易ロジックテスタ、電子ビームテスタ等
による故障診断が実現でき、解析負担が軽減する。

【００７１】実施の形態５．図６は本発明の実施の形態
５における半導体集積回路を示すブロック図である。図
６中の符号は図１及び図４中の符号に対応している。

【００７２】次に図６に示す回路の構成について説明す
る。図６の半導体集積回路は主として図４の半導体集積
回路と同様であり、スキャンパスが異なる。図６のスキ
ャンパスは図１におけるスキャンパスｐi及びｐi’（i
＝１，２，３）からなる双方向のスキャンパスをさらに
備えた構成である。

【００７３】組み合わせ回路ブロックＣＬ１〜４をテス
トする方法は、主として実施の形態４と同様であり、ス
キャンパスｐi及びｐi’（i＝１，２，３）からなる双
方向のスキャンパスも用いてテストを行なうことができ
る。

【００７４】本実施の形態の効果は、実施の形態４より
も入力端子とする外部端子から擬似入力端子までと、擬
似出力端子から出力端子とする外部端子までのテストパ
ターンのアクセス方法が複雑化される。

【００７５】実施の形態６．図７は本発明の実施の形態
６における半導体集積回路を示すブロック図である。図
７において、ＤＭ１，ＤＭ２は出力選択手段であるデマ
ルチプレクサ、Ｍ６は入力選択手段であるマルチプレク
サ、ｓ０はスキャンパス、ｓ０１１，ｓ０１２はスキャ
ンパスｓ０をバイパスして信号を伝達するための経路、
その他の符号は図１中の符号に対応している。

【００７６】次に図７に示す回路の構成について説明す
る。図７の半導体集積回路は主として図１の半導体集積
回路と同様であり、スキャンパスが異なる。

【００７７】スキャンパスｓ０は端子ＮＩ１から、スキ
ャン用フリップフロップＦ１１，Ｆ２１，Ｆ３１，デマ
ルチプレクサＤＭ１，スキャン用フリップフロップＦ３
２，Ｆ２２，Ｆ１２，デマルチプレクサＤＭ２，スキャ
ン用フリップフロップＦ１３，Ｆ３３，マルチプレクサ
Ｍ６，マルチプレクサＭ３を経由して、出力端子ＮＯ３
までのスキャンパスである。経路ｓ０１１は、デマルチ
プレクサＤＭ１・マルチプレクサＭ６間に設けられてい
る。また、経路ｓ０１１はデマルチプレクサＤＭ１とマ
ルチプレクサＭ６とを直接接続するスキャンパスであ
る。経路ｓ０１２はデマルチプレクサＤＭ２・マルチプ
レクサＭ６間に設けられている。また、経路ｓ０１２は
デマルチプレクサＤＭ２とマルチプレクサＭ６とを直接
接続するスキャンパスである。

【００７８】スキャンパスｓ０は以下の３つのスキャン
パス（縦スキャンパス）を含むとする。まず１つめは、
組み合わせ回路ブロックＣＬ２（最終段の組み合わせ回
路ＣＬ４の２つ手前の組み合わせ回路）に対して、スキ
ャン用フリップフロップＦ１１，Ｆ２１，Ｆ３１からな
るシフトレジスタが設けられおり、このシフトレジスタ
からなるスキャンパスである。２つめは、組み合わせ回
路ブロックＣＬ３（最終段の組み合わせ回路ＣＬ４の１
つ前の組み合わせ回路）に対して、スキャン用フリップ
フロップＦ１２，Ｆ２２，Ｆ３２からなるシフトレジス
タが設けられており、このシフトレジスタからなるスキ
ャンパスである。３つめは、組み合わせ回路ブロックＣ
Ｌ４（最終段の組み合わせ回路）に対して、スキャン用
フリップフロップＦ１３，３３からなるシフトレジスタ
が設けられており、このシフトレジスタからなるスキャ
ンパスである。これらスキャンパスｓ０に含まれるスキ
ャンパスの出力と、スキャンパスｓ０の出力とをバイパ
スするように経路を設ける。

【００７９】次に組み合わせ回路ブロックＣＬ１〜４を
テストする方法について説明する。まず、組み合わせ回
路ブロックＣＬ１〜４を本格的にテストする前にスキャ
ンパスに故障個所がないかをテストする。スキャンパス
のテストの詳細は、スキャンパスｓ０を用いた直列シフ
ト動作，スキャンパスｐ１，ｐ２，ｐ３を用いた並列シ
フト動作を用いる。

【００８０】次に組み合わせ回路ブロックＣＬ１〜４を
本格的にテストする。具体的に、ＣＬ２のテストを行う
場合を例に説明する。まず、スキャンモードにおいて、
テストパターンを、入力端子ＮＩ１からスキャンパスｓ
０によるシリアル入力又はスキャンパスｐ１，ｐ２，ｐ
３によるパラレル入力によりスキャン用フリップフロッ
プＦ１１，Ｆ２１，Ｆ３１に設定する。次に、ノーマル
モードにおいて、組み合わせ回路ブロックＣＬ２にテス
トパターンを印加し、組み合わせ回路ブロックＣＬ２の
出力はスキャン用フリップフロップＦ１２，Ｆ２２，Ｆ
３２に取り込まれる。次に、スキャン用フリップフロッ
プＦ１２，Ｆ２２，Ｆ３２に取り込まれたテストパター
ンの観察は、スキャンモードでスキャンパスｐ１，ｐ
２，ｐ３を経由して端子ＮＯ１，ＮＯ２，ＮＯ３から観
測するか、又は経路ｓ０１２を利用して、デマルチプレ
クサＤＭ２，経路ｓ０１２，マルチプレクサＭ６，マル
チプレクサＭ３を経由して出力端子ＮＯ３から観測して
もよい。

【００８１】本実施の形態の効果は、入力端子とする外
部端子から擬似入力端子までと、擬似出力端子から出力
端子とする外部端子までのテストパターンのアクセス方
法が複雑化される。従って、スキャンパス上に少々故障
が存在した場合でも、テスト時の制御性、観測性を失う
ことなくテストが可能となる。また、スキャンパスを用
いて、各組み合わせ回路ブロックを独立にテストが行
え、シフト動作時のパターン数を削減しているので長大
なテストパターンの利用が不可能な簡易ロジックテス
タ、電子ビームテスタ等による故障診断が実現でき、解
析負担が軽減する。

【００８２】実施の形態７．図８は本発明の実施の形態
７における半導体集積回路を示すブロック図である。図
８において、ＤＭ３，ＤＭ４，ＤＭ５は出力選択手段で
あるデマルチプレクサ、Ｍ７，Ｍ８，Ｍ９は入力選択手
段であるマルチプレクサ、ｓ０２１，ｓ０２２，ｓ０２
３はスキャンパスｓ０をバイパスして信号を伝送するた
めの経路、その他の符号は図７中の符号に対応してい
る。

【００８３】次に図８に示す回路の構成について説明す
る。図８の半導体集積回路は主として図７の半導体集積
回路と同様であり、スキャンパス等が異なる。

【００８４】スキャンパスｓ０は端子ＮＩ１から、デマ
ルチプレクサＤＭ３，スキャン用フリップフロップＦ１
１，Ｆ２１，Ｆ３１，マルチプレクサＭ７，デマルチプ
レクサＤＭ４，スキャン用フリップフロップＦ３２，Ｆ
２２，Ｆ１２，マルチプレクサＭ８，デマルチプレクサ
ＤＭ５，スキャン用フリップフロップＦ１３，Ｆ３３，
マルチプレクサＭ９，マルチプレクサＭ３を経由して、
出力端子ＮＯ３までのスキャンパスである。経路ｓ０２
１は、デマルチプレクサＤＭ３・マルチプレクサＭ７間
に設けられている。経路ｓ０２２は、デマルチプレクサ
ＤＭ４・マルチプレクサＭ８間に設けられている。経路
ｓ０２３はデマルチプレクサＤＭ５・マルチプレクサＭ
９間に設けられている。さらに、経路ｓ０２１はデマル
チプレクサＤＭ３とマルチプレクサＭ７とを直接接続す
る。経路ｓ０２２はデマルチプレクサＤＭ４とマルチプ
レクサＭ８とを直接接続する。経路ｓ０２３はデマルチ
プレクサＤＭ５とマルチプレクサＭ９とを直接接続す
る。

【００８５】スキャンパスｓ０は以下の３つのスキャン
パス（縦スキャンパス）を含むとする。まず１つめは、
組み合わせ回路ブロックＣＬ２に対して、スキャン用フ
リップフロップＦ１１，Ｆ２１，Ｆ３１からなるシフト
レジスタが設けられおり、このシフトレジスタからなる
スキャンパスである。２つめは、組み合わせ回路ブロッ
クＣＬ３に対して、スキャン用フリップフロップＦ１
２，Ｆ２２，Ｆ３２からなるシフトレジスタが設けられ
ており、このシフトレジスタからなるスキャンパスであ
る。３つめは、組み合わせ回路ブロックＣＬ４に対し
て、スキャン用フリップフロップＦ１３，３３からなる
シフトレジスタが設けられており、このシフトレジスタ
からなるスキャンパスである。これらの各スキャンパス
の入力と出力間をバイパスするように、経路を組み合わ
せ回路ブロック毎に設ける。

【００８６】次に組み合わせ回路ブロックＣＬ１〜４を
テストする方法について説明する。まず、組み合わせ回
路ブロックＣＬ１〜４を本格的にテストする前にスキャ
ンパスに故障個所がないかをテストする。スキャンパス
のテストの詳細は、スキャンパスｓ０を用いた直列シフ
ト動作，スキャンパスｐ１，ｐ２，ｐ３を用いた並列シ
フト動作を用いる。

【００８７】次に組み合わせ回路ブロックＣＬ１〜４を
本格的にテストする。具体的に、ＣＬ２のテストを行う
場合を例に説明する。まず、テストパターンを、スキャ
ンモードで、入力端子ＮＩ１からスキャンパスｓ０によ
るシリアル入力によりスキャン用フリップフロップＦ１
１，Ｆ２１，Ｆ３１に設定する。またはテストパターン
を、スキャンモードで、スキャンパスｐ１，ｐ２，ｐ３
によるパラレル入力によりスキャン用フリップフロップ
Ｆ１１，Ｆ２１，Ｆ３１に設定する。次に、ノーマルモ
ードにおいて、組み合わせ回路ブロックＣＬ２にテスト
パターンを印加し、組み合わせ回路ブロックＣＬ２の出
力はスキャン用フリップフロップＦ１２，Ｆ２２，Ｆ３
２に取り込まれる。次に、スキャン用フリップフロップ
Ｆ１２，Ｆ２２，Ｆ３２に取り込まれたテストパターン
の観察は、スキャンモードでスキャンパスｐ１，ｐ２，
ｐ３を経由して端子ＮＯ１，ＮＯ２，ＮＯ３から観測す
るか、又は、スキャンモードで経路ｓ０２３を利用し
て、マルチプレクサＭ８，経路ｓ０２３，マルチプレク
サＭ９，マルチプレクサＭ３を経由して端子ＮＯ３から
観測してもよい。

【００８８】本実施の形態の効果は、入力端子とする外
部端子から擬似入力端子までと、擬似出力端子から出力
端子とする外部端子までのテストパターンのアクセス方
法が複雑化される。従って、スキャンパス上に少々故障
が存在した場合でも、テスト時の制御性、観測性を失う
ことなくテストが可能となる。

【００８９】また、図７の回路では、スキャンモードで
スキャンパスを利用して、組み合わせ回路ブロックＣＬ
３の擬似出力端子であるスキャン用フリップフロップＦ
１３及びＦ３３に格納されているテストパターンを端子
ＮＯ３から観測する場合、スキャンパス上の全てのスキ
ャン用フリップフロップを動作させる必要がある。一方
図８の回路では、この場合、経路ｓ０２１及びｓ０２２
を利用して、スキャン用フリップフロップＦ１３及びＦ
３３のみを動作させて、これらのスキャン用フリップフ
ロップに格納されているテストパターンを端子ＮＯ３か
ら観測できる。即ち、図８の回路は図７の回路に比べて
さらに、各組み合わせ回路ブロック全てに対して、独立
にテストが行え、さらにスキャンパスと異なる上述の経
路を利用して、シフト動作時のパターン数を削減してい
るので長大なテストパターンの利用が不可能な簡易ロジ
ックテスタ、電子ビームテスタ等による故障診断が実現
でき、解析負担が軽減する。

【００９０】

【発明の効果】本発明請求項１によると、テストパター
ンのアクセス方法が複雑化されるため、縦，横スキャン
パス上に少々故障が存在した場合でも、テスト時のスキ
ャンパス等の制御やテストパターンの観測が可能となる
という効果を奏す。

【００９１】本発明請求項２によると、縦スキャンパス
によるシリアル入力又はシリアル出力により、組み合わ
せ回路ブロックにテストパターンの印加又は観測が可能
になるアクセス方法が可能になるという奏す。

【００９２】本発明請求項３によると、さらに、テスト
パターンのアクセス方法が複雑化されるという効果を奏
す。

【００９３】本発明請求項４によると、各組み合わせ回
路毎に独立にテストが行え、それにともないシフト動作
時のパターン数が削減されるので長大なテストパターン
の利用が不可能な簡易ロジックテスタ、電子ビームテス
タ等による故障診断が実現でき、解析負担が軽減すると
いう効果を奏す。

【００９４】本発明請求項５によると、同一の外部端子
にシリアル入力，シリアル出力でテストパターンをスキ
ャンパスに印加したり、スキャンパスからのテストパタ
ーンを観測できたりするアクセス方法が可能になるとい
う効果を奏す。

【００９５】本発明請求項６によると、横スキャンパス
を用いて記憶手段にパラレル入力できるアクセス方法が
可能になるという効果を奏す。

【００９６】本発明請求項７によると、さらに、テスト
パターンのアクセス方法が複雑化されるという効果を奏
す。

【００９７】本発明請求項８によると、各組み合わせ回
路毎に独立にテストが行え、それにともないシフト動作
時のパターン数が削減されるので長大なテストパターン
の利用が不可能な簡易ロジックテスタ、電子ビームテス
タ等による故障診断が実現でき、解析負担が軽減すると
いう効果を奏す。

【００９８】本発明請求項９によると、スキャンパスを
用いる場合のテストにおいて、一部の組み合わせ回路に
独立にテストが行えるという効果を奏す。

【００９９】本発明請求項１０によると、スキャンパス
を用いる場合のテストにおいて、全ての組み合わせ回路
毎に独立にテストが行えるという効果を奏す。

【０１００】本発明請求項１１によると、さらに、テス
トパターンのアクセス方法が複雑化されるという効果を
奏す。

【図面の簡単な説明】

【図１】 本発明の実施の形態１における半導体集積回
路を示すブロック図である。

【図２】 本発明の実施の形態２における半導体集積回
路を示すブロック図である。

【図３】 本発明の実施の形態３における半導体集積回
路を示すブロック図である。

【図４】 本発明の実施の形態４における半導体集積回
路を示すブロック図である。

【図５】 アドレスデコーダの例を示すブロック図であ
る。

【図６】 本発明の実施の形態５における半導体集積回
路を示すブロック図である。

【図７】 本発明の実施の形態６における半導体集積回
路を示すブロック図である。

【図８】 本発明の実施の形態７における半導体集積回
路を示すブロック図である。

【図９】 従来の半導体集積回路を示すブロック図であ
る。

【図１０】 スキャン用フリップフロップの例を示す回
路図である。

【符号の説明】

ＣＬi（i＝１，２，３，４） 組合せ回路、ＩＯi，Ｏ
Ｉi（i＝１，２，３）入出力端子、Ｆij（i＝１，２，
３、j＝１，２）及びＦ１３，Ｆ３３ スキャン用フリ
ップフロップ、Ｍi（i＝１，２，…，６），Ｍi（i＝
１，２，３） マルチプレクサ、ｓj，ｓj’，ｐi，ｐ
i’（i，j＝１，２，３） スキャンパス、Ｉi（i＝
１，２，３） 入力端子、Ｏi（i＝１，２，３） 出力
端子、Ａi（i＝１，２，…，６） 論理積素子、ａi（i
＝１，２，…，６） ノード、ＤＭi（i＝１，２，…，
５） デマルチプレクサ、ｓ０１１，ｓ０１２，ｓ０２
１，ｓ０２２，ｓ０２３ 経路。

Claims (11)

【特許請求の範囲】
1. 【請求項１】 組み合わせ回路と、当該組み合わせ回路
   をテストするために用いるスキャンパスとを有する半導
   体集積回路において、 前記組み合わせ回路は、複数の組み合わせ回路を含み、 前記スキャンパスは、 前記複数の組み合わせ回路それぞれについて、当該組み
   合わせ回路の複数の入力にそれぞれ対応する記憶手段が
   直列に接続されて構成された複数の縦スキャンパスと、 前記複数の縦スキャンパスそれぞれに含まれる各々の前
   記記憶手段が直列に接続されて構成された複数の横スキ
   ャンパスとを含み、 前記縦，横スキャンパスに接続される入出力兼用の外部
   端子を備え、 前記縦スキャンパス，前記横スキャンパスの少なくとも
   一方は、前記記憶手段が記憶する信号を双方向に移動で
   きることを特徴とする半導体集積回路。
2. 【請求項２】 前記縦スキャンパスのみが前記信号を双
   方向に移動できる請求項１記載の半導体集積回路。
3. 【請求項３】 前記横スキャンパスも前記信号を双方向
   に移動できる請求項２記載の半導体集積回路。
4. 【請求項４】 組み合わせ回路と、当該組み合わせ回路
   をテストするために用いるスキャンパスとを有する半導
   体集積回路において、 前記組み合わせ回路は、複数の組み合わせ回路を含み、 前記スキャンパスは、 前記複数の組み合わせ回路それぞれについて、当該組み
   合わせ回路の複数の入力にそれぞれ対応する記憶手段が
   直列に接続されて構成された複数の縦スキャンパスを含
   み、 外部端子からの信号を前記複数の縦スキャンパスのうち
   のどれかに選択的に出力するスキャンパス入力選択手段
   を備えた半導体集積回路。
5. 【請求項５】 前記複数の縦スキャンパスは、前記記憶
   手段が記憶する信号を双方向に移動でき、 前記複数の縦スキャンパスのうちのどれかを選択して、
   前記選択された縦スキャンパスの前記記憶手段の信号を
   前記外部端子へ出力するスキャンパス出力選択手段と、 前記縦スキャンパスに接続される入出力兼用の外部端子
   と、をさらに備えた請求項４記載の半導体集積回路。
6. 【請求項６】 前記スキャンパスは、 前記複数の縦スキャンパスそれぞれに含まれる各々の前
   記記憶手段が直列に接続されて構成された複数の横スキ
   ャンパスをさらに含む請求項４又は５記載の半導体集積
   回路。
7. 【請求項７】 前記横スキャンパスも前記信号を双方向
   に移動できる請求項６記載の半導体集積回路。
8. 【請求項８】 組み合わせ回路と、当該組み合わせ回路
   をテストするために用いるスキャンパスとを有する半導
   体集積回路において、 前記組み合わせ回路は、複数の組み合わせ回路を含み、 前記スキャンパスは、 前記複数の組み合わせ回路それぞれについて、当該組み
   合わせ回路の複数の入力にそれぞれ対応する記憶手段が
   直列に接続されて構成された複数の縦スキャンパスを含
   み、 前記複数の縦スキャンパスの所定のものに対応して設け
   られ、当該所定の縦スキャンパスをバイパスして信号を
   伝達するためのバイパス用の経路と、 前記所定の縦スキャンパスの入力側において、信号を前
   記所定の縦スキャンパスに伝達するか前記経路に伝達す
   るかを選択して接続する入力選択手段と、 前記所定の縦スキャンパスの出力側において、前記所定
   の縦スキャンパスからの信号を伝達するか前記経路から
   の信号を伝達するかを選択する出力選択手段と、を備え
   た半導体集積回路。
9. 【請求項９】 前記経路は、最終段の組み合わせ回路に
   対する縦スキャンパス，最終段とその１つ手前の組み合
   わせ回路に対応する縦スキャンパス，…というように対
   応して設けられた複数の経路であり、 前記入力選択手段は、前記複数の経路の各々に対応して
   複数設けられ、 前記出力選択手段は、前記複数の経路の全てに対応して
   １つ設けられる請求項８記載の半導体集積回路。
10. 【請求項１０】 前記経路は、前記複数の縦スキャンパ
    スの各々に対応して設けられた複数の経路であり、 前記入力選択手段及び前記出力選択手段は、前記複数の
    経路の各々に対応して複数設けられる請求項８記載の半
    導体集積回路。
11. 【請求項１１】 前記スキャンパスは、 前記複数の縦スキャンパスそれぞれに含まれる各々の前
    記記憶手段が直列に接続されて構成された複数の横スキ
    ャンパスをさらに含む請求項９又は１０記載の半導体集
    積回路。