JP2004191055A - テスト回路 - Google Patents
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Abstract
【課題】複数のテスト方式に対応するテスト回路を一つの被テスト対象回路に組み込み、テスト用端子の増加を伴うことなく複数のテスト方式によるテストを可能にする。
【解決手段】テスト用信号をバウンダリスキャン回路１０側と、スキャン回路２０及びテストモードレジスタ４０側とに選択的に出力する切替回路３０を設け、テスト用信号を切替回路３０を介してテストモードレジスタ４０に供給する。テスト用信号として、リセット信号に続いて、テストベクタの前にテストモードヘッダ情報を付加して供給し、これをテストモードレジスタ４０で解析し、その結果得られるテストモードを保持すると共にこれに応じて切替回路３０及びマルチプレクサ５０を切り替え、テスト用信号を特定されたテストモードに対応する前記各回路１０又は２０に供給し、且つ特定されたテストモードに対応する前記各回路１０又は２０からの出力をスキャンテスト結果として出力する。
【選択図】 図１
【解決手段】テスト用信号をバウンダリスキャン回路１０側と、スキャン回路２０及びテストモードレジスタ４０側とに選択的に出力する切替回路３０を設け、テスト用信号を切替回路３０を介してテストモードレジスタ４０に供給する。テスト用信号として、リセット信号に続いて、テストベクタの前にテストモードヘッダ情報を付加して供給し、これをテストモードレジスタ４０で解析し、その結果得られるテストモードを保持すると共にこれに応じて切替回路３０及びマルチプレクサ５０を切り替え、テスト用信号を特定されたテストモードに対応する前記各回路１０又は２０に供給し、且つ特定されたテストモードに対応する前記各回路１０又は２０からの出力をスキャンテスト結果として出力する。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
この発明は、スキャンチェーンを用いて被テスト対象回路のテストを行うスキャンテスト回路等のテスト回路に関する。
【０００２】
【従来の技術】
従来、組み合わせ回路等のテストを行う方法として、スキャンパステストが知られている。このスキャンパステストは、前記被テスト対象回路と接続されたフリップフロップ等の記憶素子をスキャンチェーンと呼ばれるシフトレジスタで構成し、シリアル入力ＳＣＡＮ−ＩＮ用端子、シリアル出力ＳＣＡＮ−ＯＵＴ用端子、テストモード入力ＳＣＡＮ−ＥＮＡＢＬＥ用端子、テストクロック入力ＳＣＡＮ−ＣＬＯＣＫ用端子を設け、これら端子を介してスキャンチェーンにテスト用データを入力すると共に、スキャンチェーンからのデータを獲得することによって、被テスト対象回路のテストを行うようになっている。
【０００３】
また、スキャンパステストと並んで、バウンダリスキャンテストも一般に用いられている。このバウンダリスキャンテストは、ＩＥＥＥ１１４９．１で規格化されたテスト手法であり、その用途はいくつかあるが、最も利用されている用途として、プリント基板に実装されたＩＣ同士の接続の確認を行うためのテストが挙げられる。バウンダリスキャンテスト手法は被ディジタル回路の入出力にバウンダリスキャンレジスタと呼ばれるレジスタをシフトレジスタで構成し、さらに、ＴＡＰ（Ｔｅｓｔ Ａｃｃｅｓｓ Ｐｏｒｔ）コントローラと呼ばれる制御回路を追加してテスト制御を行う方法である。このバウンダリスキャンテスト手法は、テストクロック入力ＴＣＫ用端子、テストモード入力ＴＭＳ用端子、シリアル入力ＴＤＩ用端子、シリアル出力ＴＤＯ用端子、テストリセット入力ＴＲＳＴ用端子を設け、これら端子を介してバウンダリスキャンレジスタにテスト用データを入力すると共に、バウンダリスキャンレジスタからのデータを獲得することによって、被テスト対象回路のテストを行うようになっている。
【０００４】
また、例えば特開２００１−６６３５０号公報に記載されたように、被テスト対象回路をプリント基板に実装した後に、被テスト対象回路に対し、スキャンパステスト或いはバウンダリスキャンテストを用いてテストを行う方法等も提案されている。
【０００５】
【特許文献１】
特開２００１−６６３５０号公報
【０００６】
【発明が解決しようとする課題】
ところで、上述のようなスキャンパステストを行うためには、シリアル入力ＳＣＡＮ−ＩＮ用端子、シリアル出力ＳＣＡＮ−ＯＵＴ用端子、テストモード入力ＳＣＡＮ−ＥＮＡＢＬＥ用端子及びテストクロック入力ＳＣＡＮ−ＣＬＯＣＫ用端子が必要である。また、バウンダリスキャンテストを行うためには、テストクロック入力ＴＣＫ用端子、テストモード入力ＴＭＳ用端子、シリアル入力ＴＤＩ用端子、シリアル出力ＴＤＯ用端子及びテストリセット入力ＴＲＳＴ用端子を必要としている。
【０００７】
このため、これら二つのテスト方式を、被テスト対象回路に組み込もうとした場合、それぞれのテスト用端子を別々に設ける必要がある。
ここで、前記バウンダリスキャンテストにおいては、テストリセット入力ＴＲＳＴ用端子へのテストリセット信号はオプション信号であって、端子を定義しなくてもよい信号であるが、ＩＥＥＥ１１４９．１の仕様を鑑みると、テストモードＴＭＳ用端子以外は、非テストモード時、つまり、テスト用信号を用いない通常動作を行う場合（以後、通常動作モードという。）に用いる端子と共有することも可能である。
【０００８】
したがって、二つのテスト方式を一つの被テスト対象回路に組み込む場合、スキャンパステストにおいては、少なくともテストモードＳＣＡＮ−ＥＮＡＢＬＥ専用の端子を、また、バウンダリスキャンテストにおいては、テストモード入力ＴＭＳ専用の端子を設ける必要があり、二つのテスト方式を一つの被テスト対象回路に組み込むには、テスト用端子の増加を伴うという問題がある。
そこで、この発明は、上記従来の未解決の課題に着目してなされたものであり、テスト用端子の増加を抑制し且つ、複数のテスト方式を一つの被テスト対象回路に組み込むことの可能なテスト回路を提供することを目的としている。
【０００９】
【課題を解決するための手段】
上記目的を達成するために、本発明の請求項１に係るテスト回路は、被テスト対象回路のテストを行う複数のテスト用回路と、入力されるテストモード指定情報に基づきテストモードを解析するテストモード解析手段と、前記複数のテスト用回路と、これらテスト用回路宛のテスト用入力信号の供給元及び各テスト用回路から出力されるテスト用出力信号の出力先との間に介挿された切替手段と、を備え、当該切替手段は、前記テストモード解析手段で解析されたテストモードに応じて前記テスト用入力信号の出力先のテスト用回路及び前記テスト用出力信号の入力元のテスト用回路を切り替えて前記テスト用入力信号及びテスト用出力信号を伝達するようになっていることを特徴としている。
【００１０】
また、請求項２に係るテスト回路は、前記テストモード指定情報は、前記テスト用回路へのテストベクタの先頭に付加されていることを特徴としている。
この請求項１及び２に係る発明では、被テスト対象回路に対してテストを行うためのテスト用回路を複数有している。また、これらテスト用回路と、これら各テスト用回路へテスト用入力信号を供給する供給元及びテスト用回路からのテスト用出力信号の出力先との間に切替手段が介挿されている。そして、入力されるテストモード指定情報に基づいてテストモードが解析され、切替手段では、この解析結果で特定されるテスト用回路へ前記供給元からのテスト用入力信号を出力するように、また、特定されたテスト用回路からのテスト用出力信号をその出力先宛に出力するよう、切替手段とテスト用回路との間でテスト用入力信号及びテスト用出力信号の授受先を切り替える。
【００１１】
したがって、例えば集積回路に組み込む場合、各テスト用回路へのテスト用入力信号を切替手段に入力するための端子及び各テスト用回路からのテスト用出力信号を切替手段から出力するための端子を設ければよく、各テスト用回路へのテスト用入力信号及びテスト用出力信号に応じた端子を設ける必要はないから、テスト用端子の増加を抑制し且つ複数のスキャンテスト回路によるテストを行うことが可能となる。
【００１２】
また、前記テストモード指定情報を、前記テスト用回路へのテストベクタの先頭に付加することにより、このテストモード指定情報をテストモード解析手段に供給するための端子を新たに設ける必要はない。
また、請求項３に係るテスト回路は、前記テスト用回路は、スキャンチェーンを用いてスキャン方式のテストを行うスキャンテスト回路であって、前記テストモード解析手段は、前記テストモード指定情報が付加されたテストベクタを入力し且つ前記テスト用回路のスキャンチェーンに接続されこれと共にスキャンチェーンを形成するフリップフロップを含んで構成されるフリップフロップ回路と、当該フリップフロップ回路の各フリップフロップの出力を入力し、これに基づきテストモードを特定するデコーダと、当該デコーダで前記テストモードが特定されたとき、前記テストベクタを前記テスト用回路のスキャンチェーンに直接入力するバイパス手段と、前記デコーダで前記テストモードが特定されたとき前記フリップフロップ回路の各フリップフロップの出力を保持する保持手段と、を備えることを特徴としている。
【００１３】
また、請求項４に係るテスト回路は、前記テスト用回路は、そのテスト方式がそれぞれ異なることを特徴としている。
この請求項４に係る発明では、テスト用回路はそのテスト方式が異なっている。したがって、一つの被テスト対象回路に対し、異なるテスト方式によりテストを行うことが可能となる。
【００１４】
さらに、請求項５に係るテスト回路は、前記テスト用回路は、前記被テスト対象回路を複数の領域に分割した分割領域毎に形成されていることを特徴としている。
この請求項５に係る発明では、テスト用回路は、被テスト対象回路を複数の領域に分割した分割領域毎に形成されている。したがって、テスト用回路毎にテストを行うことにより、被テスト対象回路に対し、その部分的なテストを行うことが可能となる。
【００１５】
【発明の実施の形態】
以下に、本発明の実施の形態を説明する。
まず、第１の実施の形態を説明する。
図１は、本発明におけるテスト回路の一例を示す概略構成図である。図１において、１０は、図示しない被テスト対象回路に対してバウンダリスキャンテストを行うための公知のバウンダリスキャン回路、２０は、前記被テスト対象回路に対して、スキャンテストを行うためのスキャン回路である。
【００１６】
そして、テスト用入力端子ｊ１〜ｊ４への各信号は、切替回路３０を介してバウンダリスキャン回路１０、スキャン回路２０及びテストモードレジスタ４０に出力可能に構成され、また、テストモードレジスタ４０は、所定の信号をスキャン回路２０に出力するようになっている。また、後述のリセット入力ＳＲＳＴ及びＴＲＳＴは、テストモードレジスタ４０に直接入力されるようになっている。
【００１７】
また、前記バウンダリスキャン回路１０のシリアル出力ＴＤＯ及びスキャン回路２０のシリアル出力ＳＯは、マルチプレクサ５０に入力され、テストモードレジスタ４０から出力される後述のモード解析信号ＴＭ１が、ハイレベルであるときには、バウンダリスキャン回路１０のシリアル出力ＴＤＯを選択し、ローレベルであるときには、スキャン回路２０のシリアル出力ＳＯを選択し、これがテスト用出力端子ｊ７に出力される。
【００１８】
前記バウンダリスキャン回路１０は、公知のバウンダリスキャン回路と同様であって、図示しない被テスト対象回路と接続されたフリップフロップ等の記憶素子で形成されるバウンダリスキャンチェーン１１及びＴＡＰコントローラ１２を備え、テストモード入力ＴＭＳ、シリアル入力ＴＤＩ、テストクロック入力ＴＣＫ、テストリセット入力ＴＲＳＴを入力し、シリアル出力ＴＤＯを出力する。
【００１９】
また、前記切替回路３０は、図１に示すように、バウンダリスキャン回路１０用の論理積回路３１〜３４と、スキャン回路２０用の論理積回路３５〜３８とで構成され、テスト用入力端子ｊ１への入力が、論理積回路３１及び３５の一方の入力端子に入力され、同様にテスト用入力端子ｊ２への入力が、論理積回路３２及び３６の一方の入力端子に入力され、同様に、テスト用入力端子ｊ３、ｊ４への入力が、論理積回路３３及び３７、論理積回路３４及び３８にそれぞれ入力される。また、これら論理積回路３１〜３８の他方の入力端子には、テストモードレジスタ４０のモード解析信号ＴＭ１が入力され、このとき、スキャン回路２０用の論理積回路３５〜３８には、モード解析信号ＴＭ１の反転信号が入力されるようになっている。
【００２０】
そして、前記テスト用入力端子ｊ１〜ｊ４には、スキャン回路２０によるスキャンテストを実行する場合には、スキャンテスト用の、テストモード入力ＳＥＮ、シリアル入力ＳＩＮ、テストクロックＳＣＫ及びテストリセット入力ＳＲＳＴが入力され、また、バウンダリスキャン回路１０によるバウンダリスキャンテストを実行する場合には、バウンダリスキャンテスト用のテストモード入力ＴＭＳ、シリアル入力ＴＤＩ、テストクロック入力ＴＣＫ、テストリセット入力ＴＲＳＴが入力されるようになっている。そして、これら信号は、それぞれ論理積回路３１〜３８に入力され、モード解析信号ＴＭ１に応じて、スキャン回路２０及びテストモードレジスタ４０、又はバウンダリスキャン回路１０に出力される。このとき、前記リセット入力ＳＲＳＴ及びテストリセット入力ＴＲＳＴは、切替回路３０を介さずに、直接テストモードレジスタ４０に入力される。
【００２１】
図２は、スキャン回路２０及びテストモードレジスタ４０の一例を示す構成図である。
前記スキャン回路２０は、例えば、マルチプレクスド・フリップフロップ方式のスキャン回路で構成され、公知のスキャン回路と同様に、被テスト対象回路と接続された、全てのフリップフロップＦＦのデータ入力ラインにマルチプレクサ２１を挿入し、各マルチプレクサ２１が、後述の論理積回路３５からの制御出力に応じてテスト対象の組み合わせ回路２５からの信号及びレジスタ出力ＲＯＵＴの何れかを選択してこれをフリップフロップＦＦに出力し、通常動作モードとスキャンチェーンのシフト動作モードとを切り替えることにより、スキャンテストを行う。
【００２２】
一方、前記テストモードレジスタ４０は、論理積回路３５の出力である、テストモード入力ＴＭＳ又はＳＥＮと、論理積回路３６の出力である、シリアル入力ＴＤＩ又はＳＩＮとが入力される論理積回路４１と、スキャン回路２０のスキャンチェーンに連結されたテストモード設定用の２ビットのフリップフロップ回路４２と、フリップフロップ回路４２の設定値に基づきテストモードをデコードするためのデコーダ４３と、このデコード結果によりフリップフロップ回路４２をバイパスするためのバイパス用マルチプレクサ４５と、モード解析信号ＴＭ２及び、論理積回路３５の出力である、テストモード入力ＴＭＳ又はＳＥＮが入力される論理積回路４７とから構成されている。そして、この論理積回路４７の出力が、スキャン回路２０の各マルチプレクサ２１にイネーブル出力ＥＮとして出力される。
【００２３】
前記フリップフロップ回路４２は、２つのフリップフロップｆ１及びｆ２と、これらフリップフロップの入力ラインに挿入されたマルチプレクサｍ１及びｍ２とから構成され、１段目のマルチプレクサｍ１には、論理積回路４１ の出力と、１段目のフリップフロップｆ１の出力がフィードバック入力される。このフリップフロップｆ１の出力は、２段目のマルチプレクサｍ２に入力され、このマルチプレクサｍ２には、２段目のフリップフロップｆ２の出力がフィードバック入力される。そして、これらマルチプレクサｍ１、ｍ２は、デコーダ４３から出力される後述のモード解析信号ＴＬＥがハイレベルであるときには、前段からの入力を選択してこれを出力し、モード解析信号ＴＬＥがローレベルであるときには、次段のフリップフロップｆ１、ｆ２からのフィードバック入力を選択してこれを出力する。
【００２４】
つまり、このフリップフリップ回路４２の各フリップフロップｆ１、ｆ２の出力は、モード解析信号ＴＬＥがハイレベルであるときには、論理積回路４１からの入力に応じた出力となり、モード解析信号ＴＬＥがローレベルであるときには、その出力を維持するようになっている。
また、各フリップフロップｆ１及びｆ２には、論理積回路３７の出力であるテストクロック入力ＳＣＫ又はＴＣＫが入力されると共に、テストリセット入力ＳＲＳＴ又はＴＲＳＴが切替回路３０を介さずにそのまま入力される。
【００２５】
このフリップフロップ回路４２の出力は、バイパス用マルチプレクサ４５に入力され、このバイパス用マルチプレクサ４５では、デコーダ４３からのモード解析信号ＴＬＥが、ハイレベルであるときには、フリップフロップ回路４２の出力を選択してこれをレジスタ出力ＲＯＵＴとして、スキャン回路２０の１段目のマルチプレクサ２１に入力する。逆に、モード解析信号ＴＬＥがローレベルであるときには、前記論理積回路４１に入力される、論理積回路３６の出力である、シリアル入力ＴＤＩ又はＳＩＮを、レジスタ出力ＲＯＵＴとして出力する。
【００２６】
前記デコーダ４３は、フリップフロップｆ１の出力ＦＦ０を下位ビット、フリップフロップ回路ｆ２の出力ＦＦ１を上位ビットとし、これら２ビットのデータに基づきテストモードを判断し、判断結果に応じて、モード解析信号ＴＬＥ、ＴＭ１及びＴＭ２を出力する。
そして、モード解析信号ＴＬＥはフリップフロップ回路４２の各マルチプレクサｍ１、ｍ２に入力されると共に、バイパス用マルチプレクサ４５に入力される。また、モード解析信号ＴＭ２は、論理積回路４７に入力される。
【００２７】
図３は、デコーダ４３で設定される動作モードの一例を示したものであって、フリップフロップｆ２の出力ＦＦ１が“０”であるときには、フリップフロップｆ１の出力ＦＦ０に関わらず、通常動作モードと判断し、モード解析信号ＴＬＥは“１”、ＴＭ１は“０”、ＴＭ２は“０”とする。また、フリップフロップｆ２の出力ＦＦ１が“１”、フリップフロップｆ１の出力ＦＦ０が“０”であるときには、第１のスキャンモードと判断し、モード解析信号ＴＬＥは“０”、ＴＭ１は“１”、ＴＭ２は“０”とする。また、フリップフロップｆ２及びｆ１の出力ＦＦ１及びＦＦ０が共に“１”であるときには、第２のスキャンモードと判断し、モード解析信号ＴＬＥは“０”、ＴＭ１は“０”、ＴＭ２は“１”とする。なお、“１”はハイレベル、“０”はローレベル、“Ｘ”はハイレベル、ローレベルの何れでもよいことを意味する。
【００２８】
したがって、通常動作モードの場合には、モード解析信号ＴＬＥが“１”となるから、フリップフロップ回路４２のマルチプレクサｍ１、ｍ２は、前段からの入力を選択してこれを出力し、またバイパス用マルチプレクサ４５がフリップフリップ回路４２の出力を選択し、これをレジスタ出力ＲＯＵＴとして論理積回路４７に出力する。このとき、モード解析信号ＴＭ２が“０”であることから、論理積回路４７の出力ＥＮはローレベルとなる。よって、スキャン回路２０では、各マルチプレクサｍ１、ｍ２により組み合わせ回路２５からの信号が選択され、レジスタ出力ＲＯＵＴを用いない通常の動作が行われる。
【００２９】
また、第１のスキャンモードの場合には、モード信号ＴＬＥが“０”となることからバイパス用マルチプレクサ４５が、論理積回路３６の出力である、シリアル入力ＴＤＩ又はＳＩＮを選択し、これをレジスタ出力ＲＯＵＴとしてスキャン回路２０に出力する。このとき、モード解析信号ＴＭ２が“０”であることから、論理積回路４７の出力ＥＮがローレベルとなり、スキャン回路２０では、各マルチプレクサｍ１、ｍ２により、組み合わせ回路２５の出力が選択され、レジスタ出力ＲＯＵＴを用いない通常の動作が行われる。また、このとき、フリップフロップ回路４２のマルチプレクサｍ１、ｍ２では、モード解析信号ＴＬＥがローレベルでありその次段のフリップフロップｆ１、ｆ２の出力を選択しこれを出力するから、フリップフロップｆ１、ｆ２の出力ＦＦ０、ＦＦ１が固定されることになり、つまり、第１のスキャンモードが維持されることになる。
【００３０】
一方、第２のスキャンモードの場合には、モード解析信号ＴＬＥが“０”となることから、バイパス用マルチプレクサ４５が論理積回路３６の出力である、シリアル入力ＴＤＩ又はＳＩＮを選択し、これをレジスタ出力ＲＯＵＴとしてスキャン回路２０に出力する。このとき、モード解析信号ＴＭ２が“１”であることから、論理積回路４７の出力ＥＮがハイレベルとなり、スキャン回路２０では、各マルチプレクサｍ１、ｍ２により、テストモードレジスタ４０のレジスタ出力ＲＯＵＴが選択され、これがスキャンチェーンを介してシリアル出力ＳＯとして出力される。また、このとき、フリップフロップ回路４２のマルチプレクサｍ１、ｍ２では、その次段のフリップフロップｆ１、ｆ２の出力を選択しこれを出力するから、フリップフロップｆ１、ｆ２の出力ＦＦ０、ＦＦ１が固定されることになり、つまり、第２のスキャンモードが維持されることになる。
【００３１】
図４（ａ）は、スキャン回路２０及びバウンダリスキャン回路１０に入力される、テストベクタ送信時のプロトコルの一例を示したものである。
従来、テストベクタを送信する際には、図４（ｂ）に示すように、リセット信号Ｄ１によりリセットを行った後に、シリアル入力としてテストベクタＤ３を送信するようにしているのに対し、本実施の形態においては、図４（ａ）に示すように、リセット信号Ｄ１によりリセットを行った後に、シリアル入力としてテストモードヘッダ情報Ｄ２を送信した後テストベクタＤ３を送信する。前記テストモードヘッダ情報Ｄ２は、テストモードを指定するための情報であって、そのビット数は、図２に示すテストモードレジスタ４０を構成するフリップフロップ回路４２のフリップフロップの出力ビット数と対応している。つまり、図２のフリップフロップ回路４２の場合には、２ビットのフリップフロップ回路４２であるから、テストモードヘッダ情報は２ビットの情報として設定される。
【００３２】
次に、第１の実施の形態の動作を、図５のタイムチャートを伴って説明する。なお、図５において、（ａ）はリセット入力ＳＲＳＴ、（ｂ）はテストクロック入力ＳＣＫ、（ｃ）はテストモード入力ＳＥＮ、（ｄ）はシリアル入力ＳＩＮ、（ｅ）はフリップフロップｆ１の出力ＦＦ０、（ｆ）はフリップフロップｆ２の出力ＦＦ１、（ｇ）はモード解析信号ＴＬＥ、（ｈ）はモード解析信号ＴＭ１、（ｉ）はモード解析信号ＴＭ２、（ｊ）はレジスタ出力ＲＯＵＴである。
【００３３】
今、図１に示すように、バウンダリスキャン回路１０とスキャン回路２０とを備えたテスト回路により図示しない組み合わせ回路に対し、スキャン回路２０によるスキャンテストを行うものとする。
ここで、図３において、第１スキャンモードが、バウンダリスキャン回路１０によるバウンダリスキャンテストを行うモード、第２スキャンモードが、スキャン回路２０によるスキャンテストを行うモードであるとすると、図示しない上位コンピュータでは、図４（ａ）に示すように、スキャン回路２０によるスキャンテスト用のテストベクタＤ３の先頭に、第２スキャンモードを指示するテストモードヘッダ情報Ｄ２として、“１”、“１”を付加し、この順に、シリアル入力ＳＩＮとして出力する。このシリアル入力ＳＩＮは、テスト用入力端子ｊ２に入力される。また、テスト用入力端子ｊ１には、テストモード入力ＳＥＮ、テスト用入力端子ｊ３には、テストクロック入力ＳＣＫ、テスト用入力端子ｊ４にはテストリセット入力ＳＲＳＴが入力される。
【００３４】
入力されたテストリセット入力ＳＲＳＴは、そのままテストモードレジスタ４０の各フリップフリップｆ１、ｆ２に供給され、時点ｔ１でテストリセット入力ＳＲＳＴが立ち上がると、フリップフロップｆ１、ｆ２の出力ＦＦ０、ＦＦ１が共に零になる。このため、デコーダ４３では、通常動作モードであると判断して出力ＴＬＥ、ＴＭ１、ＴＭ２を、“１、０、０”として出力する。
【００３５】
したがって、ＴＭ１＝０であることから、切替回路３０において、論理積回路３５〜３８が有効となり、各テスト用入力端子ｊ１〜ｊ４への入力信号は、テストモードレジスタ４０及びスキャン回路２０に供給される。一方、論理積回路３１〜３４は無効となり、その出力は変化しないから、バウンダリスキャン回路１０は動作しない。
【００３６】
そして、時点ｔ２でテストモードＳＥＮが立ち上がると、モード解析信号ＴＬＥが“１”であることから、フリップフロップ回路４２のマルチプレクサｍ１は論理積回路４１からの入力、つまり、シリアル入力ＳＩＮを選択しこれをフリップフロップｆ１に出力する。
したがって、時点ｔ３でテストクロック入力ＳＣＫが立ち上がった時点から、以後テストクロック入力ＳＣＫの立ち上がりに同期してこのシリアル入力ＳＩＮが順次フリップフロップｆ１及びｆ２に伝達され、時点ｔ２でテストモードＳＥＮが立ち上がってから２クロック経過した時点ｔ４で、フリップフロップｆ１及びｆ２の出力ＦＦ０及びＦＦ１は、テストモード情報の２ビットとなり、すなわち、ＦＦ０及びＦＦ１は“１”となる。
【００３７】
デコーダ４３では、フリップフロップｆ１及びｆ２の出力ＦＦ０及びＦＦ１の出力をもとに、テストモードを判定しており、時点ｔ４におけるフリップフロップｆ１、ｆ２の出力は、ＦＦ１＝ＦＦ０＝１であるから、前記図３から、第２のスキャンモードであると判定し、時点ｔ５でモード解析信号ＴＬＥ、ＴＭ１、ＴＭ２が、“０”、“０”、“１”に切り替わる。
【００３８】
このとき、モード解析信号ＴＭ１は、引き続きＴＭ１＝０であるから、テスト用入力端子ｊ１〜ｊ４への入力は引き続きテストモードレジスタ４０及びスキャン回路２０側に供給される。一方、論理積回路３１〜３４は無効のままであるから、バウンダリスキャン回路１０には、スキャン回路２０によるスキャンテスト用の各種信号の供給は行われない。
【００３９】
また、時点ｔ５でモード解析信号ＴＬＥが立ち下がるから、フリップフロップ回路４２のマルチプレクサｍ１、ｍ２が、それぞれ次段のフリップフロップｆ１、ｆ２の出力を選択するよう切り替わる。
したがって、フリップフロップｆ１及びｆ２の出力は、入力されたテストモード情報に固定されることになり、よって、デコーダ４３の出力は第２のスキャンモードに固定されることになる。
【００４０】
そして、デコーダ４３の出力が第２のスキャンモードであり、モード解析信号ＴＭ２がハイレベルとなり、また、テストモード入力ＳＥＮがハイレベルであることから、時点ｔ５で論理積回路４７の出力ＥＮが立ち上がる。このため、スキャン回路２０の各マルチプレクサ２１が、テストモードレジスタ４０からのレジスタ出力ＲＯＵＴを選択する。
【００４１】
このとき、モード解析信号ＴＬＥは“０”であり、バイパス用マルチプレクサ４５では、シリアル入力ＳＩＮを選択するから、スキャン回路２０には、スキャンテスト用のシリアル入力ＳＩＮが供給されることになり、スキャン回路２０において、シリアル入力ＳＩＮを用いたスキャンテストが行われることになる。
また、このとき、モード解析信号ＴＭ１は、ＴＭ１＝０であるから、マルチプレクサ５０によって、スキャン回路２０の出力ＳＯが選択され、これがテスト用出力端子ｊ７に出力される。
【００４２】
この状態から、スキャン回路２０によるスキャンテストが終了し、テストモードＳＥＮが立ち下がると、論理積回路４７の出力ＥＮも立ち下がる。
よって、スキャン回路２０では、レジスタ出力ＲＯＵＴに替えて、組み合わせ回路２５の出力を選択するよう動作し、スキャン回路２０におけるスキャンテストが終了する。
【００４３】
この状態から、次に、バウンダリスキャン回路１０によるバウンダリスキャンテストを行う場合には、このバウンダリスキャンテストを行うモードは、第１のスキャンモードであるから、上位コンピュータでは、図３に基づき、テストモード情報として、“１”、“０”を、バウンダリスキャンテスト用のシリアル入力ＴＤＩの先頭に付加し、この順に、シリアル入力ＴＤＩに対応するテスト用入力端子ｊ２に入力する。また、テスト用入力端子ｊ１にはテストモード入力ＴＭＳ、テスト用入力端子ｊ３にはテストクロック入力ＴＣＫ、テスト用入力端子ｊ４にはテストリセット入力ＴＲＳＴをそれぞれ入力する。
【００４４】
そして、テストリセット入力ＴＲＳＴが入力されることにより、テストモードレジスタ４０のフリップフロップｆ１、ｆ２がリセットされると、その出力ＦＦ０、ＦＦ１が零になることから、デコーダ４３の出力が、通常動作モードに切り替わる。よって、モード解析信号ＴＭ１が引き続き“０”を維持することから各テスト用入力端子への信号は引き続きテストモードレジスタ４０及びスキャン回路２０に供給される。
【００４５】
そして、上記と同様にしてテストモードヘッダ情報Ｄ２がフリップフロップｆ１、ｆ２に伝達され、フリップフロップｆ１及びｆ２の出力ＦＦ０及びＦＦ１が、ＦＦ０＝０、ＦＦ１＝１となると、この時点で、デコーダ４３により、第１のスキャンモードであると判定され、モード解析信号ＴＬＥ、ＴＭ１、ＴＭ２が、“０”、“１”、“０”に切り替わる。
【００４６】
このとき、モード解析信号ＴＬＥはローレベルであるから、フリップフロップ回路４２のマルチプレクサｍ１、ｍ２が、それぞれ次段のフリップフロップｆ１、ｆ２の出力を選択するよう切り替わる。したがって、フリップフロップｆ１及びｆ２の出力は、指定されたテストモードに固定されることになり、よって、デコーダ４３の出力は第１のスキャンモードに固定されることになる。
【００４７】
そして、デコーダ４３の出力が第１のスキャンモードとなると、モード解析信号ＴＬＥは“０”であるから、バイパス用マルチプレクサ４５がシリアル入力ＴＤＩを選択するため、スキャン回路２０には、バウンダリスキャンテスト用のシリアル入力ＴＤＩが供給されることになる。しかしながら、この場合、モード解析信号ＴＭ２は“０”であり、論理積回路４７の出力ＥＮはローレベルを維持するから、スキャン回路２０の各マルチプレクサ２１は、組み合わせ回路２５からの出力を選択する。よって、バウンダリスキャンテスト用のテストシリアル入力ＴＤＩがスキャン回路２０のスキャンチェーンに供給されることはない。
【００４８】
また、第１のスキャンモードであることから、モード解析信号ＴＭ１は“１”に切り替わる。よって、切替回路３０において、論理積回路３５〜３８が無効となり、変わって論理積回路３１〜３４が有効となり、各テスト用入力端子ｊ１〜ｊ４への入力が、バウンダリスキャン回路１０に供給されることになる。したがって、この時点から、バウダリスキャン回路１０が起動され、バウンダリスキャンテストが実行されることになる。
【００４９】
そして、このとき、モード解析信号ＴＭ１は“１”であることから、マルチプレクサ５０では、バウンダリスキャン回路１０のシリアル出力ＴＤＯを選択しこれをテスト用出力端子ｊ７に出力する。したがって、バウンダリスキャン回路１０によるテスト結果が外部に通知されることになる。
この状態から、バウンダリスキャン回路１０によるバウンダリスキャンテストが終了し、続いて、通常動作を行う場合には、リセット入力ＳＲＳＴ又はＴＲＳＴをテスト用入力端子ｊ４に入力する。これによって、上記と同様に、フリップフロップｆ１、ｆ２の出力ＦＦ０、ＦＦ１は零にリセットされるから、通常動作モードに切り替わり、モード解析信号ＴＬＥ、ＴＭ１、ＴＭ２＝“１、０、０”となる。
【００５０】
そして、モード解析信号ＴＭ１＝０であることから、論理積回路３５〜３８が有効となり、各テスト用入力端子ｊ１〜ｊ４への入力が、テストモードレジスタ４０及びスキャン回路２０に供給されることになるが、この場合、通常動作モードであり、各テスト用入力端子ｊ１〜ｊ４への入力は変化せず、また、モード解析信号ＴＭ２が“０”であることから、スキャン回路２０の各マルチプレクサ２１は、組み合わせ回路２５からの出力を選択することになり、スキャン回路２０によるスキャンテストが行われることはなく、また、組み合わせ回路２５の動作が妨げられることもない。
【００５１】
このように、テストモードレジスタ４０で動作モードを解析し、この解析の結果、バウンダリスキャン回路１０によるバウンダリスキャンテストを行う動作モードである場合には、各テスト用入力端子ｊ１〜ｊ４への入力信号をバウンダリスキャン回路１０に供給すると共に、バウンダリスキャン回路１０の出力を、テスト結果としてテスト用出力端子ｊ７に出力し、スキャン回路２０によるスキャンテストを行う動作モードである場合には、各入力信号をスキャン回路２０に供給すると共に、スキャン回路２０の出力を、テスト結果として出力するようにしたから、組み合わせ回路２５に対して、バウンダリスキャン回路１０によるテスト及びスキャン回路２０によるテストを行う場合であっても、バウンダリスキャン回路１０によるバウンダリスキャンテスト用のテスト端子及び、スキャン回路２０によるスキャンテスト用のテスト端子を個別に設ける必要はなく、これらテスト用端子を共用することができる。
【００５２】
したがって、例えば組み合わせ回路及びテスト回路を集積回路に搭載するような場合であっても、テスト回路毎に個別にテスト用端子を必要としないから、二つのテスト方式によるテスト回路を一つの組み合わせ回路に組み込む場合であっても、テスト用端子の増加を抑制することができる。つまり、上記のようにバウンダリスキャン回路１０及びスキャン回路２０を組み込む場合、前述のように、その一部の信号については他の信号用の端子を流用することが可能であるが、スキャンパステストにおいては、少なくともテストモードＳＥＮ専用の端子、また、バウンダリスキャンテストにおいては、テストモード入力ＴＭＳ専用の端子を設ける必要がある。しかしながら、上述のように、動作モードに応じて、テスト用入力端子への入力信号の供給先を切り替えるようにしているから、テストモード入力ＳＥＮ用の端子とＴＭＳ用の端子とを共通にすることができ、その分、テスト用端子の増加を防止することができる。
【００５３】
また、このとき、動作モードを指定する情報をシリアル入力ＴＤＩ又はＳＩＮの先頭に付加するようにしたから、この動作モードを指定する情報用の端子を新たに設ける必要はなく、動作モードを指定するための端子の増加を伴うことなく、動作モードを指定する情報をテストモードレジスタ４０に伝達することができる。
【００５４】
次に、本発明の第２の実施の形態を説明する。
この第２の実施の形態は、図６に示すように、上記第１の実施の形態と同等のスキャン回路を二つ設けたものであり、スキャンチェーンＣＨＮ１及びＣＨＮ２を備えている。
この第２の実施の形態におけるテストモードレジスタ４０ａは、上記第１の実施の形態におけるテストモードレジスタ４０と同等に構成されているが、論理積回路４７に替えて、論理積回路４７ａ及び論理積回路４７ｂを備えている。
【００５５】
この第２の実施の形態では、テスト用入力端子ｊ１〜ｊ４への入力は、そのまま、テストモードレジスタ４０ａに入力される。
そして、テストモードレジスタ４０ａでは、上記第１の実施の形態と同様に動作し、テストモードヘッダ情報に応じたモード解析信号ＴＬＥ、ＴＭ１、ＴＭ２を生成し、これらモード解析信号に応じたレジスタ出力ＲＯＵＴを出力する。
【００５６】
前記論理積回路４７ａは、デコーダ４３からのモード解析信号ＴＭ２の反転信号とテストモードＳＥＮとを入力し、これらの論理積をスキャンイネーブルＳＥ１として、スキャンチェーンＣＨＮ１を構成する、各マルチプレクサに出力する。また、論理積回路４７ｂは、デコーダ４３からのモード解析信号ＴＭ２とテスモードＳＥＮとを入力し、これらの論理積をスキャンイネーブルＳＥ２として、スキャンチェーンＣＨ２を構成する、各マルチプレクサに出力する。
【００５７】
そして、スキャンチェーンＣＨ１及びＣＨ２の図示しない各マルチプレクサは、上記第１の実施の形態と同様に、スキャンイネーブルＳＥ１、ＳＥ２がハイレベルであるとき、後述のテストモードレジスタ４０ａからのレジスタ出力ＲＯＵＴを選択し、スキャンイネーブルＳＥ１、ＳＥ２がローレベルであるとき、組み合わせ回路の出力を選択する。そして、テストクロック入力ＳＣＫ及びテストリセット入力ＳＲＳＴを入力し、前記スキャンイネーブルＳＥ１又はＳＥ２及びレジスタ出力ＲＯＵＴに基づいて、公知のスキャンテストを行うようになっている。
【００５８】
そして、これらスキャンチェーンＣＨＮ１及びＣＨＮ２の出力ＳＯＵＴ１及びＳＯＵＴ２は、マルチプレクサ５５に入力され、マルチプレクサ５５では、前記モード解析信号ＴＭ２が“０”であり、スキャンチェーンＣＨＮ１によるテストを行う第１スキャンモードである場合には、スキャンチェーンＣＨＮ１の出力ＳＯＵＴ１を選択し、モード解析信号ＴＭ２が“１”であり、スキャンチェーンＣＨＮ２によるテストを行う第２スキャンモードでる場合には、スキャンチェーンＣＨＮ２の出力ＳＯＵＴ２を選択し、これをテスト用出力端子ｊ７に出力する。
【００５９】
次に、第２の実施の形態の動作を説明する。
今、スキャンチェーンＣＨＮ１によりスキャンテストを行うものとする。
上記第１の実施の形態と同様に、図示しない上位コンピュータでは、スキャンチェーンＣＨＮ１のスキャンテストを行うためのテストモードヘッダ情報をテストベクタの先頭に付加し、スキャンリセットＳＲＳＴに続いてこれをシリアル入力ＳＩＮとして、テストモードレジスタ４０ａに供給すると共に、テストクロック入力ＳＣＫ及びテストモード入力ＳＥＮを供給する。
【００６０】
テストリセット入力ＳＲＳＴが入力されることにより、フリップフロップｆ１及びｆ２がリセットされてその出力ＦＦ０及びＦＦ１が零となり、これに伴って、通常動作モードと判定されて、モード解析信号ＴＬＥ、ＴＭ１、ＴＭ２が、“１、０、０”となる。
したがって、シリアル入力ＳＩがフリップフロップｆ１及びｆ２に伝達され、テストモードとして、第１スキャンモードと判定された時点で、フリップフロップｆ１及びｆ２によりこのモードが保持される。そして、モード解析信号ＴＬＥが“０”であることから、バイパス用マルチプレクサ４５によりシリアル入力ＳＩＮが選択されてこれがレジスタ出力ＲＯＵＴとしてスキャンチェーンＣＨＮ１及びＣＨＮ２に出力され、また、モード解析信号ＴＭ２が“０”であることから、論理積回路４７ａの出力であるスキャンイネーブルＳＥ１がハイレベルとなり、論理積回路４７ｂの出力であるスキャンイネーブルＳＥ２はローレベルとなる。
【００６１】
したがって、スキャンチェーンＣＨＮ１では、レジスタ出力ＲＯＵＴを選択しこれに基づいてスキャンテストを行い、また、モード解析信号ＴＭ２がローレベルであることから、マルチプレクサ５５がスキャンチェーンＣＨＮ１の出力ＳＯＵＴ１を選択し、これを出力する。
一方、スキャンチェーンＣＨＮ２では、スキャンイネーブルＳＥ２がローレベルであり組み合わせ回路の出力を選択するから、スキャンチェーンのシフト動作は行われない。
【００６２】
この状態から、テストモード入力ＳＥＮがローレベルに切り替わると、論理積回路４７ａ及び４７ｂの出力が共にローレベルとなり、スキャンチェーンＣＨＮ１及びＣＨＮ２では、組み合わせ回路の出力を選択する状態となる。
そして、次に、スキャンＣＨＮ２に対するスキャンテストを行う場合には、上記と同様にして、テストモードヘッダ情報として、第２のスキャンモードに相当する情報をテストベクタに付加し、これをシリアル入力ＳＩＮとしてテストリセット入力ＳＲＳＴに続いて供給し、また、テストクロック入力ＳＣＫ及びテストモード入力ＳＥＮを供給する。
【００６３】
これによって、シリアル入力ＳＩＮがフリップフロップｆ１、ｆ２に伝達され、その出力ＦＦ０、ＦＦ１がテストモードヘッダ情報に応じた値となり、デコーダ４３で第２スキャンモードであると判断される。したがって、その出力ＴＬＥ、ＴＭ１、ＴＭ２が“０、０、１”となり、モード解析信号ＴＭ２が“１”となることから、今度は、論理積回路４７ｂの出力ＳＥ２がハイレベルとなり、スキャンチェーンＣＨＮ２では、レジスタ出力ＲＯＵＴを読み込みこれに基づいてスキャンテストを行う。一方、論理積回路４７ａの出力はローレベルとなるから、スキャンチェーンＣＨＮ１では、レジスタ出力ＲＯＵＴの読み込みは行わない。よってスキャンチェーンＳＨＮ１ではスキャンテストは行われない。
【００６４】
このように、この第２の実施の形態においては、入力される一つのスキャンテスト用信号に基づいて、二つのスキャンチェーンＣＨＮ１及びＣＨＮ２に対してそれぞれ個別にスキャンテストを行うことができる。したがって、この場合も上記第１の実施の形態と同様に、スキャンチェーンＣＨＮ１及びＣＨＮ２毎に、テスト用の入力端子及び出力端子を設けることなく複数のスキャンチェーンＣＨＮ１及びＣＨＮ２に対してスキャンテストを行うことができると共に、このように、複数のスキャンチェーンに対してスキャンテストを個別に行うことができるから、テスト対象の組み合わせ回路を複数の領域に分割し、この分割領域毎にスキャンチェーンを形成し、一つの組み合わせ回路に対し複数のスキャンチェーンを形成することによって、例えば、組み合わせ回路のテストを行う際に、その特定の部分についてのみスキャンテストを行うことができる。よって、部分的にテストを行う場合等に効果的である。
【００６５】
また、スキャンチェーンの長さを短く形成することができるため、一つのスキャンチェーンに対するテスト時間の短縮を図ることができる。よって、組み合わせ回路の一部についてのみテストを行いたい場合には、この部分のみテストを行えばよいから、テストに要する所要時間を短縮することができ、効率よくテストを行うことができる。
【００６６】
なお、上記第１の実施の形態においては、組み込み回路２５に対して、バウンダリスキャンテスト方式と、スキャンテスト方式との二つのテスト方式を組み込むようにした場合について説明したが、これに限るものではなく、２以上のテスト方式であっても組み込むことが可能であり、スキャンチェーンを用いてテストを行うテスト方式であれば組み込むことができる。
【００６７】
同様に、上記第２の実施の形態においては、スキャンチェーンを二つ構成し、テスト回路を２つ形成した場合について説明したが、これに限るものではなく、２以上のスキャン回路を構成した場合であっても適用することができる。
このように、組み込み回路に対して、２以上のテスト方式或いは２以上のスキャンチェーンを組み込むようにした場合には、形成されているスキャンチェーンの数に応じて、デコーダ４３の出力ビット数を設定するようにすればよく、すなわち、デコーダ４３の出力から何れのスキャンチェーンに対するテストを行うモードであるのかを特定可能な信号を出力するように設定すればよい。
【００６８】
また、上記第２の実施の形態においては、図６に示すように、シリアル入力ＳＩＮを、テストモードレジスタ４０ａを介して、各スキャンチェーンにレジスタ出力ＲＯＵＴとして供給するようにした場合について説明したが、これに限るものではなく、上記第１の実施の形態と同様に、入力される各信号を、テストモードレジスタ４０ａにより解析したテストモードに応じて、一方のスキャンチェーンと他方のスキャンチェーンとの何れか一方のみに分配するようにしてもよい。
【００６９】
逆に、上記第１の実施の形態において、図６に示すように、シリアル入力ＳＩＮ又はＴＤＩを、テストモードレジスタ４０を介してバウンダリスキャン回路１０又はスキャン回路２０にレジスタ出力ＲＯＵＴとして供給するようにすることも可能である。
ここで、第１の実施の形態において、バウンダリスキャン回路１０及びスキャン回路２０がテスト用回路及びスキャンテスト回路に対応し、テストモードレジスタ４０がテストモード解析手段に対応し、切替回路３０及びマルチプレクサ５０が切替手段に対応し、バイパス用マルチプレクサ４５がバイパス手段に対応し、モード解析信号ＴＬＥがローレベルのときマルチプレクサｍ１、ｍ２がフリップフロップｆ１、ｆ２の出力をそれぞれ選択しこれをフリップフロップｆ１、ｆ２に出力する処理が保持手段に対応し、テストモードヘッダ情報がテストモード指定情報に対応している。
【００７０】
また、第２の実施の形態において、スキャンチェーンＣＨＮ１及びＣＨＮ２をそれぞれ有するスキャン回路がテスト用回路及びスキャンテスト回路に対応し、論理積回路４７ａ及び４７ｂとマルチプレクサ５５とが切替手段に対応している。
【００７１】
【発明の効果】
以上説明したように、本発明の請求項１乃至５に係るテスト回路によれば、テストモード指定情報に基づいてテストモードを解析し、その結果に応じて、テスト用入力信号の出力先のスキャンテスト回路等のテスト用回路及びテスト用出力信号の入力元のテスト用回路を切り替えるようにしている。したがって、例えば集積回路に組み込むような場合には、各テスト用回路宛のテスト用入力信号を切替手段に入力するための端子と各テスト用回路からのテスト用出力信号を切替手段から取り出すための端子とを設ければよく、各テスト用回路における信号毎にこれを入出力するための端子を設ける必要はない。よって、被テスト対象回路に対し、複数のテスト用回路によりテストを行うことができると共に、これに伴い生じる各テスト用回路におけるテスト用信号を授受するための端子の増加を低減することができる。
【００７２】
特に、請求項２に係るテスト回路では、テストモード指定情報を、テスト用回路宛のテストベクタの先頭に付加したから、このテストモード指定情報をテストモード解析手段に伝達するための端子を新たに設ける必要はない。
また、請求項４に係るテスト回路では、テスト用回路毎に異なるテスト方式でテストを行うようにしたから、一つの被テスト対象回路に対して異なるテスト方式によるテストを行うことができる。
【００７３】
また、請求項５に係るテスト回路では、被テスト対象回路を複数の領域に分割した分割領域毎にテスト用回路を形成し、このテスト用回路毎にテストを行うようにしたから、一つの被テスト対象回路に対してそのテストを部分的に行うことができ、一つのスキャンテストに要する処理時間の短縮を図ることができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態におけるテスト回路の一例を示す概略構成図である。
【図２】図２のテストモードレジスタ４０及びスキャン回路２０の概略構成を示すブロック図である。
【図３】デコーダ４３で設定される動作モードの一例である。
【図４】テストベクタの送信プロトコルの一例である。
【図５】テストモードレジスタ４０の動作説明に供するタイムチャートである。
【図６】本発明の第２の実施の形態におけるテスト回路の一例を示す概略構成図である。
【符号の説明】
１０ バウンダリスキャン回路
１１ バウンダリスキャンチェーン
１２ ＴＡＰコントローラ
２０ スキャン回路
２１ マルチプレクサ
２５ 組み合わせ回路
３０ 切替回路
３１〜３８ 論理積回路
４０ テストモードレジスタ
４１ 論理積回路
４２ フリップフロップ回路
４３ デコーダ
４５ バイパス用マルチプレクサ
４７ 論理積回路
５０ マルチプレクサ
【発明の属する技術分野】
この発明は、スキャンチェーンを用いて被テスト対象回路のテストを行うスキャンテスト回路等のテスト回路に関する。
【０００２】
【従来の技術】
従来、組み合わせ回路等のテストを行う方法として、スキャンパステストが知られている。このスキャンパステストは、前記被テスト対象回路と接続されたフリップフロップ等の記憶素子をスキャンチェーンと呼ばれるシフトレジスタで構成し、シリアル入力ＳＣＡＮ−ＩＮ用端子、シリアル出力ＳＣＡＮ−ＯＵＴ用端子、テストモード入力ＳＣＡＮ−ＥＮＡＢＬＥ用端子、テストクロック入力ＳＣＡＮ−ＣＬＯＣＫ用端子を設け、これら端子を介してスキャンチェーンにテスト用データを入力すると共に、スキャンチェーンからのデータを獲得することによって、被テスト対象回路のテストを行うようになっている。
【０００３】
また、スキャンパステストと並んで、バウンダリスキャンテストも一般に用いられている。このバウンダリスキャンテストは、ＩＥＥＥ１１４９．１で規格化されたテスト手法であり、その用途はいくつかあるが、最も利用されている用途として、プリント基板に実装されたＩＣ同士の接続の確認を行うためのテストが挙げられる。バウンダリスキャンテスト手法は被ディジタル回路の入出力にバウンダリスキャンレジスタと呼ばれるレジスタをシフトレジスタで構成し、さらに、ＴＡＰ（Ｔｅｓｔ Ａｃｃｅｓｓ Ｐｏｒｔ）コントローラと呼ばれる制御回路を追加してテスト制御を行う方法である。このバウンダリスキャンテスト手法は、テストクロック入力ＴＣＫ用端子、テストモード入力ＴＭＳ用端子、シリアル入力ＴＤＩ用端子、シリアル出力ＴＤＯ用端子、テストリセット入力ＴＲＳＴ用端子を設け、これら端子を介してバウンダリスキャンレジスタにテスト用データを入力すると共に、バウンダリスキャンレジスタからのデータを獲得することによって、被テスト対象回路のテストを行うようになっている。
【０００４】
また、例えば特開２００１−６６３５０号公報に記載されたように、被テスト対象回路をプリント基板に実装した後に、被テスト対象回路に対し、スキャンパステスト或いはバウンダリスキャンテストを用いてテストを行う方法等も提案されている。
【０００５】
【特許文献１】
特開２００１−６６３５０号公報
【０００６】
【発明が解決しようとする課題】
ところで、上述のようなスキャンパステストを行うためには、シリアル入力ＳＣＡＮ−ＩＮ用端子、シリアル出力ＳＣＡＮ−ＯＵＴ用端子、テストモード入力ＳＣＡＮ−ＥＮＡＢＬＥ用端子及びテストクロック入力ＳＣＡＮ−ＣＬＯＣＫ用端子が必要である。また、バウンダリスキャンテストを行うためには、テストクロック入力ＴＣＫ用端子、テストモード入力ＴＭＳ用端子、シリアル入力ＴＤＩ用端子、シリアル出力ＴＤＯ用端子及びテストリセット入力ＴＲＳＴ用端子を必要としている。
【０００７】
このため、これら二つのテスト方式を、被テスト対象回路に組み込もうとした場合、それぞれのテスト用端子を別々に設ける必要がある。
ここで、前記バウンダリスキャンテストにおいては、テストリセット入力ＴＲＳＴ用端子へのテストリセット信号はオプション信号であって、端子を定義しなくてもよい信号であるが、ＩＥＥＥ１１４９．１の仕様を鑑みると、テストモードＴＭＳ用端子以外は、非テストモード時、つまり、テスト用信号を用いない通常動作を行う場合（以後、通常動作モードという。）に用いる端子と共有することも可能である。
【０００８】
したがって、二つのテスト方式を一つの被テスト対象回路に組み込む場合、スキャンパステストにおいては、少なくともテストモードＳＣＡＮ−ＥＮＡＢＬＥ専用の端子を、また、バウンダリスキャンテストにおいては、テストモード入力ＴＭＳ専用の端子を設ける必要があり、二つのテスト方式を一つの被テスト対象回路に組み込むには、テスト用端子の増加を伴うという問題がある。
そこで、この発明は、上記従来の未解決の課題に着目してなされたものであり、テスト用端子の増加を抑制し且つ、複数のテスト方式を一つの被テスト対象回路に組み込むことの可能なテスト回路を提供することを目的としている。
【０００９】
【課題を解決するための手段】
上記目的を達成するために、本発明の請求項１に係るテスト回路は、被テスト対象回路のテストを行う複数のテスト用回路と、入力されるテストモード指定情報に基づきテストモードを解析するテストモード解析手段と、前記複数のテスト用回路と、これらテスト用回路宛のテスト用入力信号の供給元及び各テスト用回路から出力されるテスト用出力信号の出力先との間に介挿された切替手段と、を備え、当該切替手段は、前記テストモード解析手段で解析されたテストモードに応じて前記テスト用入力信号の出力先のテスト用回路及び前記テスト用出力信号の入力元のテスト用回路を切り替えて前記テスト用入力信号及びテスト用出力信号を伝達するようになっていることを特徴としている。
【００１０】
また、請求項２に係るテスト回路は、前記テストモード指定情報は、前記テスト用回路へのテストベクタの先頭に付加されていることを特徴としている。
この請求項１及び２に係る発明では、被テスト対象回路に対してテストを行うためのテスト用回路を複数有している。また、これらテスト用回路と、これら各テスト用回路へテスト用入力信号を供給する供給元及びテスト用回路からのテスト用出力信号の出力先との間に切替手段が介挿されている。そして、入力されるテストモード指定情報に基づいてテストモードが解析され、切替手段では、この解析結果で特定されるテスト用回路へ前記供給元からのテスト用入力信号を出力するように、また、特定されたテスト用回路からのテスト用出力信号をその出力先宛に出力するよう、切替手段とテスト用回路との間でテスト用入力信号及びテスト用出力信号の授受先を切り替える。
【００１１】
したがって、例えば集積回路に組み込む場合、各テスト用回路へのテスト用入力信号を切替手段に入力するための端子及び各テスト用回路からのテスト用出力信号を切替手段から出力するための端子を設ければよく、各テスト用回路へのテスト用入力信号及びテスト用出力信号に応じた端子を設ける必要はないから、テスト用端子の増加を抑制し且つ複数のスキャンテスト回路によるテストを行うことが可能となる。
【００１２】
また、前記テストモード指定情報を、前記テスト用回路へのテストベクタの先頭に付加することにより、このテストモード指定情報をテストモード解析手段に供給するための端子を新たに設ける必要はない。
また、請求項３に係るテスト回路は、前記テスト用回路は、スキャンチェーンを用いてスキャン方式のテストを行うスキャンテスト回路であって、前記テストモード解析手段は、前記テストモード指定情報が付加されたテストベクタを入力し且つ前記テスト用回路のスキャンチェーンに接続されこれと共にスキャンチェーンを形成するフリップフロップを含んで構成されるフリップフロップ回路と、当該フリップフロップ回路の各フリップフロップの出力を入力し、これに基づきテストモードを特定するデコーダと、当該デコーダで前記テストモードが特定されたとき、前記テストベクタを前記テスト用回路のスキャンチェーンに直接入力するバイパス手段と、前記デコーダで前記テストモードが特定されたとき前記フリップフロップ回路の各フリップフロップの出力を保持する保持手段と、を備えることを特徴としている。
【００１３】
また、請求項４に係るテスト回路は、前記テスト用回路は、そのテスト方式がそれぞれ異なることを特徴としている。
この請求項４に係る発明では、テスト用回路はそのテスト方式が異なっている。したがって、一つの被テスト対象回路に対し、異なるテスト方式によりテストを行うことが可能となる。
【００１４】
さらに、請求項５に係るテスト回路は、前記テスト用回路は、前記被テスト対象回路を複数の領域に分割した分割領域毎に形成されていることを特徴としている。
この請求項５に係る発明では、テスト用回路は、被テスト対象回路を複数の領域に分割した分割領域毎に形成されている。したがって、テスト用回路毎にテストを行うことにより、被テスト対象回路に対し、その部分的なテストを行うことが可能となる。
【００１５】
【発明の実施の形態】
以下に、本発明の実施の形態を説明する。
まず、第１の実施の形態を説明する。
図１は、本発明におけるテスト回路の一例を示す概略構成図である。図１において、１０は、図示しない被テスト対象回路に対してバウンダリスキャンテストを行うための公知のバウンダリスキャン回路、２０は、前記被テスト対象回路に対して、スキャンテストを行うためのスキャン回路である。
【００１６】
そして、テスト用入力端子ｊ１〜ｊ４への各信号は、切替回路３０を介してバウンダリスキャン回路１０、スキャン回路２０及びテストモードレジスタ４０に出力可能に構成され、また、テストモードレジスタ４０は、所定の信号をスキャン回路２０に出力するようになっている。また、後述のリセット入力ＳＲＳＴ及びＴＲＳＴは、テストモードレジスタ４０に直接入力されるようになっている。
【００１７】
また、前記バウンダリスキャン回路１０のシリアル出力ＴＤＯ及びスキャン回路２０のシリアル出力ＳＯは、マルチプレクサ５０に入力され、テストモードレジスタ４０から出力される後述のモード解析信号ＴＭ１が、ハイレベルであるときには、バウンダリスキャン回路１０のシリアル出力ＴＤＯを選択し、ローレベルであるときには、スキャン回路２０のシリアル出力ＳＯを選択し、これがテスト用出力端子ｊ７に出力される。
【００１８】
前記バウンダリスキャン回路１０は、公知のバウンダリスキャン回路と同様であって、図示しない被テスト対象回路と接続されたフリップフロップ等の記憶素子で形成されるバウンダリスキャンチェーン１１及びＴＡＰコントローラ１２を備え、テストモード入力ＴＭＳ、シリアル入力ＴＤＩ、テストクロック入力ＴＣＫ、テストリセット入力ＴＲＳＴを入力し、シリアル出力ＴＤＯを出力する。
【００１９】
また、前記切替回路３０は、図１に示すように、バウンダリスキャン回路１０用の論理積回路３１〜３４と、スキャン回路２０用の論理積回路３５〜３８とで構成され、テスト用入力端子ｊ１への入力が、論理積回路３１及び３５の一方の入力端子に入力され、同様にテスト用入力端子ｊ２への入力が、論理積回路３２及び３６の一方の入力端子に入力され、同様に、テスト用入力端子ｊ３、ｊ４への入力が、論理積回路３３及び３７、論理積回路３４及び３８にそれぞれ入力される。また、これら論理積回路３１〜３８の他方の入力端子には、テストモードレジスタ４０のモード解析信号ＴＭ１が入力され、このとき、スキャン回路２０用の論理積回路３５〜３８には、モード解析信号ＴＭ１の反転信号が入力されるようになっている。
【００２０】
そして、前記テスト用入力端子ｊ１〜ｊ４には、スキャン回路２０によるスキャンテストを実行する場合には、スキャンテスト用の、テストモード入力ＳＥＮ、シリアル入力ＳＩＮ、テストクロックＳＣＫ及びテストリセット入力ＳＲＳＴが入力され、また、バウンダリスキャン回路１０によるバウンダリスキャンテストを実行する場合には、バウンダリスキャンテスト用のテストモード入力ＴＭＳ、シリアル入力ＴＤＩ、テストクロック入力ＴＣＫ、テストリセット入力ＴＲＳＴが入力されるようになっている。そして、これら信号は、それぞれ論理積回路３１〜３８に入力され、モード解析信号ＴＭ１に応じて、スキャン回路２０及びテストモードレジスタ４０、又はバウンダリスキャン回路１０に出力される。このとき、前記リセット入力ＳＲＳＴ及びテストリセット入力ＴＲＳＴは、切替回路３０を介さずに、直接テストモードレジスタ４０に入力される。
【００２１】
図２は、スキャン回路２０及びテストモードレジスタ４０の一例を示す構成図である。
前記スキャン回路２０は、例えば、マルチプレクスド・フリップフロップ方式のスキャン回路で構成され、公知のスキャン回路と同様に、被テスト対象回路と接続された、全てのフリップフロップＦＦのデータ入力ラインにマルチプレクサ２１を挿入し、各マルチプレクサ２１が、後述の論理積回路３５からの制御出力に応じてテスト対象の組み合わせ回路２５からの信号及びレジスタ出力ＲＯＵＴの何れかを選択してこれをフリップフロップＦＦに出力し、通常動作モードとスキャンチェーンのシフト動作モードとを切り替えることにより、スキャンテストを行う。
【００２２】
一方、前記テストモードレジスタ４０は、論理積回路３５の出力である、テストモード入力ＴＭＳ又はＳＥＮと、論理積回路３６の出力である、シリアル入力ＴＤＩ又はＳＩＮとが入力される論理積回路４１と、スキャン回路２０のスキャンチェーンに連結されたテストモード設定用の２ビットのフリップフロップ回路４２と、フリップフロップ回路４２の設定値に基づきテストモードをデコードするためのデコーダ４３と、このデコード結果によりフリップフロップ回路４２をバイパスするためのバイパス用マルチプレクサ４５と、モード解析信号ＴＭ２及び、論理積回路３５の出力である、テストモード入力ＴＭＳ又はＳＥＮが入力される論理積回路４７とから構成されている。そして、この論理積回路４７の出力が、スキャン回路２０の各マルチプレクサ２１にイネーブル出力ＥＮとして出力される。
【００２３】
前記フリップフロップ回路４２は、２つのフリップフロップｆ１及びｆ２と、これらフリップフロップの入力ラインに挿入されたマルチプレクサｍ１及びｍ２とから構成され、１段目のマルチプレクサｍ１には、論理積回路４１ の出力と、１段目のフリップフロップｆ１の出力がフィードバック入力される。このフリップフロップｆ１の出力は、２段目のマルチプレクサｍ２に入力され、このマルチプレクサｍ２には、２段目のフリップフロップｆ２の出力がフィードバック入力される。そして、これらマルチプレクサｍ１、ｍ２は、デコーダ４３から出力される後述のモード解析信号ＴＬＥがハイレベルであるときには、前段からの入力を選択してこれを出力し、モード解析信号ＴＬＥがローレベルであるときには、次段のフリップフロップｆ１、ｆ２からのフィードバック入力を選択してこれを出力する。
【００２４】
つまり、このフリップフリップ回路４２の各フリップフロップｆ１、ｆ２の出力は、モード解析信号ＴＬＥがハイレベルであるときには、論理積回路４１からの入力に応じた出力となり、モード解析信号ＴＬＥがローレベルであるときには、その出力を維持するようになっている。
また、各フリップフロップｆ１及びｆ２には、論理積回路３７の出力であるテストクロック入力ＳＣＫ又はＴＣＫが入力されると共に、テストリセット入力ＳＲＳＴ又はＴＲＳＴが切替回路３０を介さずにそのまま入力される。
【００２５】
このフリップフロップ回路４２の出力は、バイパス用マルチプレクサ４５に入力され、このバイパス用マルチプレクサ４５では、デコーダ４３からのモード解析信号ＴＬＥが、ハイレベルであるときには、フリップフロップ回路４２の出力を選択してこれをレジスタ出力ＲＯＵＴとして、スキャン回路２０の１段目のマルチプレクサ２１に入力する。逆に、モード解析信号ＴＬＥがローレベルであるときには、前記論理積回路４１に入力される、論理積回路３６の出力である、シリアル入力ＴＤＩ又はＳＩＮを、レジスタ出力ＲＯＵＴとして出力する。
【００２６】
前記デコーダ４３は、フリップフロップｆ１の出力ＦＦ０を下位ビット、フリップフロップ回路ｆ２の出力ＦＦ１を上位ビットとし、これら２ビットのデータに基づきテストモードを判断し、判断結果に応じて、モード解析信号ＴＬＥ、ＴＭ１及びＴＭ２を出力する。
そして、モード解析信号ＴＬＥはフリップフロップ回路４２の各マルチプレクサｍ１、ｍ２に入力されると共に、バイパス用マルチプレクサ４５に入力される。また、モード解析信号ＴＭ２は、論理積回路４７に入力される。
【００２７】
図３は、デコーダ４３で設定される動作モードの一例を示したものであって、フリップフロップｆ２の出力ＦＦ１が“０”であるときには、フリップフロップｆ１の出力ＦＦ０に関わらず、通常動作モードと判断し、モード解析信号ＴＬＥは“１”、ＴＭ１は“０”、ＴＭ２は“０”とする。また、フリップフロップｆ２の出力ＦＦ１が“１”、フリップフロップｆ１の出力ＦＦ０が“０”であるときには、第１のスキャンモードと判断し、モード解析信号ＴＬＥは“０”、ＴＭ１は“１”、ＴＭ２は“０”とする。また、フリップフロップｆ２及びｆ１の出力ＦＦ１及びＦＦ０が共に“１”であるときには、第２のスキャンモードと判断し、モード解析信号ＴＬＥは“０”、ＴＭ１は“０”、ＴＭ２は“１”とする。なお、“１”はハイレベル、“０”はローレベル、“Ｘ”はハイレベル、ローレベルの何れでもよいことを意味する。
【００２８】
したがって、通常動作モードの場合には、モード解析信号ＴＬＥが“１”となるから、フリップフロップ回路４２のマルチプレクサｍ１、ｍ２は、前段からの入力を選択してこれを出力し、またバイパス用マルチプレクサ４５がフリップフリップ回路４２の出力を選択し、これをレジスタ出力ＲＯＵＴとして論理積回路４７に出力する。このとき、モード解析信号ＴＭ２が“０”であることから、論理積回路４７の出力ＥＮはローレベルとなる。よって、スキャン回路２０では、各マルチプレクサｍ１、ｍ２により組み合わせ回路２５からの信号が選択され、レジスタ出力ＲＯＵＴを用いない通常の動作が行われる。
【００２９】
また、第１のスキャンモードの場合には、モード信号ＴＬＥが“０”となることからバイパス用マルチプレクサ４５が、論理積回路３６の出力である、シリアル入力ＴＤＩ又はＳＩＮを選択し、これをレジスタ出力ＲＯＵＴとしてスキャン回路２０に出力する。このとき、モード解析信号ＴＭ２が“０”であることから、論理積回路４７の出力ＥＮがローレベルとなり、スキャン回路２０では、各マルチプレクサｍ１、ｍ２により、組み合わせ回路２５の出力が選択され、レジスタ出力ＲＯＵＴを用いない通常の動作が行われる。また、このとき、フリップフロップ回路４２のマルチプレクサｍ１、ｍ２では、モード解析信号ＴＬＥがローレベルでありその次段のフリップフロップｆ１、ｆ２の出力を選択しこれを出力するから、フリップフロップｆ１、ｆ２の出力ＦＦ０、ＦＦ１が固定されることになり、つまり、第１のスキャンモードが維持されることになる。
【００３０】
一方、第２のスキャンモードの場合には、モード解析信号ＴＬＥが“０”となることから、バイパス用マルチプレクサ４５が論理積回路３６の出力である、シリアル入力ＴＤＩ又はＳＩＮを選択し、これをレジスタ出力ＲＯＵＴとしてスキャン回路２０に出力する。このとき、モード解析信号ＴＭ２が“１”であることから、論理積回路４７の出力ＥＮがハイレベルとなり、スキャン回路２０では、各マルチプレクサｍ１、ｍ２により、テストモードレジスタ４０のレジスタ出力ＲＯＵＴが選択され、これがスキャンチェーンを介してシリアル出力ＳＯとして出力される。また、このとき、フリップフロップ回路４２のマルチプレクサｍ１、ｍ２では、その次段のフリップフロップｆ１、ｆ２の出力を選択しこれを出力するから、フリップフロップｆ１、ｆ２の出力ＦＦ０、ＦＦ１が固定されることになり、つまり、第２のスキャンモードが維持されることになる。
【００３１】
図４（ａ）は、スキャン回路２０及びバウンダリスキャン回路１０に入力される、テストベクタ送信時のプロトコルの一例を示したものである。
従来、テストベクタを送信する際には、図４（ｂ）に示すように、リセット信号Ｄ１によりリセットを行った後に、シリアル入力としてテストベクタＤ３を送信するようにしているのに対し、本実施の形態においては、図４（ａ）に示すように、リセット信号Ｄ１によりリセットを行った後に、シリアル入力としてテストモードヘッダ情報Ｄ２を送信した後テストベクタＤ３を送信する。前記テストモードヘッダ情報Ｄ２は、テストモードを指定するための情報であって、そのビット数は、図２に示すテストモードレジスタ４０を構成するフリップフロップ回路４２のフリップフロップの出力ビット数と対応している。つまり、図２のフリップフロップ回路４２の場合には、２ビットのフリップフロップ回路４２であるから、テストモードヘッダ情報は２ビットの情報として設定される。
【００３２】
次に、第１の実施の形態の動作を、図５のタイムチャートを伴って説明する。なお、図５において、（ａ）はリセット入力ＳＲＳＴ、（ｂ）はテストクロック入力ＳＣＫ、（ｃ）はテストモード入力ＳＥＮ、（ｄ）はシリアル入力ＳＩＮ、（ｅ）はフリップフロップｆ１の出力ＦＦ０、（ｆ）はフリップフロップｆ２の出力ＦＦ１、（ｇ）はモード解析信号ＴＬＥ、（ｈ）はモード解析信号ＴＭ１、（ｉ）はモード解析信号ＴＭ２、（ｊ）はレジスタ出力ＲＯＵＴである。
【００３３】
今、図１に示すように、バウンダリスキャン回路１０とスキャン回路２０とを備えたテスト回路により図示しない組み合わせ回路に対し、スキャン回路２０によるスキャンテストを行うものとする。
ここで、図３において、第１スキャンモードが、バウンダリスキャン回路１０によるバウンダリスキャンテストを行うモード、第２スキャンモードが、スキャン回路２０によるスキャンテストを行うモードであるとすると、図示しない上位コンピュータでは、図４（ａ）に示すように、スキャン回路２０によるスキャンテスト用のテストベクタＤ３の先頭に、第２スキャンモードを指示するテストモードヘッダ情報Ｄ２として、“１”、“１”を付加し、この順に、シリアル入力ＳＩＮとして出力する。このシリアル入力ＳＩＮは、テスト用入力端子ｊ２に入力される。また、テスト用入力端子ｊ１には、テストモード入力ＳＥＮ、テスト用入力端子ｊ３には、テストクロック入力ＳＣＫ、テスト用入力端子ｊ４にはテストリセット入力ＳＲＳＴが入力される。
【００３４】
入力されたテストリセット入力ＳＲＳＴは、そのままテストモードレジスタ４０の各フリップフリップｆ１、ｆ２に供給され、時点ｔ１でテストリセット入力ＳＲＳＴが立ち上がると、フリップフロップｆ１、ｆ２の出力ＦＦ０、ＦＦ１が共に零になる。このため、デコーダ４３では、通常動作モードであると判断して出力ＴＬＥ、ＴＭ１、ＴＭ２を、“１、０、０”として出力する。
【００３５】
したがって、ＴＭ１＝０であることから、切替回路３０において、論理積回路３５〜３８が有効となり、各テスト用入力端子ｊ１〜ｊ４への入力信号は、テストモードレジスタ４０及びスキャン回路２０に供給される。一方、論理積回路３１〜３４は無効となり、その出力は変化しないから、バウンダリスキャン回路１０は動作しない。
【００３６】
そして、時点ｔ２でテストモードＳＥＮが立ち上がると、モード解析信号ＴＬＥが“１”であることから、フリップフロップ回路４２のマルチプレクサｍ１は論理積回路４１からの入力、つまり、シリアル入力ＳＩＮを選択しこれをフリップフロップｆ１に出力する。
したがって、時点ｔ３でテストクロック入力ＳＣＫが立ち上がった時点から、以後テストクロック入力ＳＣＫの立ち上がりに同期してこのシリアル入力ＳＩＮが順次フリップフロップｆ１及びｆ２に伝達され、時点ｔ２でテストモードＳＥＮが立ち上がってから２クロック経過した時点ｔ４で、フリップフロップｆ１及びｆ２の出力ＦＦ０及びＦＦ１は、テストモード情報の２ビットとなり、すなわち、ＦＦ０及びＦＦ１は“１”となる。
【００３７】
デコーダ４３では、フリップフロップｆ１及びｆ２の出力ＦＦ０及びＦＦ１の出力をもとに、テストモードを判定しており、時点ｔ４におけるフリップフロップｆ１、ｆ２の出力は、ＦＦ１＝ＦＦ０＝１であるから、前記図３から、第２のスキャンモードであると判定し、時点ｔ５でモード解析信号ＴＬＥ、ＴＭ１、ＴＭ２が、“０”、“０”、“１”に切り替わる。
【００３８】
このとき、モード解析信号ＴＭ１は、引き続きＴＭ１＝０であるから、テスト用入力端子ｊ１〜ｊ４への入力は引き続きテストモードレジスタ４０及びスキャン回路２０側に供給される。一方、論理積回路３１〜３４は無効のままであるから、バウンダリスキャン回路１０には、スキャン回路２０によるスキャンテスト用の各種信号の供給は行われない。
【００３９】
また、時点ｔ５でモード解析信号ＴＬＥが立ち下がるから、フリップフロップ回路４２のマルチプレクサｍ１、ｍ２が、それぞれ次段のフリップフロップｆ１、ｆ２の出力を選択するよう切り替わる。
したがって、フリップフロップｆ１及びｆ２の出力は、入力されたテストモード情報に固定されることになり、よって、デコーダ４３の出力は第２のスキャンモードに固定されることになる。
【００４０】
そして、デコーダ４３の出力が第２のスキャンモードであり、モード解析信号ＴＭ２がハイレベルとなり、また、テストモード入力ＳＥＮがハイレベルであることから、時点ｔ５で論理積回路４７の出力ＥＮが立ち上がる。このため、スキャン回路２０の各マルチプレクサ２１が、テストモードレジスタ４０からのレジスタ出力ＲＯＵＴを選択する。
【００４１】
このとき、モード解析信号ＴＬＥは“０”であり、バイパス用マルチプレクサ４５では、シリアル入力ＳＩＮを選択するから、スキャン回路２０には、スキャンテスト用のシリアル入力ＳＩＮが供給されることになり、スキャン回路２０において、シリアル入力ＳＩＮを用いたスキャンテストが行われることになる。
また、このとき、モード解析信号ＴＭ１は、ＴＭ１＝０であるから、マルチプレクサ５０によって、スキャン回路２０の出力ＳＯが選択され、これがテスト用出力端子ｊ７に出力される。
【００４２】
この状態から、スキャン回路２０によるスキャンテストが終了し、テストモードＳＥＮが立ち下がると、論理積回路４７の出力ＥＮも立ち下がる。
よって、スキャン回路２０では、レジスタ出力ＲＯＵＴに替えて、組み合わせ回路２５の出力を選択するよう動作し、スキャン回路２０におけるスキャンテストが終了する。
【００４３】
この状態から、次に、バウンダリスキャン回路１０によるバウンダリスキャンテストを行う場合には、このバウンダリスキャンテストを行うモードは、第１のスキャンモードであるから、上位コンピュータでは、図３に基づき、テストモード情報として、“１”、“０”を、バウンダリスキャンテスト用のシリアル入力ＴＤＩの先頭に付加し、この順に、シリアル入力ＴＤＩに対応するテスト用入力端子ｊ２に入力する。また、テスト用入力端子ｊ１にはテストモード入力ＴＭＳ、テスト用入力端子ｊ３にはテストクロック入力ＴＣＫ、テスト用入力端子ｊ４にはテストリセット入力ＴＲＳＴをそれぞれ入力する。
【００４４】
そして、テストリセット入力ＴＲＳＴが入力されることにより、テストモードレジスタ４０のフリップフロップｆ１、ｆ２がリセットされると、その出力ＦＦ０、ＦＦ１が零になることから、デコーダ４３の出力が、通常動作モードに切り替わる。よって、モード解析信号ＴＭ１が引き続き“０”を維持することから各テスト用入力端子への信号は引き続きテストモードレジスタ４０及びスキャン回路２０に供給される。
【００４５】
そして、上記と同様にしてテストモードヘッダ情報Ｄ２がフリップフロップｆ１、ｆ２に伝達され、フリップフロップｆ１及びｆ２の出力ＦＦ０及びＦＦ１が、ＦＦ０＝０、ＦＦ１＝１となると、この時点で、デコーダ４３により、第１のスキャンモードであると判定され、モード解析信号ＴＬＥ、ＴＭ１、ＴＭ２が、“０”、“１”、“０”に切り替わる。
【００４６】
このとき、モード解析信号ＴＬＥはローレベルであるから、フリップフロップ回路４２のマルチプレクサｍ１、ｍ２が、それぞれ次段のフリップフロップｆ１、ｆ２の出力を選択するよう切り替わる。したがって、フリップフロップｆ１及びｆ２の出力は、指定されたテストモードに固定されることになり、よって、デコーダ４３の出力は第１のスキャンモードに固定されることになる。
【００４７】
そして、デコーダ４３の出力が第１のスキャンモードとなると、モード解析信号ＴＬＥは“０”であるから、バイパス用マルチプレクサ４５がシリアル入力ＴＤＩを選択するため、スキャン回路２０には、バウンダリスキャンテスト用のシリアル入力ＴＤＩが供給されることになる。しかしながら、この場合、モード解析信号ＴＭ２は“０”であり、論理積回路４７の出力ＥＮはローレベルを維持するから、スキャン回路２０の各マルチプレクサ２１は、組み合わせ回路２５からの出力を選択する。よって、バウンダリスキャンテスト用のテストシリアル入力ＴＤＩがスキャン回路２０のスキャンチェーンに供給されることはない。
【００４８】
また、第１のスキャンモードであることから、モード解析信号ＴＭ１は“１”に切り替わる。よって、切替回路３０において、論理積回路３５〜３８が無効となり、変わって論理積回路３１〜３４が有効となり、各テスト用入力端子ｊ１〜ｊ４への入力が、バウンダリスキャン回路１０に供給されることになる。したがって、この時点から、バウダリスキャン回路１０が起動され、バウンダリスキャンテストが実行されることになる。
【００４９】
そして、このとき、モード解析信号ＴＭ１は“１”であることから、マルチプレクサ５０では、バウンダリスキャン回路１０のシリアル出力ＴＤＯを選択しこれをテスト用出力端子ｊ７に出力する。したがって、バウンダリスキャン回路１０によるテスト結果が外部に通知されることになる。
この状態から、バウンダリスキャン回路１０によるバウンダリスキャンテストが終了し、続いて、通常動作を行う場合には、リセット入力ＳＲＳＴ又はＴＲＳＴをテスト用入力端子ｊ４に入力する。これによって、上記と同様に、フリップフロップｆ１、ｆ２の出力ＦＦ０、ＦＦ１は零にリセットされるから、通常動作モードに切り替わり、モード解析信号ＴＬＥ、ＴＭ１、ＴＭ２＝“１、０、０”となる。
【００５０】
そして、モード解析信号ＴＭ１＝０であることから、論理積回路３５〜３８が有効となり、各テスト用入力端子ｊ１〜ｊ４への入力が、テストモードレジスタ４０及びスキャン回路２０に供給されることになるが、この場合、通常動作モードであり、各テスト用入力端子ｊ１〜ｊ４への入力は変化せず、また、モード解析信号ＴＭ２が“０”であることから、スキャン回路２０の各マルチプレクサ２１は、組み合わせ回路２５からの出力を選択することになり、スキャン回路２０によるスキャンテストが行われることはなく、また、組み合わせ回路２５の動作が妨げられることもない。
【００５１】
このように、テストモードレジスタ４０で動作モードを解析し、この解析の結果、バウンダリスキャン回路１０によるバウンダリスキャンテストを行う動作モードである場合には、各テスト用入力端子ｊ１〜ｊ４への入力信号をバウンダリスキャン回路１０に供給すると共に、バウンダリスキャン回路１０の出力を、テスト結果としてテスト用出力端子ｊ７に出力し、スキャン回路２０によるスキャンテストを行う動作モードである場合には、各入力信号をスキャン回路２０に供給すると共に、スキャン回路２０の出力を、テスト結果として出力するようにしたから、組み合わせ回路２５に対して、バウンダリスキャン回路１０によるテスト及びスキャン回路２０によるテストを行う場合であっても、バウンダリスキャン回路１０によるバウンダリスキャンテスト用のテスト端子及び、スキャン回路２０によるスキャンテスト用のテスト端子を個別に設ける必要はなく、これらテスト用端子を共用することができる。
【００５２】
したがって、例えば組み合わせ回路及びテスト回路を集積回路に搭載するような場合であっても、テスト回路毎に個別にテスト用端子を必要としないから、二つのテスト方式によるテスト回路を一つの組み合わせ回路に組み込む場合であっても、テスト用端子の増加を抑制することができる。つまり、上記のようにバウンダリスキャン回路１０及びスキャン回路２０を組み込む場合、前述のように、その一部の信号については他の信号用の端子を流用することが可能であるが、スキャンパステストにおいては、少なくともテストモードＳＥＮ専用の端子、また、バウンダリスキャンテストにおいては、テストモード入力ＴＭＳ専用の端子を設ける必要がある。しかしながら、上述のように、動作モードに応じて、テスト用入力端子への入力信号の供給先を切り替えるようにしているから、テストモード入力ＳＥＮ用の端子とＴＭＳ用の端子とを共通にすることができ、その分、テスト用端子の増加を防止することができる。
【００５３】
また、このとき、動作モードを指定する情報をシリアル入力ＴＤＩ又はＳＩＮの先頭に付加するようにしたから、この動作モードを指定する情報用の端子を新たに設ける必要はなく、動作モードを指定するための端子の増加を伴うことなく、動作モードを指定する情報をテストモードレジスタ４０に伝達することができる。
【００５４】
次に、本発明の第２の実施の形態を説明する。
この第２の実施の形態は、図６に示すように、上記第１の実施の形態と同等のスキャン回路を二つ設けたものであり、スキャンチェーンＣＨＮ１及びＣＨＮ２を備えている。
この第２の実施の形態におけるテストモードレジスタ４０ａは、上記第１の実施の形態におけるテストモードレジスタ４０と同等に構成されているが、論理積回路４７に替えて、論理積回路４７ａ及び論理積回路４７ｂを備えている。
【００５５】
この第２の実施の形態では、テスト用入力端子ｊ１〜ｊ４への入力は、そのまま、テストモードレジスタ４０ａに入力される。
そして、テストモードレジスタ４０ａでは、上記第１の実施の形態と同様に動作し、テストモードヘッダ情報に応じたモード解析信号ＴＬＥ、ＴＭ１、ＴＭ２を生成し、これらモード解析信号に応じたレジスタ出力ＲＯＵＴを出力する。
【００５６】
前記論理積回路４７ａは、デコーダ４３からのモード解析信号ＴＭ２の反転信号とテストモードＳＥＮとを入力し、これらの論理積をスキャンイネーブルＳＥ１として、スキャンチェーンＣＨＮ１を構成する、各マルチプレクサに出力する。また、論理積回路４７ｂは、デコーダ４３からのモード解析信号ＴＭ２とテスモードＳＥＮとを入力し、これらの論理積をスキャンイネーブルＳＥ２として、スキャンチェーンＣＨ２を構成する、各マルチプレクサに出力する。
【００５７】
そして、スキャンチェーンＣＨ１及びＣＨ２の図示しない各マルチプレクサは、上記第１の実施の形態と同様に、スキャンイネーブルＳＥ１、ＳＥ２がハイレベルであるとき、後述のテストモードレジスタ４０ａからのレジスタ出力ＲＯＵＴを選択し、スキャンイネーブルＳＥ１、ＳＥ２がローレベルであるとき、組み合わせ回路の出力を選択する。そして、テストクロック入力ＳＣＫ及びテストリセット入力ＳＲＳＴを入力し、前記スキャンイネーブルＳＥ１又はＳＥ２及びレジスタ出力ＲＯＵＴに基づいて、公知のスキャンテストを行うようになっている。
【００５８】
そして、これらスキャンチェーンＣＨＮ１及びＣＨＮ２の出力ＳＯＵＴ１及びＳＯＵＴ２は、マルチプレクサ５５に入力され、マルチプレクサ５５では、前記モード解析信号ＴＭ２が“０”であり、スキャンチェーンＣＨＮ１によるテストを行う第１スキャンモードである場合には、スキャンチェーンＣＨＮ１の出力ＳＯＵＴ１を選択し、モード解析信号ＴＭ２が“１”であり、スキャンチェーンＣＨＮ２によるテストを行う第２スキャンモードでる場合には、スキャンチェーンＣＨＮ２の出力ＳＯＵＴ２を選択し、これをテスト用出力端子ｊ７に出力する。
【００５９】
次に、第２の実施の形態の動作を説明する。
今、スキャンチェーンＣＨＮ１によりスキャンテストを行うものとする。
上記第１の実施の形態と同様に、図示しない上位コンピュータでは、スキャンチェーンＣＨＮ１のスキャンテストを行うためのテストモードヘッダ情報をテストベクタの先頭に付加し、スキャンリセットＳＲＳＴに続いてこれをシリアル入力ＳＩＮとして、テストモードレジスタ４０ａに供給すると共に、テストクロック入力ＳＣＫ及びテストモード入力ＳＥＮを供給する。
【００６０】
テストリセット入力ＳＲＳＴが入力されることにより、フリップフロップｆ１及びｆ２がリセットされてその出力ＦＦ０及びＦＦ１が零となり、これに伴って、通常動作モードと判定されて、モード解析信号ＴＬＥ、ＴＭ１、ＴＭ２が、“１、０、０”となる。
したがって、シリアル入力ＳＩがフリップフロップｆ１及びｆ２に伝達され、テストモードとして、第１スキャンモードと判定された時点で、フリップフロップｆ１及びｆ２によりこのモードが保持される。そして、モード解析信号ＴＬＥが“０”であることから、バイパス用マルチプレクサ４５によりシリアル入力ＳＩＮが選択されてこれがレジスタ出力ＲＯＵＴとしてスキャンチェーンＣＨＮ１及びＣＨＮ２に出力され、また、モード解析信号ＴＭ２が“０”であることから、論理積回路４７ａの出力であるスキャンイネーブルＳＥ１がハイレベルとなり、論理積回路４７ｂの出力であるスキャンイネーブルＳＥ２はローレベルとなる。
【００６１】
したがって、スキャンチェーンＣＨＮ１では、レジスタ出力ＲＯＵＴを選択しこれに基づいてスキャンテストを行い、また、モード解析信号ＴＭ２がローレベルであることから、マルチプレクサ５５がスキャンチェーンＣＨＮ１の出力ＳＯＵＴ１を選択し、これを出力する。
一方、スキャンチェーンＣＨＮ２では、スキャンイネーブルＳＥ２がローレベルであり組み合わせ回路の出力を選択するから、スキャンチェーンのシフト動作は行われない。
【００６２】
この状態から、テストモード入力ＳＥＮがローレベルに切り替わると、論理積回路４７ａ及び４７ｂの出力が共にローレベルとなり、スキャンチェーンＣＨＮ１及びＣＨＮ２では、組み合わせ回路の出力を選択する状態となる。
そして、次に、スキャンＣＨＮ２に対するスキャンテストを行う場合には、上記と同様にして、テストモードヘッダ情報として、第２のスキャンモードに相当する情報をテストベクタに付加し、これをシリアル入力ＳＩＮとしてテストリセット入力ＳＲＳＴに続いて供給し、また、テストクロック入力ＳＣＫ及びテストモード入力ＳＥＮを供給する。
【００６３】
これによって、シリアル入力ＳＩＮがフリップフロップｆ１、ｆ２に伝達され、その出力ＦＦ０、ＦＦ１がテストモードヘッダ情報に応じた値となり、デコーダ４３で第２スキャンモードであると判断される。したがって、その出力ＴＬＥ、ＴＭ１、ＴＭ２が“０、０、１”となり、モード解析信号ＴＭ２が“１”となることから、今度は、論理積回路４７ｂの出力ＳＥ２がハイレベルとなり、スキャンチェーンＣＨＮ２では、レジスタ出力ＲＯＵＴを読み込みこれに基づいてスキャンテストを行う。一方、論理積回路４７ａの出力はローレベルとなるから、スキャンチェーンＣＨＮ１では、レジスタ出力ＲＯＵＴの読み込みは行わない。よってスキャンチェーンＳＨＮ１ではスキャンテストは行われない。
【００６４】
このように、この第２の実施の形態においては、入力される一つのスキャンテスト用信号に基づいて、二つのスキャンチェーンＣＨＮ１及びＣＨＮ２に対してそれぞれ個別にスキャンテストを行うことができる。したがって、この場合も上記第１の実施の形態と同様に、スキャンチェーンＣＨＮ１及びＣＨＮ２毎に、テスト用の入力端子及び出力端子を設けることなく複数のスキャンチェーンＣＨＮ１及びＣＨＮ２に対してスキャンテストを行うことができると共に、このように、複数のスキャンチェーンに対してスキャンテストを個別に行うことができるから、テスト対象の組み合わせ回路を複数の領域に分割し、この分割領域毎にスキャンチェーンを形成し、一つの組み合わせ回路に対し複数のスキャンチェーンを形成することによって、例えば、組み合わせ回路のテストを行う際に、その特定の部分についてのみスキャンテストを行うことができる。よって、部分的にテストを行う場合等に効果的である。
【００６５】
また、スキャンチェーンの長さを短く形成することができるため、一つのスキャンチェーンに対するテスト時間の短縮を図ることができる。よって、組み合わせ回路の一部についてのみテストを行いたい場合には、この部分のみテストを行えばよいから、テストに要する所要時間を短縮することができ、効率よくテストを行うことができる。
【００６６】
なお、上記第１の実施の形態においては、組み込み回路２５に対して、バウンダリスキャンテスト方式と、スキャンテスト方式との二つのテスト方式を組み込むようにした場合について説明したが、これに限るものではなく、２以上のテスト方式であっても組み込むことが可能であり、スキャンチェーンを用いてテストを行うテスト方式であれば組み込むことができる。
【００６７】
同様に、上記第２の実施の形態においては、スキャンチェーンを二つ構成し、テスト回路を２つ形成した場合について説明したが、これに限るものではなく、２以上のスキャン回路を構成した場合であっても適用することができる。
このように、組み込み回路に対して、２以上のテスト方式或いは２以上のスキャンチェーンを組み込むようにした場合には、形成されているスキャンチェーンの数に応じて、デコーダ４３の出力ビット数を設定するようにすればよく、すなわち、デコーダ４３の出力から何れのスキャンチェーンに対するテストを行うモードであるのかを特定可能な信号を出力するように設定すればよい。
【００６８】
また、上記第２の実施の形態においては、図６に示すように、シリアル入力ＳＩＮを、テストモードレジスタ４０ａを介して、各スキャンチェーンにレジスタ出力ＲＯＵＴとして供給するようにした場合について説明したが、これに限るものではなく、上記第１の実施の形態と同様に、入力される各信号を、テストモードレジスタ４０ａにより解析したテストモードに応じて、一方のスキャンチェーンと他方のスキャンチェーンとの何れか一方のみに分配するようにしてもよい。
【００６９】
逆に、上記第１の実施の形態において、図６に示すように、シリアル入力ＳＩＮ又はＴＤＩを、テストモードレジスタ４０を介してバウンダリスキャン回路１０又はスキャン回路２０にレジスタ出力ＲＯＵＴとして供給するようにすることも可能である。
ここで、第１の実施の形態において、バウンダリスキャン回路１０及びスキャン回路２０がテスト用回路及びスキャンテスト回路に対応し、テストモードレジスタ４０がテストモード解析手段に対応し、切替回路３０及びマルチプレクサ５０が切替手段に対応し、バイパス用マルチプレクサ４５がバイパス手段に対応し、モード解析信号ＴＬＥがローレベルのときマルチプレクサｍ１、ｍ２がフリップフロップｆ１、ｆ２の出力をそれぞれ選択しこれをフリップフロップｆ１、ｆ２に出力する処理が保持手段に対応し、テストモードヘッダ情報がテストモード指定情報に対応している。
【００７０】
また、第２の実施の形態において、スキャンチェーンＣＨＮ１及びＣＨＮ２をそれぞれ有するスキャン回路がテスト用回路及びスキャンテスト回路に対応し、論理積回路４７ａ及び４７ｂとマルチプレクサ５５とが切替手段に対応している。
【００７１】
【発明の効果】
以上説明したように、本発明の請求項１乃至５に係るテスト回路によれば、テストモード指定情報に基づいてテストモードを解析し、その結果に応じて、テスト用入力信号の出力先のスキャンテスト回路等のテスト用回路及びテスト用出力信号の入力元のテスト用回路を切り替えるようにしている。したがって、例えば集積回路に組み込むような場合には、各テスト用回路宛のテスト用入力信号を切替手段に入力するための端子と各テスト用回路からのテスト用出力信号を切替手段から取り出すための端子とを設ければよく、各テスト用回路における信号毎にこれを入出力するための端子を設ける必要はない。よって、被テスト対象回路に対し、複数のテスト用回路によりテストを行うことができると共に、これに伴い生じる各テスト用回路におけるテスト用信号を授受するための端子の増加を低減することができる。
【００７２】
特に、請求項２に係るテスト回路では、テストモード指定情報を、テスト用回路宛のテストベクタの先頭に付加したから、このテストモード指定情報をテストモード解析手段に伝達するための端子を新たに設ける必要はない。
また、請求項４に係るテスト回路では、テスト用回路毎に異なるテスト方式でテストを行うようにしたから、一つの被テスト対象回路に対して異なるテスト方式によるテストを行うことができる。
【００７３】
また、請求項５に係るテスト回路では、被テスト対象回路を複数の領域に分割した分割領域毎にテスト用回路を形成し、このテスト用回路毎にテストを行うようにしたから、一つの被テスト対象回路に対してそのテストを部分的に行うことができ、一つのスキャンテストに要する処理時間の短縮を図ることができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態におけるテスト回路の一例を示す概略構成図である。
【図２】図２のテストモードレジスタ４０及びスキャン回路２０の概略構成を示すブロック図である。
【図３】デコーダ４３で設定される動作モードの一例である。
【図４】テストベクタの送信プロトコルの一例である。
【図５】テストモードレジスタ４０の動作説明に供するタイムチャートである。
【図６】本発明の第２の実施の形態におけるテスト回路の一例を示す概略構成図である。
【符号の説明】
１０ バウンダリスキャン回路
１１ バウンダリスキャンチェーン
１２ ＴＡＰコントローラ
２０ スキャン回路
２１ マルチプレクサ
２５ 組み合わせ回路
３０ 切替回路
３１〜３８ 論理積回路
４０ テストモードレジスタ
４１ 論理積回路
４２ フリップフロップ回路
４３ デコーダ
４５ バイパス用マルチプレクサ
４７ 論理積回路
５０ マルチプレクサ
Claims (5)
- 被テスト対象回路のテストを行う複数のテスト用回路と、
入力されるテストモード指定情報に基づきテストモードを解析するテストモード解析手段と、
前記複数のテスト用回路と、これらテスト用回路宛のテスト用入力信号の供給元及び各テスト用回路から出力されるテスト用出力信号の出力先との間に介挿された切替手段と、を備え、
当該切替手段は、前記テストモード解析手段で解析されたテストモードに応じて前記テスト用入力信号の出力先のテスト用回路及び前記テスト用出力信号の入力元のテスト用回路を切り替えて前記テスト用入力信号及びテスト用出力信号を伝達するようになっていることを特徴とするテスト回路。 - 前記テストモード指定情報は、前記テスト用回路へのテストベクタの先頭に付加されていることを特徴とする請求項１記載のテスト回路。
- 前記テスト用回路は、スキャンチェーンを用いてスキャン方式のテストを行うスキャンテスト回路であって、
前記テストモード解析手段は、前記テストモード指定情報が付加されたテストベクタを入力し且つ前記テスト用回路のスキャンチェーンに接続されこれと共にスキャンチェーンを形成するフリップフロップを含んで構成されるフリップフロップ回路と、
当該フリップフロップ回路の各フリップフロップの出力を入力し、これに基づきテストモードを特定するデコーダと、
当該デコーダで前記テストモードが特定されたとき、前記テストベクタを前記テスト用回路のスキャンチェーンに直接入力するバイパス手段と、
前記デコーダで前記テストモードが特定されたとき前記フリップフロップ回路の各フリップフロップの出力を保持する保持手段と、を備えることを特徴とする請求項２記載のテスト回路。 - 前記テスト用回路は、そのテスト方式がそれぞれ異なることを特徴とする請求項１乃至３の何れかに記載のテスト回路。
- 前記テスト用回路は、前記被テスト対象回路を複数の領域に分割した分割領域毎に形成されていることを特徴とする請求項１乃至４の何れかに記載のテスト回路。
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007199055A (ja) * | 2005-12-23 | 2007-08-09 | Arm Ltd | 診断モード切り替え装置及びその方法 |
| JP2017083421A (ja) * | 2015-10-27 | 2017-05-18 | 晶心科技股▲ふん▼有限公司Ａｎｄｅｓ Ｔｅｃｈｎｏｌｏｇｙ Ｃｏｒｐｏｒａｔｉｏｎ | 電子システムならびにシステム診断回路およびその動作方法 |
-
2002
- 2002-12-06 JP JP2002355492A patent/JP2004191055A/ja active Pending
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