KR970011375B1 - 다수의 회로 소자의 자기-테스트 제어 장치 및 방법 - Google Patents

다수의 회로 소자의 자기-테스트 제어 장치 및 방법 Download PDF

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Abstract

없음.

Description

다수의 회로 소자의 자기-테스트 제어 장치 및 방법
제1도는 본 발명에 따른 내장형 자기 테스트 장치를 포함하는 디지탈 회로부의 블록도.
제2도는 제1도의 회로에 포함된 표준 내장형 자기 테스트 리소스 인터페이스 제어기(Built-In Self-Test Resource Interface Controller)의 상태도.
제3도는 제2도의 SBRIC의 블록 개략도.
* 도면의 주요부분에 대한 부호의 설명
20 : 사용자 데이타 테스트 레지스터(User Data Test Register)(UTDR),
21 : 테스트 제어기22 : 유휴(IDLE)상태
24 : BIST 실행 상태26 : 실패(불합격)(FAIL) 상태
28 : 대기(WAIT) 상태30 : 통과(합격)(PASS) 상태
기술분야
본 발명은 디지탈 회로 내부의 둘 또는 그 이상의 자기 테스트 소자의 테스트를 제어하는 장치 및 그 동작 방법에 관한 것이다.
발명의 배경
설계자가 회로 내에 다스의 기능을 부가시키기 위한 노력으로, 최근의 디지탈 회로에는 회로 요소의 보다 큰 배열(예를 들어, RAMs, ROMs, CAMs, FIFOs 및 Random Logic blocks)이 포함되어 있다. 최근의 디지탈 회로 밀도의 증가로 인하여, 그 목적으로 설계된 종래의 외부 테스트 기계(external testing machine)와 함까 이러한 회로를 테스트하는 어려움도 크게 증가되어 왔다. 그 결과, 그 자체를 테스트 할 수 있는 기능을 구비한 회로 소자를 각각 설계, 즉, 각각의 소자에 내장형 자기 테스트(BIST) 기능(Built-in Selft-Test capability)을 부여하기 위해 많은 노력을 기울였다. BIST 기능을 갖춘 회로 소자의 예는 1989년 10월 3일자에 허여된 미국 특허 제4,872,168호 및 1992년 2월 25일자에 허여된 미국 특허 제5,091,908호에 기재되어 있으며, 이들 두 특허는 현재의 양수인인 AT&T Bell Laboratories에 양되어 있다.
그러나, BIST 기능을 갖춘 각각의 회로 소자가 초대규모 집적(VLSI)회로의 내부에 있지만, 테스트의 어려움을 해결하지 못하고 있다. BIST 기능을 갖는 다종의 소자를 통합한 VLSI 회로의 테스트에 있어서, 자기 테스트를 개시하기 우하여 테스트 제어기로부터 각각의 BIST 기능을 갖는 소자까지 제어 신호를 연결시키는 인터페이스를 회부 내부에 설채해야 한다. 또한, 그 인터페이스는 데스트 완료 시에 각각의 BIST 기능을 갖춘 소자에 의해 발생되는 테스트 시그니쳐(test signature)를 래치(저장)하여 그 테스트 시그니쳐를 테스트 제어기에 연속으로 전송시킨다.
BIST 기능을 갖춘 RAM 소자에 대한 이러한 인터페이스를 제공하는 한 방법이 “Proceedings of the 8gh international Custom Microelectronics Conference(런던 영국)”에서 간행된 H. N. Scholz 등의 “ASIC Implementation of Boundary-Scan and BIST”pp.43.1-43.9에 기술되어 있다. 이 문헌에 있어서, Scholz 등은, 테스트 제어기의 개시 신호에 응답하여 각각의 BIST 기능을 갖춘 RAM의 자기 테스트를 개시하기 위한 내장형 자기 테스트(BIST) 리소스 인터페이스 제어기(Built-InSelf-Test Resource Interface Controller)(BRIC)를 기술하고 있다. 테스트의 완료 시에, RMA은 테스트 결과를 나타내는 테스트 시그니쳐(test signature)를 발생하며, 그것은 BRIC에 기억(즉, 래치)된다.
이 방법의 단점은 각각의 BIST 기능을 갖춘 RAM에 대하여 각각의 BRIC가 필요하다는 점이다. 따라서, 기능을 갖춘 RAM의 자기 테스트의 대응하는 BRIC에 의한 스케줄링(실시 시기 관리 : Scheduling) 뿐만 아니라, 대응하는 BRIC의 테스트 시그니쳐의 수집(collection)도 테스트 제어기에 의해 조성 되어야 한다. 그 결과, 테스트 제어기는 그러한 임무를 실행하기 위하여 고도의 처리를 행할 수 있는 능력이 있어야 하고, 그의 복잡성 및 비용이 상승한다.
따라서, 테스트 제어기의 복잡성을 감소시키기 위하여, 다수의 상이한 종류의 BIST 기능을 갖춘 소자의 자기 테스트를 스케줄링 관리를 행하고, 소자의 수집된 테스트 시그니쳐(collective test signature)를 래치하는 내장형 자기 테스트 제어 장치가 필요하다.
발명의 요약
본 발명에 따른 양호한 실시예에 있어서, 예를 들어, RAM, ROM, FIFO, CAM 및 랜덤 논리 소자와 같은 모듈을 각각 구비한 최소한 2개의 BIST 기능을 갖춘 소자를 포함하는 디지탈 회로를 위한 내장형 자기 테스트 장치가 제공된다. 그 제어 장치는 각각의 BIST 능력을 갖춘 소자에 테스트 장치가 제공된다. 그 제어 장치는 각각의 BIST 능력을 갖춘 소자에 대하여 각각의 자기 테스트를 개시시키기 위한 테스트 명령 신호를 공급하는 최소한 하나의 표준 내장형 자기 테스트 리소스 인터페이스 제어기(SBRIC)를 포함한다. 그 SBRIC는 전형적으로 유한 상태 기계를 포함하고, 또한, 테스트 시그니쳐를 저장하기 위한 최소한 하나의 놀리 게이트를 더 포함한다.
본 발명의 다른 관점에 있어스 다수의 BIST 기능을 갖춘 소자를 포함하는 디지탈 회로를 위한 내장형 자기 테스트 제어 장치가 제공된다. 그 제어 장치에는 직렬로 데이지 체인(daisy chain) 결합된 다수의 SBRIC가 되어 있다. 그 체인의 제1 SBRIC는 그 SBRIC에 병렬로 접속된 BIST 기능을 갖춘 소자의 제1그룹 또는 제1스테이지(stage)의 자기 테스트를 개시 시킨다. 체인의 연속되는 각각의 SBRIC는 체인 내의 이전의 SBRIC에 발생된 제어 신호에 응답하여, 그 SBRIC와 연관되어 있는 대응하는 연속 스테이지의 BIST 기능을 갖춘 소자의 자기 테스트를 개시시켜, 소자의 스테이지는 순차적으로 테스트 된다. 각각의 SBRIC는 그 SBRIC와 관계되어 있는 연관 스테이지의 BIST 기능을 갖춘 소자의 전체의 테스트 시그니쳐를 저장하는 최소한 하나의 테스트 레지스터를 포함한다. SBRIC가 직렬로 데이지 체인 접속됨으로 인하여, 대응하는 SBRIC에 래치되는 각각의 스테이지의 테스트 시그니쳐는 다른 SBRIC에 의해 보유된 테스트 시그니쳐와 유리하게 연결되어 있다. 따라서, SBRIC의 체인에 의해 결과적으로 보유되는 테스트 시그니쳐의열(srting)은 경계 주사(boundary scan)와 같은 기술을 이용하여 유리하게 시프트 아웃(shifted out)될 수 있다.
제1도는 다수의 개별적인 회로 소자(121122123…12m)로 구성된 디지탈 회로(10)의 개략 블록도인데, 여기서, m은 2보다 크거나 같은 정수이다. 소자(121-12m)는 둘 또는 그 이상의 그룹 또는 스테이지(141142143…14m)로 배열되어 되는데, 여기서, n은 m보다 작거나 같은 정수이다. 소자(121-12m)의 각각은 예를 들어, RAM, ROM, COAM, FIFO 또는 랜덤 논리 소자(Random Logic Element)와 같은 디지탈 논리 소자의 형태를 취하고, 내장형 자기 테스트 기능을 갖추고 있다. 다시 말하면, 소자(121-12m)는 각각 BIST기능을 갖춘 소자들이다. 회로(10)에 존재하는 소자(121-12m)의 수 및 종류는 그 기능에 의존하고, 갯수 또는 배열은 제1도에 도시된 것과 동일하거나 다르게, 즉 보다 많거나 적은 수의 소자가 배열될 수 있다. 또한, 회로(10)에는 BIST 기능이 없도록 다른 종류의 소자(도시되지 않음)가 포함될 수도 있다.
일반적인, 각각의 BIST 기능을 갖춘 소자(121-12m)의 자기 테스튼 SBIST 신호로 칭하게 되는 게시 BIST 신호를 각각의 소자에 인가함으로서 실행된다. 각각 BIST 기능을 갖춘 소자(121-12m)는 SBIST 신호에 응답하여, 그 특정 구조에 따라 자기 테스트 루틴을 실행한다. 소자(121-12m) 각각이 실행하는 자기 테스트 결과는 각각의 소자 내부에 있는 BIST 플래그(flag)로 칭하는 플래그(도시되지 않음)의 상태에 반영된다. 일반적으로, 소자(121-12m) 각각의 내부의 BIST 플래그(통상 1비트의 폭으로 구성되)는 “통과(합격)”(자기 테스트가 성공)의 상태에 대해서 0으로 설정되고, “실패(불합격)”(자기 테스트가 성공하지 못함)의 상태에 대해서 2진수의 1로 설정된다. 그 BIST 플래그의 상태는 그 소자의 “테스트 시그니쳐”로 작용한다. BIST 플러그가 설정되면, 소자 각각은 그 소자가 이하 BC 신호로 BIST 완료 신호를 발생하며, 그 신호를 소자가 BIST 루틴을 완결했음을 나타낸다.
심지어, BIST 기능을 갖춘 소자(121-12m)가 자기 테스트가 각각 이루어진 것으로 나타나도, 하나 혹은 그 이상의 소자는 BIST 플래그가 이진수의 0으로 고정(예를 들어, 에러로 인하여 BIST 글래그가 성공된 테스트를 타나탬)되는 경우가 있기 때문에 소자에 결함이 있는 경우가 있다. 이와 같은 “허위 긍정(false positive)”테스트 결과를 피하기 위해서, 소자(121-12m) 각각에는 테스트의 완료 시에 BFC 신호라고 칭하는 BIST 플래그 체크 신호(flag check signal)가 공급된다. BFC 신호는 각각의 소자 내의 BIST 플래그의 반전(toggle)시키기 위해 작용한다. 만일, BFC 신호에 응답하여 BIST 팰개그가 반전(즉, 상태 변경)하면, 그 소자 내의 BIST 플래그의 상태에 의해 반영된 테스트 결과는 실제로 정확하게 된다.
본 발명에 따라, 회로(10)의 내부의 BIST 기능을 갖춘 소자(121-12m)의 BIST 기능 제어는 BIST 제어장치(16)에 의해 실현된다. 그 제어 장치(16)는 최소한 하나의 표준 BIST 리소스 인터페이스 제어기(Standard BIST Resource Interface Controllers)로 구성되지만, 다수의 표준 BIST 리소스 인터페이스 제어기(BRIC)(181182183…18m)로 구성되는 것이 바람직하며, 그 SBRIC 각각은 소자의 스테이지 (141-14m)에 대응하는 한 스테이지의 BIST 기능을 갖춘 소자을 각각 제어한다. 제2도 및 제3도를 참조하여 아래에 상세히 설명한 것 처럼, SBRIC(181-18m) 각각은 일반적으로 5-상태의 유한-상태 기계로 되어 있는데, 그 유한-상태 기계는 스테이지의 소자들에 SBIST신호 전송하여 대응하는 스테이지의 (181-18m)들의 테스트를 개시한다. 또한, 테스트 완료 시에, SBRIC(181-18m)들의 테스트를 개시한다. 또한, 테스트 완료 시에, SBRIC(181-18m) 각각은 BIST 플래그가 0으로 고정되어 있는지의 여부를 체크하여 각각의 소자의 BIST 플래그를 반전시키기 위해 상응하는 스테이지의 소자에 BFC 신호를 전송한다.
SBRIC(181-18m) 각각은 SBIST 신호 및 BFC 신호를 공급할 뿐만아니라, 그에 대응하는 스테이지으 소자의 테스트 시그니쳐를 저장하는 역할을 한다. 그 테스트 스테이지의 소자의 테스트 시그니쳐를 저장하는 역할을 한다. 그 테스트 시그니쳐는, 이후에 기술된 것 처럼, 각각의 SBRIC에서 일반적으로 하나 또는 그 이상의 플립-플롭의 형태를 취하는 사용자 데이타 테스트 레지스터(User Data Test Register)(UTDR)(20)에 기억된다. SBRIC(181-18m)의 각각의 (UTDR)(20)은 제어 장치(16)에 있어서 다른 SBRIC의 UTDR에 직렬로 접속된다. 이러한 방식에 있어서, SBRIC(181-18m)에 의해 보유된 테스트 시그니쳐는 관련되고, 경계 주사와 같은 기술에 의해 제어 장치(16)로 부터 시프트-아웃될 수 있다. 예를들면, 제어 장치(16)에 있어서, SBRIC(181-18m)는 제1 SBRIC(181)의 UTDR(20)의 입력이 경계 주사 테스트 제어기(21)의 테스트 데이타 출력(Test Data Output)(TDO)에 결합되고, 최종의 SBRIC(18m)의 UTDR의 출력은 제어기(21)의 테스트 데이타 입력(Test Data Input)(TDI)에 결합되어 있다. 상기와 같이하여, SBRIC(181-18m)에 의해 보유되어 연결된 테스트 시그니쳐는 SBRIC의 장치(16)를 통해 kn 비트의 열(스트링)을 시프팅하여 경계 주사 테스트 제어기에 시프트 출력시킬 수 있다. 여기서,k1 이며, SBRIC 당 플립-플롭(도시되지 않음)의 수에 상응한다.
상술한 것 처럼, 일반적으로 SBRIC(181)(여기서 i=1,2,3…n)로 표시되는 SBRIC(181-18m)의 각각은 5-상태의 유한-상태 기계로 구성되거, 그 상태로는 제2도에 도시되어 있다. 제2도에 도시된 것 처럼, SBRIC(181)의 5-상태는 활동 유휴(IDLE) 상태(22), BIST 실행 상태(24), 실패(불합격)(FAIL) 상태(26), 대기(WAIT) 상태(28), 통과(PASS) 상태(30)를 포함한다. SBRIC(181)는 동작의 초기에 제2도의 유휴(IDLE) 상태로 들어가는데, 이 시간 동안에는 SBRIC가 휴지 상태(dormant)에 있다. 두 개의 신호, 즉 이후에 RB로 칭하게 되는 BIST 실행 신호(Run BIST)와 이후에 SBC1-1로 칭하게 되는 SBRIC 완료 신호(181-1)의 두 신호 중 어느 한 신호가 이진수의 0의 값을 갖는 동안에, SBRIC(181) 유휴 상태(22)로 유지된다. 그 신호(RB)는 제1도의 테스트 제어기(21)에 의해 발생되고, SBRIC(181)에 전송된다. 테스트 제어기(21)는 신호(RB)의 논리 상태를 이진수의 0에서 이진수의 1로 되게 함으로써, 각각 대응하는 스테이지(141)의 소자(121-12m)의 자기 테스트를 개시하도록 신호를 SBRIC(181)에 전송한다.
제3도로부터 보다 쉽게 이해될 수 있는 것 처럼, SBRIC(181-181)에 의해 발생되는 SBC1-1신호는 스테이지 (141-1)의 소자의 내장형 자기 테스트의 완료 시에 이진수의 1 레벨로 변경된다. 게다가, SBRIC(181)는 그에 대응하는 스테이지(141)의 소자의 내장형 자기 테스트가 완료되었을 때, 이진수의 1레벨신호(SBC1)를 발생하게 된다. 이와 같이 하여, 제1도의 제어 장치(16)에 있어서 SBRIC(181-18m)의 후에 연속되는 각각의 신호가 이전의 SBRIC에 의한 순서를 동작되기 때문에, 대응하는 스테이지의 자기 테스트를 개시하기 위해 스테이지(141-14m)의 소자는 순서적으로 자기 테스트된다.
RB 및 SBC1-1신호 모두가 이진수의 1 레벨에 도달할 때, SBRIC(181)는 실행 상태(24)로 되어, 이진수의 1 레벨의 SBIST 신호를 발생하는데, 이 신호는 스테이지(141)의 소자(121-12m)에 전송된다. 통상적으로 SBRIC(181)는, 스테이지(141)의 소자가 각각 자기 테스트 완료를 나타내는 이진수의 1레벨의 BC 신호를 각각 발생하여 종료될 때까지, BIST 실행 상태(24)로 유지된다. 그러나, SBRIC가 BIST 실행 상태(24)에 있는 동안 스테이지(141)의 임의 소자가 이진수의 1레벨의 BF' 신호(즉, 각각의 BF 신호를 논리 OR 처리해서 얻어진 신호)를 발생한다면, 실패(Fail) 상태(26)로 들어가게 된다.
스테이지(141)의 모든 소자의 테스트 완료까지 대기하는 것 보다, 스테이지(141)의 임의 소자로부터 이진수의 1레벨 BF 신호를 수신하자마자 바로 실패(Fail) 상태(26)로 들어가는 것은 중요한 이류가 있다. 실제에 있어서, 소자(121-12m)에는 SBRIC(181-18m) 보다 더 높은 주파수의 클럭이 인가된다. 따라서, 스테이지(141)의 소자는 그 BIST 루틴을 완료하여, 그후, 결점(fault)을 나타내는 이진수의 1레벨 BF를 발생하고, 그후 이진수의 0 BF 신호를 바로 발생하기 위해 BIST 플래그를 리셋 시키는데, 이 모두는 스테이지의 다른 소자가 그들의 자기 테스트 루틴을 완료했다는 것을 SBRIC(181)에게 통지하기 전에 이루어진다. 만일, SBRIC(181)이 리셋된 이후에 소자(121)의 BIST 플래그를 판독하였다면, BIST 플래그의 상태는 그 소자가 실제로 실패(fail)로 되었을 때 통과 상태를 반영하게 될 것이다.
그 SBRIC(181)는 BIST 실행 상태(24)로부터 대기(Wait) 상태(28)로 들어가는데, 이때 스테이지(141)의 소자로부터 나오는 각각의 BC 신호는 이진수의 1 레벨에 있고, 각각의 BF 신호는 이진수의 0 레벨에 있다(즉, BF'=0). 대기(Wait) 상태(28) 동안에, SBRIC(181)는 0 레벨의 고정 상태를 체크하기 위해, 대응하는 스테이지(141)의 BIST 플래그를 반전시키는 이진수의 1레벨 BFC 신호를 발생한다. 또한, 대기(Wait) 상태(28) 동안에, SBRIC(181)는 댕응하는 스테이지 SBRIC(181+1)을 알리기 위한 이진수의 1 레벨 SBC1 신호도 발생한다.
제1도의 테스트 제어기(21)에 의해 공급되는 RB 신호가 이진수의 1레벨을 유지하는 동안에, SBRIC(181)는 대기(Wait) 상태를 유지한다. 다시 말해, SBRIC(181)가 그에 대응하는 스테이지(141)의 소자의 내장형 자기 테스트를 개시시켜, 제어 장치(16)에 있어서 다음 SBRIC(181+1)를 동작시킨다면, SBRIC(181) RB 신호가 이진수의 0으로 될 때까지 대기하는데, 이는 모든 SBRIC가 순서화 되었을 때 발생한다. 그 SBRIC(181)는 대기(Wait) 상태(28)를 벗어나서, 스테이지(14)의 소자로부터의 각각의 BF 신호의 상태에 따라, 앞서 설명한 럿 처럼, 실패(Fail) 상태(26) 또는, 통과(Pass) 상태(30)로 들어간다.
그 RB 신호가 0 이고, 하나 또는 그 이상의 BF 신호가 이진수의 0 레벨에 있다면, 즉 BF'=0(스테이지 소자의 하나 또는 그 이상의 소자가 0으로 고정된 상태를 나타냄)인 경우, 실패 상태(26)로 들어간다. 역으로 RB 신호가 이진수의 0이 된다면, 즉 스테이지(141)의 소자로부터 나오는 모든 BF 신호가 이진수의 1(텟트의 합격 및 BIST 플래그 체크를 나타냄)이 되지 않는다면, 통과(합격) 상태(30)로 들어간다. SBRIC(181)가 실패 상태(26) 또는 통과 상태(30) 중 어느 한 상태로 들어가면, 리셋 신호[제1도의 테스트 제어기(21)로부터 나오는 신호]가 나타날 때까지 또는, UTDR(20)의 내용이 시프트 출력되고, 유휴 상태(22)에 상응하는 값이 시프트 입력될 때까지 SBRIC는, 동일한 상태를 유지한다. 그후, SBRIC(181)는 유휴 상태(22)로 복귀한다. 또한, RB기 0으로 될 때 BIST 실행 상태(24)로부터 유휴 상태(22)로 들어간다. 또한, 논리 1레벨의 RESET 신호가 공급될 때, 다른 임의 상태로부터 유휴 상태(22)로 된다.
제3도를 참조하면, 그 도면은 SBRIC(181)(SBRIC가 서로 동일하게 구성됨)의 블록 개략도를 도시한다. 그 SBRIC(181)는 각각 3개의 개별 틀림-플롭(32,34 및 36)을 각각 포함하고, 공동으로 제2도의 UTDR(20)을 포함한다. 플립-플롭(32,34 및 36)의 각각은 한 세트의 멀티플렉서(38, 40, 및 42)중 분리된 한 멀티플렉서의 출력이 각각 공급되는 입력을 가지면, 각각의 멀티플렉서는 제1도의 테스트 제어기(21)에 의해 발생된 한 SHFTN 신호에 의해 제어된다. 멀티플렉서(38)의 제1입력에는 제1도의 테스트 제어기(21)의 TDO로부터 테스트 신호가 공급되고, 멀티플렉서(40 및 42)의 각각의 제1입력에는 플립-플롭(32 및 34)의 각각의 플립-플롭의 출력 신호가 공급된다. 플립-플롭(36)의 출력 신호는 테스트 제어기(21)의 TDI에 결합되어 있다.
플립-플롭(32,34 및 36)은 상태 신호라고 칭하는 한 세트의 출력 신호(SO, S1 및 S2)의 각각의 분리된 신호를 각각 발생하는데, 그 신호는 조합논리 회로(44)에 공급된다. 또한, 그 논리 회로(44)에는 제1도의 테스트 제어기(21)로 부터의 RB 신호와, SBRIC(181-1)로부터의 신호(SBC1-1)가 공급된다. 또한, 논리 회로(44)에는 OR 게이트(46)의 출력과, 한 쌍의 AND 게이트(48 및 50)의 각각의 출력이 공급된다. 그 OR 게이트 및 AND 게이트(46 및 48)는 BF 및 BC 신호를 논리적으로 OR 및 AND로 계산하는데, 그 BF 및 BC 신호는 SBRIC(181)에 의해 제어되는 대응하는 스테이지(141)의 의 소자(도시하지 않음)에 의해 각각 발생된다. AND 케이트(50)는 모든 BF 신호를 논리 AND 처리하여, 모든 BIST 플래그가 BIST 플래그 체크 동안 상태의 변경 여부를 결정한다. 참고로, OR 게이트(46)와 AND 게이트(48 및 50)의 출력 신호는 영어(BF', BC', BF")로 각각 표시한다.
일반적으로, 조합 논리 회로(44)는 신호(S0,S1,S2,RB,SBC1-1)와 게이트(46,48 및 50)의 출력 신호가 그 입력에 제공되는 각각의 게이트(도시하지 않음)의 회로를 포함한다. 그 조합 논리 회로(44)는 그 입력에서의 신호에 응답하여, SBIST 및 BFC 신호를 발생한다. 또한, 그 회로는 멀티플렉서(32, 34 및 36)의 대응하는 멀티플렉서의 제2입력에 각각 공급되는 한 세트의 신호(NS0, NS1 및 NS2)를 발생한다. 자기 테스트 동안에, SHFTN 신호는 이진수의 0으로 보유되기 때문에, 멀티플렉서(32, 34 및 36)는 신호(NS0, NS1 및 NS2) 중 분리된 한 신호를 플립-플롭(32,34 및 36)의 각각의 한 플립-플롭에 각각 통과시킨다.
조합 논리 회로(44)에 공급되는 입력 신호와 그 입력 신호에 의해 발생된 출력 신호와으 관계를 보다 쉽게 이해하기 위해서, 수직의 이 중선으로 분리된 두 개의 분리된 항목 세트를 포함하는 아래의 있는 표(Ⅰ)를 참조한다.
표(Ⅰ)에서 항목의 왼쪽 세트는 SBRIC(181)의 현재 유효한 다섯 개의 상태(즉 유휴, BIST 실행, 대기, 실패 및 통과)의 각각의 상태에 대한 논리 회로(44)에 대한 입력 신호(RB, SBC1-1), BF', BC' 및 BF"의 각각의 상태 사이의 관계를 나타낸다.
표(Ⅰ)의 왼쪽 항목에 표시되는 SBRIC(181)의 현재 각각의 상태에 대하여, 동일 표의 오른쪽에 대응하는 항목이 존재한다. 동일 표의 오른쪽의 각각의 항목은 SBRIC의 현재 상태의 바로 다음 상태(왼쪽항목)에 따르는 SBRIC의 다음 상태와 그 다음 상태에 대한 출력 신호(BIST, BFC 및 SBC1)의 상태를 나타낸다.
예를 들어, 자기 테스트의 초기에 있어서, 테스트 제어기로부터 나오는 RB 신호가 이진수의 0으로 되어, SBRIC(181)는 표(Ⅰ)의 왼쪽 부분의 제1항목에 의해 표시된 것과 같은 유휴 상태(idle state)(22)(1)로 된다. OR 게이트(46) 및 AND 게이트(48 및 50)의 각각으로부터의 신호(SBC11-1BF', BC' 및 BF")의 상태는 서로 무관하게 되므로, don't care(X)값과 같은 표(Ⅰ)의 왼쪽 부분에 설명되어 있다. 유휴(Idle) 상태(22)이고, 이때, 조합 논리 회로(4)에 의해 발생된 신호(SBIST, BFC 및 BSC1)는 각각 이진수의 0이 된다. 그러한 상태는 RB와 SBC11-1신호 중에 어느 하나가 이진수의 1이 되는 동안에 SBRIC(181)가 유휴(Idle) 상태(22)로 되기 때문에, 제2도에서 설명된 것과 동일하다.
지금, SBRIC(181)가 현재 BIST 실행 상태(24)(4)이면서, 입력 신호(RB 및 RF')가 이진수의 1이고, BC, SBC1 및 BF" 신호가 don't care 값인 경우를 고려한다. BIST 실행 상태(24)(4)로부터, SBRIC(181)에 의해 들어간 다음 상태는 SBIST 신호가 이진수의 1을 가진면서, BFC 및 SBC1신호가 이진수의 0로 각각 유지되는 시간에서 실패(Fail) 상태(26)(1)가 된다. 이러한 상태는 이진수의 1 레벨 BF' 신호의 존재가 스테이지(141)에서의 하나 또는 그 이상의 소자의 테스트 실패(failure)를 나타내기 때문에, 제2도에 설명된 것과 유사하다.
자기 테스트의 완료 시(즉, 제3도의 SBRIC(181)가 제2도의 유휴(Idle) 상태(22)에 있을 때)에, SHFTN 신호는 이진수의 1 레벨로 변화한다. SHFTN 신호가 변화하면, 제1도의 테스트 제어기(21)로부터 SBRIC(181)의 TDI에 공급되는 비트 스트림은 플립-플롭에 의해 보유된 스테이지(141)의 소자의 합성 테스트 시그니쳐를 시프트 출력하기 위해 제3도의 플립-플롭(32, 34 및 36)을 통해 시프트될 수 있다.
RESET 신호가 나타날 때(SESET=1), SBRIC(181)는 무조건 유휴(IDLE) 상태(22)로 들어가도록 강요된다.
상기는 다수의 BIST 기능을 갖는 소자(121-12m)의 자기 테스트를 제어하는 표준 BIST 리소스 인터페이스 제어기(181-18m)를 하나 또는 그 이상을 포함하는 BIST 장치(16)의 설명이다. 이러한 설명은 본 발명의 한 실시예이고, 본 발명에 대한 기본 원리의 단지 일부분만을 설명한 것을 알 수 있다. 이는 본 발명의 기본 원리를 구체화시키기 위한 것이며, 본 발명의 정신과 범위 내에서 본 기술에 숙력된 사람들에 의해 본 발명에 다양한 수정 및 변경이 이루어질 수 있음을 의미한다.
예를 들어, 설명된 실시예의 각각의 SBRIC(181)는 대응하는 스테이지(141)의 각각의 소자의 테스트 시그니쳐를 논리적으로 OR 처리하여 얻어진 단일 합성 테스트 시그니쳐를 저장하도록 구성되어 잇다. 합성 테스트 시그니쳐를 기억하는 것 보다 SBRIC(181)는 다중-비트 테스트 시그니쳐를 저장하기 위해 그 스테이지의 개별 소자의 각각의 테스트 시그니쳐를 나타내는 각각의 비트를 이용하여 쉽게 변경시킬 수 있다.

Claims (6)

  1. 내장형 자기-테스트(Built-In Self-Test, BIST) 회로를 각각 갖는 다수의 회로 소자(121-12m)를 동시에 자기-테스트 제어하기 위한 장치에 있어서, 다수의 회로 소자(12|1-12m)에 결합되어, 각각의 회로소자가 자기-테스트를 개시하여 그 각각의 소자가 테스트 시그니쳐(test signature)를 발생하도록 회로소자에 동시에 전송되는 테스트 명령을 각각 발생시키는 초소한 하나의 표준 BIST 리소스 제어기(SBRIC)(181)를 포함하고, 각각의 SBRIC(181)는 자기-테스트 후에 상기 회로 소자(141)에 의해 발생된 테스트 시그니쳐를 저장하고, 사익 제어기(SBRIC)(181)는, 가) 상기 회로 소자(141)의 자기-테스트를 개시하기 위해 상기 (SBRIC)(181)에 결합된 회로 소자(141)의 각각에 테스트 명령을 전송하고, 상기(SBRIC)(181)에 결합된 회로 소자(141)의 테스트 시그니쳐를 나타내는 합성 테스트 시그니쳐를 저장하는 유한-상태 기계와; 나) 사기 회로 소자(141)와 유한 상태 기계에 결합되어, 저장용 유한-상태 기계에 공급되는 합성 시그니쳐로서 각각의 회로 소자(121)의 식별을 허용 및 허용하지 않는 합성 시그니쳐를 산출하기 위해 회로(141)의 데스트 시그니쳐를 동시에 조합하는 논리 게이트 수단을 포함하는 것을 특징으로 하는 자기-테스트 제어 장치.
  2. 제1항에 있어서, 다수의 SBRIC(181-18m)는 직렬로 데이지 체인(daisy chain) 결합되고, 각각의 SBRIC(181)는 회로(141)의 그룹의 자기 테스트를 개시하기 위해 체인의 각각의 이전 SBRIC(181-1)에 응답하여 회로 소자(121-12m)의 그룹을 순차적으로 자기-테스트하는 것을 특징으로 하는 자기-테스트 제어 장치.
  3. 제1항에 있어서, 상기 유한-상태 기계 각각은, 제1 및 제2 플립-플롭 각각이 제2 및 제3 플립-플롭의 개별적인 한 플립-플롭의 입력에 결합된 그들 출력을 각각 갖도록 데이티 체인 형태로 결합되고, 제1, 제2 및 제3 플립-플롭 각각의 제1플립-플롭 수신 외부 단자 신호가 상기 플립-플롭들의 각각의 입력 신호에 따라 개별적인 제1, 제2 및 제3 상태 신호를 각각 발생하는 제1, 제2 및 제3 플립-플롭(32,34,36)과; 제1, 제2 및 제3 플립-플롭 각각의 제1, 제2 및 제3 상태 신호에 각각 응답하고, 회로소자의 관련된 그룹에 공급되는 테스트 명령 신호를 발생하기 위한 SBRIC의 한 체인의 이전 SBRIC에 의해 발생된 순차 신호에 응답하고, 상기 회로 소자의 합성 테스트 시그니쳐에 응답하여, SBRIC의 체인의 연속적인 SBRIC에 공급되는 순차 신호를 발생시키고, 제1, 제2 및 제3 플립-플롭 중 개별적인 한 플립-플롭의 입력에 공급되는 개별적인 제1, 제2 및 제 플립-플롭 중 개별적인 한 플립-플롭의 입력에 공급되는 개별적인 제1,제2 및 제3 다음-상태 신호를 발생시키는 논리 회로(44)를 포함하는 것을 특징으로 하는 자기-테스트 제어 장치.
  4. 각각의 회로 소자(121)가 내장형 자기 테스트 회로를 갖는 다수의 히로 소자(121-12m)의 자기-테스트를 제어하는 방법에 있어서, 상기 각각의 회로 소자(121)가 테스트 시그니쳐를 발생하도록 각각의 회로 소자(121)의 자기-테스트를 개시하기 위해 상기 회로 소자(121-12m)의 각각의 내장형 자기-테스트회로에 테스트 명령을 전송하는 단계; 상기 각각의 회로 소자(121)의 식별을 허용 및 허용하지 않는 단일 합성 테스트 시그니쳐를 발생시키기 위해 상기 회로 소자으 테스트 시그니쳐를 논리적으로 적합하는 단계; 상기 회로 소자의 합성 테스트 시그니쳐를 레지스터에 저장하는 단계와; 상기 레지스터를 통해 한 경계-주사 테스트 제어기의 스트링 값을 시프트하여 상기 합성 데스트 시그니쳐를 시프트 출력하는 단계를 호함하는 것을 특징으로 하는 자기-테스트 제어 방법.
  5. 각각의 그룹(141)내에 각각의 회로 소자(121)가 내장형 자기 테스트 회로를 갖는 그룹(141-14m)으로 배열된 다수의 회로 소자(121-12m)의 자기-테스트를 제어하는 방법에 있어서, 그룹(141) 내의 각각의 회로 소자(121)가 테스트 시그니쳐를 발생하여도록 상기 회로 소자(121-12m)의 각각의 내장형 자기테스트 회로 및 그룹(141) 내의 회로 소자를 자기-테스트하기 위해 회로 소자의 각각의 그룹(141)에 테스트 명령을 순차적으로 전송하는 단계; 상기 그룹(141)에 관계되에 상기 각각의 회로 소자(121)의 식별을 허용 및 허용하지 않는 단일 시그니쳐를 산출하기 위해 각각의 그룹(141) 내의 회로 소자으 테스트 시그니쳐를 동시에 논리적으로 조합하는 단계; 상기 자기-테스트 이후에 상기 그룹(141)에 관련된 레지스터에 각각의 그룹(141) 내의 회로 소자의 합성 테스트 시그니쳐를 저장하는 단계와; 바로 테스트된 회로 소자의 그룹으로부터 상기 합성 테스트 시그니쳐의 수신 이후에 회로 소자의 다음 그룹의 자기-테스트를 개시하기 위해 순차 신호를 발생하는 단계를 포함하는 것을 특징으로 하는 자기-테스트 제어 방법.
  6. 제5항에 있어서, 상기 레지스터에 저장된 합성 테스트 시그니쳐를 시프트 출력하기 위해 각각의 저장 레지스터를 통해 경계-주사 테스트 시그니쵸의 스트링 값을 시트프하는 단계를 더 포함하는 것을 특징으로 하는 자기-테스트 제어 방법.
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