JPH10307170A - スキャン回路 - Google Patents

Abstract

(57)【要約】 【課題】 端子数が少なくて済み、機能出力端子に遅延
が加味されない構成のスキャン回路を実現する。 【解決手段】 スキャン回路１０は、セレクタ２６を具
えている。このセレクタ２６は、５つの入力端子Ａ、
Ｂ、Ｃ、Ｄ、Ｅと、１つの出力端子Ｙと、セレクト端子
Ｓ０、Ｓ１、Ｓ２とを有している。このセレクタ２６
は、セレクト端子Ｓ０、Ｓ１、Ｓ２に入力されるセレク
ト信号の論理値（の組合せ）に応じて、いずれか１つの
入力端子、Ａ、Ｂ、Ｃ、Ｄ、Ｅを選択して出力端子Ｙに
接続させる。そして、このセレクタ２６の各入力端子
Ｂ、Ｃ、Ｄ、ＥがスキャンチェインＳＣ１、ＳＣ２、Ｓ
Ｃ３、ＳＣ４のスキャン出力端子にそれぞれ接続されて
いる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、特定用途向けＩ
Ｃ（ＡＳＩＣ）のスキャンテスト時に用いて好適な回路
構成方式に関する。

【０００２】

【従来の技術】通常、ＡＳＩＣの設計が正しいことを確
認するためには、論理シミュレーションを行う。そのた
め、設計者は、ＡＳＩＣの機能テスト用のテストパタン
を作成する。ただし、この機能テスト用のテストパタン
（機能検証用テストパタン）は必ずしも故障検出率の高
いものではないので、ＡＳＩＣ製造後、ＬＳＩの評価お
よび試験をするには不十分である。チップの良品または
不良品を明確に選別するためには、チップ内の不良箇所
を見落とさないようなテスト系列（テストパタン）の準
備が必要である。一般に、故障検出率の高いテストパタ
ン（故障検出用テストパタン）を作成しようとすると、
そのコストはゲート数の２乗から３乗に比例することが
経験的に知られている。従って、ＡＳＩＣが高機能化し
大規模化すると、故障検出率の高いテストパタンを作成
することは非常に困難となる。そこで、設計段階でテス
トを考慮した設計すなわちテスト容易化設計が必要とな
る。このテスト容易化設計を行うことにより、ＬＳＩ内
部のノードに対する観測性と制御性とを向上させること
ができる。

【０００３】このようなテスト容易化設計を行う手法と
して、従来より、スキャンパス法が提案されている（例
えば文献「実用ＡＳＩＣ技術 １９８７年工業調査会発
行」のｐｐ７８−８０参照）。スキャンパス法に基づく
スキャン設計では、検査時におけるフリップフロップへ
のデータの書込み（スキャンイン）および読出し（スキ
ャンアウト）を定型的な手続きで可能とするために、ス
キャン回路を付加する。スキャン回路は、被テスト対象
の回路内部のレジスタ（フリップフロップ）をスキャン
レジスタ（スキャンフリップフロップ）に置き換え、こ
のスキャンレジスタをシリアルに接続してスキャンチェ
インを構成したものである。そして、このスキャンチェ
インをテストモード時にシフトレジスタとして動作させ
る。テストモード時には、被テスト対象の回路内部の組
合せ回路に対するテストベクタを設定する。そして、こ
のテストベクタに対する組合せ回路の出力値をパラレル
に各レジスタに読み込ませ、スキャンチェインをシフト
レジスタとして動作させることにより、その出力値を、
スキャンチェインのスキャン出力端子から観測すること
ができる。また、このスキャンパス法によれば、一定の
手順でテストすることができることから、いわゆるテス
トパタン自動生成（ＡＴＰＧ）を実行することが可能で
ある。

【０００４】

【発明が解決しようとする課題】しかしながら、従来の
スキャン回路では、スキャンテスト用に追加する端子数
が比較的多くなってしまうという問題がある。この問題
の理解を容易にするため、以下、従来のスキャン回路の
構成および動作を、図４および図５を参照して説明す
る。

【０００５】図４は、従来のスキャン回路構成の一例を
示すブロック図である。図４に示すスキャン回路１００
は４つのスキャンチェインＳＣ１、ＳＣ２、ＳＣ３およ
びＳＣ４を具えている。尚、図４において、スキャンチ
ェインＳＣ３およびＳＣ４は省略してあるが、その構成
はスキャンチェインＳＣ１およびＳＣ２と同様である。
先ず、これらスキャンチェインの構成につき説明する。

【０００６】スキャンチェインＳＣ１は、互いにシリア
ルに連結された３段のスキャンフリップフロップ（以
下、スキャンＦＦと略称する。）１０２、１０４および
１０６からなる。このうち、１段目のスキャンＦＦ１０
２のスキャンデータ端子ＳＤは、スキャンチェインＳＣ
１のスキャン入力端子１１４に接続されている。また、
スキャンＦＦ１０２のデータ出力端子Ｑは、２段目のス
キャンＦＦ１０４のスキャンデータ端子ＳＤに接続され
る。この２段目のスキャンＦＦ１０４のデータ出力端子
Ｑは、最終段のスキャンＦＦ１０６のスキャンデータ端
子ＳＤに接続される。そして、最終段のスキャンＦＦ１
０６のデータ出力端子Ｑは、スキャンチェインＳＣ１の
スキャン出力端子１２２に接続されている。

【０００７】また、スキャンチェインＳＣ２は、互いに
シリアルに連結された３段のスキャンＦＦ１０８、１１
０および１１２からなる。そして、１段目のスキャンＦ
Ｆ１０８のスキャンデータ端子ＳＤがスキャン入力端子
１１６に接続され、このスキャンＦＦ１０８のデータ出
力端子Ｑが２段目のスキャンＦＦ１１０のスキャンデー
タ端子ＳＤに接続されている。また、このスキャンＦＦ
１１０のデータ出力端子Ｑは最終段のスキャンＦＦ１１
２のスキャンデータ端子ＳＤに接続され、このスキャン
ＦＦ１１２のデータ出力端子Ｑはスキャン出力端子１２
４に接続されている。

【０００８】そして、他のスキャンチェインＳＣ３およ
びＳＣ４も、上述したスキャンチェインＳＣ１およびＳ
Ｃ２の構成と同様である。すなわち、スキャンチェイン
ＳＣ３は、スキャン入力端子１１８およびスキャン出力
端子１２６間に３個のスキャンＦＦを具えている。ま
た、スキャンチェインＳＣ４は、スキャン入力端子１２
０およびスキャン出力端子１２８間に３個のスキャンＦ
Ｆを具えている。

【０００９】次に、スキャンチェインＳＣ１を構成して
いる各スキャンＦＦ１０２、１０４および１０６のスキ
ャンセレクト端子ＳＳや、スキャンチェインＳＣ２を構
成している各スキャンＦＦ１０８、１１０および１１２
のスキャンセレクト端子ＳＳは、他のスキャンチェイン
ＳＣ３およびＳＣ４を構成している各スキャンＦＦのス
キャンセレクト端子ＳＳと同様に、共通のスキャンセレ
クト端子１３０に接続されている。そして、このスキャ
ンセレクト端子１３０には、スキャンモード（スキャン
シフトモード）とノーマルモード（機能検証モード）と
を切替えるスキャンセレクト信号が入力される。各スキ
ャンＦＦは、２値信号であるスキャンセレクト信号の論
値値に応じて、２つの入力端子すなわちデータ入力端子
Ｄおよびスキャンデータ端子ＳＤのいずれか一方を選択
し、その端子に入力されたデータを読み込む。

【００１０】また、各スキャンＦＦのクロック端子はシ
ステムクロック端子（図示を省略してある。）に接続さ
れている。各スキャンＦＦは、このシステムクロック端
子に入力されるクロック信号の立上りまたは立下りの変
化に同期して、データ入力の値を入力端子から読み込
み、その値を記憶するとともに、以前に記憶されていた
値を出力する。そして、各スキャンＦＦはスキャンチェ
インというシリアルレジスタを構成しているから、クロ
ックに同期して前段のスキャンＦＦの値を読み込んで保
持し、その動作がクロックごとに繰り返されるので、デ
ータは順次に各スキャンＦＦをシフトする。

【００１１】そして、被テスト対象である組合せ回路１
３６は、複数の機能入力端子からなる機能入力端子群１
３２と、複数の機能出力端子からなる機能出力端子群１
３４とを具えている。この機能入力端子群１３２に属す
る各機能入力端子には、ノーマルモード時にテストパタ
ンが入力される。テストパタンの入力によって発生した
組合せ回路１３６の出力値は、それぞれのスキャンチェ
インを構成している各スキャンＦＦのデータ入力端子Ｄ
に入力されるように、構成されている。

【００１２】また、スキャンチェインを構成するスキャ
ンＦＦのデータ出力端子Ｑからは、ノーマルモード時に
おいて、スキャンモード時にラッチされたテストパタン
が出力され、組合せ回路１３６に入力されるように構成
されている。このテストパタンの入力に応じて発生した
組合せ回路１３６の一部の出力値は、組合せ回路１３６
に設けられた機能出力端子群１３４の外部出力端子から
外部に取り出される。

【００１３】次に、スキャン回路１００のスキャンテス
ト時の動作につき説明する。先ず、スキャンセレクト
端子１３０にスキャンセレクト信号を入力して、各スキ
ャンＦＦをスキャンシフトモード（ＳＤ側）の状態にす
る。そして、システムクロック信号をシステムクロッ
ク端子に入れ、組合せ回路１３６の故障検出用テストパ
タン（故障検出率向上用テストパタンともいう。以下、
故障検出用ＴＰと略称する。）をスキャン入力端子（１
１４〜１２０）より入力し、スキャンＦＦ間をシフトさ
せて全スキャンＦＦにデータをラッチさせる。次に、
スキャンセレクト端子１３０にスキャンセレクト信号を
入力して、各スキャンＦＦをノーマルモード（Ｄ側）の
状態にする。そして、組合せ回路１３６の入力にスキ
ャンＦＦから故障検出用ＴＰを取り込ませる。すると、
組合せ回路１３６の外部出力端子より結果が出力される
ので、結果を正常時の期待値と比較する。また、同時
に、外部入力端子より組合せ回路１３６に故障検出用Ｔ
Ｐを入力させ、組合せ回路１３６の出力結果を各スキャ
ンＦＦにラッチさせる。

【００１４】次に、スキャンセレクト端子１３０にス
キャンセレクト信号を入力して、各スキャンＦＦをスキ
ャンシフトモード（ＳＤ側）の状態にする。また、シ
ステムクロック端子にシステムクロック信号を入れ、ス
キャンＦＦにラッチされた組合せ回路１３６の出力値を
スキャンシフトさせる。そして、この出力値をスキャン
出力端子（１２２〜１２８）より出力させ、期待値と比
較する。また、同時に、組合せ回路１３６の故障検出用
ＴＰをスキャン入力端子から入力し、スキャンシフトさ
せる。

【００１５】以上説明した作業を繰り返して行う。この
とき、組合せ回路１３６に固定故障などの存在を仮定し
ておけば、組合せ回路に対して与えた故障検出用ＴＰの
故障検出能力を評価することができる（故障シミュレー
ション）。一般に、この故障シミュレーションは、ＣＡ
Ｄツール（計算機設計支援ツール）を用いて行われる。
つまり、ＣＡＤ上でＡＴＰＧを実行して故障検出用ＴＰ
を作成し、その故障検出用ＴＰに対する組合せ回路の応
答をシミュレーションによって発生させる。そして、そ
の応答と、故障を仮定しない正常時の回路に対してその
故障検出用ＴＰを与えたときの応答（期待値）とを比較
することにより、そのＴＰを評価する。また、このよう
に作成した故障検出用ＴＰは、検査時に、ＬＳＩテスタ
により完成品のＡＳＩＣに対して入力される。そして、
スキャン回路に対して上述した動作〜を繰り返し行
わせることにより、そのＴＰに対するＡＳＩＣの応答が
ＬＳＩテスタで検出される。このようにして、組合せ回
路の故障検出が行われる。

【００１６】ところで、スキャンチェインに与えるテス
トパタン（ＴＰ）は、スキャンＦＦの段数分だけシフト
させる必要があるから、スキャンチェインを構成するス
キャンＦＦの個数が多いと、テストパタン長が膨大なも
のとなってしまう。一般に、テストパタン長は、スキャ
ンＦＦの段数に比例して増加する。例えば、ＴＰのベク
タ長が１Ｋで、１スキャンチェインのスキャンＦＦ数が
５００段であるときは、１Ｋのパタンを５００個のスキ
ャンＦＦにシフトさせるため、ＴＰ長は１Ｋ×５００で
５００Ｋのパタンとなる。そして、ＬＳＩテスタにはＴ
Ｐ長の制限があるため、機能検証用テストパタンと故障
検出用テストパタンとを合わせたテストパタン長がＬＳ
Ｉテスタの制限値内に収まるようにする必要がある。一
般には、スキャンＦＦを複数グループに分割して、それ
ぞれのグループを新たなスキャンチェインとし、１スキ
ャンチェインのスキャンＦＦ数を減少させる。しかしな
がら、スキャンチェインを分割すると、スキャン入力端
子数およびスキャン出力端子数が増加してしまう。例え
ば、回路論理規模が１００ＫＧの場合では、通常６０〜
８０本のスキャンチェインが必要であり、つまり、１２
０〜１６０本のスキャン入力端子およびスキャン出力端
子が必要となる。今後は、ますます回路論理規模の大規
模化が予想されるので、上述した従来構成のスキャン回
路では、ＬＳＩパッケージに用意されている端子数が足
らなくなるといった事態が発生する可能性が高い。

【００１７】上記問題を解決する目的から、従来より、
以下に説明する回路構成が提案されている。図５は、従
来のスキャン回路構成の別の例を示すブロック図であ
る。図５に示すスキャン回路１３８は、図４に示した各
スキャンチェインのスキャンセレクト端子と組合せ回路
１３６の機能出力端子とをデータセレクタでまとめた構
成を有している。すなわち、このスキャン回路１３８
は、スキャンチェインＳＣ１、ＳＣ２、ＳＣ３およびＳ
Ｃ４の個数に対応した数のデータセレクタ１６０、１６
２、１６４および１６６を具えている。これらデータセ
レクタは、それぞれ２つの入力端子と１つの出力端子と
スキャンセレクト端子とを具えている。このデータセレ
クタは、スキャンセレクト端子に入力されるスキャンセ
レクト信号の論理値に応じて、いずれか一方の入力端子
を選択して出力端子と接続させる素子である。この構成
例では、各データセレクタの一方の入力端子に図４に示
した１つのスキャン入力端子が接続されている。また、
データセレクタの他方の入力端子には、図４に示した組
合せ回路１３６の機能出力端子の１つが接続されてい
る。そして、データセレクタのスキャンセレクト端子
は、スキャンＦＦのスキャンセレクト端子とともに、共
通のスキャンセレクト端子１３０に接続されている。こ
のように構成してあるので、データセレクタの出力端子
は、スキャンモード時にあってはスキャン出力端子とな
り、また、機能検証モード時にあっては機能出力端子と
なる。すなわち、データセレクタの出力端子は、スキャ
ン出力端子と機能出力端子とが共用された出力端子とな
っている。

【００１８】この構成例では、スキャンチェインＳＣ
１、ＳＣ２、ＳＣ３およびＳＣ４の各スキャン出力端子
はそれぞれデータセレクタ１６０、１６２、１６４およ
び１６６の一方の入力端子に接続されている。また、各
データセレクタ１６０、１６２、１６４および１６６の
スキャン出力端子が接続されていない他方の入力端子に
は、それぞれ個別の機能出力端子が接続されている。そ
して、各データセレクタ１６０、１６２、１６４および
１６６の出力端子は、それぞれ共用出力端子１４８、１
５０、１５２および１５４となっている。また、この構
成例では、各スキャンチェインＳＣ１、ＳＣ２、ＳＣ３
およびＳＣ４のスキャン入力端子は、それぞれ組合せ回
路１３６の機能入力端子と接続されており、これらをそ
れぞれ共用入力端子１４０、１４２、１４４および１４
６としている。

【００１９】尚、図５に示す組合せ回路１３６は、スキ
ャン入力端子と共用されていない機能入力端子も具えて
おり、図５には、１つの機能入力端子１５６を示してあ
る。また、この組合せ回路１３６は、スキャン出力端子
と共用されていない機能出力端子も具えており、図５に
は、１つの機能出力端子１５８を示してある。

【００２０】以上説明したように、図５に示す回路構成
では、スキャン出力端子および機能出力端子ばかりでな
く、スキャン入力端子および機能入力端子も共用された
構成となっている。従って、図４に示す回路構成に比べ
ると、端子数を少なくすることができる。しかしなが
ら、図５の回路構成では、機能出力端子にデータセレク
タが挿入される形となっているから、このデータセレク
タ分の素子遅延が加味されてしまう。このような遅延が
許容される回路であれば、図５の回路構成で問題はない
が、クリティカルな出力端子ばかりであるＬＳＩでは図
５の回路構成を取ることができない。

【００２１】従って、従来より、端子数が少なくて済
み、機能出力端子に遅延が加味されない構成のスキャン
回路の出現が望まれていた。

【００２２】

【課題を解決するための手段】そこで、この発明のスキ
ャン回路によれば、スキャンデータ端子とデータ出力端
子とを有するスキャンフリップフロップを複数段連結
し、第１段目のスキャンフリップフロップの前記スキャ
ンデータ端子が組合せ回路のテストパタンを入力するた
めのスキャン入力端子に接続され、最終段のスキャンフ
リップフロップの前記データ出力端子が組合せ回路の出
力結果を出力するためのスキャン出力端子に接続されて
なるスキャンチェインを複数具えたスキャン回路におい
て、複数の入力端子と１つの出力端子とセレクト端子と
を有しており、このセレクト端子に入力されるセレクト
信号の論理値に応じて、いずれか１つの前記入力端子を
選択して前記出力端子に接続させるセレクタを具えてお
り、このセレクタの各入力端子が前記スキャン出力端子
にそれぞれ接続されてなることを特徴とする。

【００２３】このように構成すると、セレクタの各入力
端子にそれぞれ接続されたスキャン出力端子を、異なる
タイミングでセレクタの出力端子に接続させることがで
きる。このように、スキャン出力端子が１つの出力端子
を共用する構成としてあるので、従来に比べて、端子数
を少なくすることができる。

【００２４】また、この発明のスキャン回路の実施に当
り、前記セレクタの入力端子の１つに組合せ回路の出力
端子が接続されているのが好適である。このようにする
と、各スキャン出力端子がセレクタの出力端子としてま
とめられ、また、この出力端子が組合せ回路の出力端子
と共用されるので、追加端子はセレクト端子だけで済
む。従って、端子数の増加を抑制することができる。

【００２５】また、この発明のスキャン回路において、
好ましくは、前記スキャン入力端子と前記組合せ回路の
入力端子とを共用するのが良い。このように構成する
と、従来に比べて、さらに、端子数を少なくすることが
できる。

【００２６】また、この発明のスキャン回路によれば、
スキャンデータ端子とデータ出力端子とを有するスキャ
ンフリップフロップを複数段連結し、第１段目のスキャ
ンフリップフロップの前記スキャンデータ端子が組合せ
回路のテストパタンを入力するためのスキャン入力端子
に接続され、最終段のスキャンフリップフロップの前記
データ出力端子が組合せ回路の出力結果を出力するため
のスキャン出力端子に接続されてなるスキャンチェイン
を複数具えたスキャン回路において、複数の入力端子と
１つの出力端子とを有しており、これら入力端子にそれ
ぞれ入力される２値信号の論理値に応じて、前記出力端
子から出力される２値信号の論理値を決定する論理手段
を具えており、この論理手段の各入力端子が前記スキャ
ン出力端子にそれぞれ接続されてなることを特徴とす
る。

【００２７】このように、論理手段の各入力端子にそれ
ぞれスキャン出力端子が接続されている。この論理手段
は、各スキャン出力端子から入力される信号の論理値の
組合せに応じて、この論理手段の１つの出力端子から出
力させる信号の論理値を決定する。このように構成して
あるので、通常の故障シミュレーションも行うことがで
きる。従って、この発明の構成によれば、スキャン出力
端子が１つの出力端子を共用する構成となるので、従来
に比べて、端子数を少なくできる。

【００２８】また、この発明のスキャン回路において、
好ましくは、前記論理手段は、いずれか１つの前記入力
端子に入力される信号の論理値の変化に応答して、前記
出力端子から出力させる信号の論理値を変化させるよう
に構成してあるのが良い。このような論理手段を用いる
と、組合せ回路に単一縮退故障があるとき、その故障を
検出することができる。

【００２９】また、この発明のスキャン回路の実施に当
り、前記論理手段の出力端子をＸＯＲゲートの出力端子
とするのが好適である。このように、論理手段の出力端
子がＸＯＲ（排他論理和）ゲートの出力端子になるよう
に構成すると、論理手段のいずれか１つの入力端子に入
力される信号の論理値の変化に対して、論理手段の出力
端子から出力させる信号の論理値を変化させるように構
成できる。

【００３０】また、この発明のスキャン回路において、
好ましくは、前記スキャン入力端子と前記組合せ回路の
入力端子とを共用しているのが良い。このように構成す
ると、従来に比べて、さらに、端子数を少なくすること
ができる。

【００３１】

【発明の実施の形態】以下、図を参照して、この発明の
実施の形態につき説明する。尚、図は、この発明が理解
できる程度に、接続関係および配置関係が概略的に示さ
れている。また、以下に記載する数値等の条件は単なる
一例に過ぎず、従って、この発明は、この実施の形態に
何ら限定されることがない。また、説明に用いる各図に
おいて、同様な構成成分については同一の番号を付して
示し、その重複する説明を省略することもある。

【００３２】［第１の実施の形態］この実施の形態のス
キャン回路構成につき説明する。図１は、スキャン回路
１０を付加したＡＳＩＣの構成を示すブロック図（回路
図）であり、主として、スキャン回路１０の構成を示す
図である。図１に示すＡＳＩＣは、スキャン回路１０お
よび組合せ回路２４から構成されている。このスキャン
回路１０は、４つのスキャンチェインＳＣ１、ＳＣ２、
ＳＣ３およびＳＣ４を具えている。尚、図１において、
スキャンチェインＳＣ３およびＳＣ４の構成は省略して
あるが、その構成はスキャンチェインＳＣ１およびＳＣ
２の構成と同様である。先ず、スキャンチェインの構成
につき説明する。

【００３３】スキャンチェインＳＣ１は、連結された３
段のスキャンＦＦ１２、１４および１６からなり、各ス
キャンＦＦはスキャン入力端子側からこの順序で電気的
に直列に接続されている。各スキャンＦＦ１２、１４お
よび１６としては、既存のスキャンＦＦを用いている。
スキャンＦＦは、スキャンデータ端子ＳＤと、データ入
力端子Ｄと、データ出力端子Ｑと、スキャンセレクト端
子ＳＳと、クロック端子（スキャンＦＦ中の三角印で示
す端子）とを具えている。スキャンチェインＳＣ１の第
１段目のスキャンＦＦ１２のデータ出力端子Ｑは、第２
段目のスキャンＦＦ１４のスキャンデータ端子ＳＤに接
続されている。このスキャンＦＦ１４のデータ出力端子
Ｑは、第３段目のスキャンＦＦ１６のスキャンデータ端
子ＳＤに接続されている。

【００３４】また、スキャンチェインＳＣ２は、スキャ
ンチェインＳＣ１と同様に、直列に連結された３段のス
キャンＦＦ１８、２０および２２からなり、各スキャン
ＦＦはスキャン入力端子側からこの順序で電気的に直列
に接続されている。スキャンチェインＳＣ２の第１段目
のスキャンＦＦ１８のデータ出力端子Ｑは、第２段目の
スキャンＦＦ２０のスキャンデータ端子ＳＤに接続され
ている。このスキャンＦＦ２０のデータ出力端子Ｑは、
第３段目のスキャンＦＦ２２のスキャンデータ端子ＳＤ
に接続されている。

【００３５】また、スキャンチェインＳＣ３およびＳＣ
４の構成も上述したスキャンチェインＳＣ１およびＳＣ
２の構成と同様である。そして、各スキャンチェインＳ
Ｃ１〜ＳＣ４にそれぞれ属する第１段目のスキャンＦＦ
のスキャンデータ端子ＳＤは、組合せ回路２４のテスト
パタンを入力するためのスキャン入力端子に接続されて
いる。また、各スキャンチェインＳＣ１〜ＳＣ４にそれ
ぞれ属する最終段すなわち第３段目のスキャンＦＦのデ
ータ出力端子Ｑは、テストパタンに対する組合せ回路２
４の出力結果（出力値）を出力するためのスキャン出力
端子に接続されている。

【００３６】各スキャンＦＦは、スキャンセレクト端子
ＳＳに入力されるスキャンセレクト信号の論理値に応じ
て、２つの入力端子すなわちデータ入力端子Ｄおよびス
キャンデータ端子ＳＤのいずれか一方を選択し、その選
択した端子に入力されるデータを読み込む。また、スキ
ャン回路１０を構成する全スキャンＦＦのスキャンセレ
クト端子ＳＳは、共通のスキャンセレクト端子４２に接
続されている。そして、この実施の形態の各スキャンＦ
Ｆは、スキャンセレクト端子４２に入力されるスキャン
セレクト信号の論理値「１」および「０」に応じて、ス
キャンデータ端子ＳＤおよびデータ入力端子Ｄを入力端
子としてそれぞれ選択する。

【００３７】また、図示を省略してあるが、各スキャン
ＦＦのクロック端子は、共通のシステムクロック端子に
接続されている。各スキャンＦＦは、このシステムクロ
ック端子に入力されるクロック信号の立上りまたは立下
りの変化に同期して、入力端子に入力されたデータの値
を読み込み、その値を記憶すると同時に、以前に記憶さ
れていた値を出力する。そして、スキャンチェインとい
うシリアルレジスタを構成している各スキャンＦＦは、
クロックに同期して前段に設けられたスキャンＦＦに記
憶されている値を読み込み、その値を保持する。この動
作がクロックごとに繰り返されるので、データは順次に
各スキャンＦＦをシフトする。

【００３８】そして、この実施の形態のスキャン回路１
０は、セレクタ２６を具えている。このセレクタ２６
は、５つの入力端子Ａ、Ｂ、Ｃ、Ｄ、Ｅと、１つの出力
端子Ｙと、セレクト端子Ｓ０、Ｓ１、Ｓ２とを有してい
る。このセレクタ２６は、セレクト端子Ｓ０、Ｓ１、Ｓ
２に入力されるセレクト信号の論理値（の組合せ）に応
じて、いずれか１つの入力端子Ａ、Ｂ、Ｃ、Ｄ、Ｅを選
択して出力端子Ｙに接続させる。このセレクタ２６の各
入力端子Ｂ、Ｃ、Ｄ、Ｅは、前述したスキャン出力端子
にそれぞれ接続されている。すなわち、スキャンチェイ
ンＳＣ１、ＳＣ２、ＳＣ３、ＳＣ４にそれぞれ属する最
終段のスキャンＦＦのデータ出力端子Ｑは、それぞれセ
レクタ２６の入力端子Ｂ、Ｃ、Ｄ、Ｅに接続されてい
る。

【００３９】尚、この構成例のセレクタ２６は、５つの
入力端子を選択する必要性から、３つのセレクト端子Ｓ
０、Ｓ１、Ｓ２を具えている。セレクト端子Ｓ０、Ｓ
１、Ｓ２は、スキャン回路１０のセレクト端子４４、４
６、４８にそれぞれ接続されている。そして、セレクタ
２６は、これらセレクト端子４４〜４８に外部から入力
されるセレクト信号の論理値の組合せに応じて入力端子
を切替える。

【００４０】一方、組合せ回路２４は、テストパタンを
入力するための機能入力端子を有している。この実施の
形態では、この機能入力端子がスキャン入力端子と共用
されている。すなわち、スキャンチェインＳＣ１、ＳＣ
２、ＳＣ３およびＳＣ４にそれぞれ属する第１段目のス
キャンＦＦのスキャンデータ端子ＳＤは、それぞれ共用
入力端子２８、３０、３２および３４に接続されてい
る。尚、組合せ回路２４は、スキャン入力端子と共用さ
れていない機能入力端子３６も具えている。

【００４１】また、組合せ回路２４は、与えられたテス
トパタンに対する出力結果を出力するための機能出力端
子を有している。この構成例では、この機能出力端子の
１つがセレクタ２６の入力端子Ａに接続されている。従
って、このスキャン回路１０の構成では、１つの機能出
力端子と各スキャン出力端子との中から１つの端子がセ
レクト信号により選択され、セレクタ２６の出力端子Ｙ
に接続される。このように、この機能出力端子と各スキ
ャン出力端子とは、１つの出力端子Ｙを共用（共有）し
ている。そして、この出力端子Ｙは、スキャン回路１０
の共用出力端子４０に接続されている。尚、組合せ回路
２４は、セレクタ２６の入力端子に接続されない機能出
力端子からなる機能出力端子群３８を有している。

【００４２】次に、被テスト対象の組合せ回路２４とス
キャン回路１０との接続関係につき説明する。スキャン
設計では、ＡＳＩＣ中の組合せ回路と順序回路とを分離
して、この順序回路をスキャン回路化し、このスキャン
回路を用いたスキャン動作を行うことにより、組合せ回
路に対する故障検出用テストパタンを作成する。そし
て、作成したテストパタンを用いて、出荷時にＡＳＩＣ
の良品または不良品をチェックする。図１の構成例にあ
っては、組合せ回路２４に対する機能検証用テストパタ
ンまたは故障検出用テストパタンの入力動作や、組合せ
回路２４から出力される信号系列の検出動作などを、ス
キャン回路１０により定型的な手順で行うことができる
ように構成されている。

【００４３】上述したように、組合せ回路２４は機能入
力端子（共用入力端子も含む。）を具えており、これら
機能入力端子にはスキャンセレクト信号で定められた期
間にテストパタンが入力される。また、スキャンＦＦに
ラッチされているテストパタンが、スキャンセレクト信
号で決められた期間に、各スキャンＦＦのデータ出力端
子Ｑから組合せ回路２４に対して出力される。そして、
テストパタンが入力された組合せ回路２４は、そのテス
トパタンに対する出力値を発生させる。この出力値は、
データ入力端子ＤからスキャンＦＦに取り込まれたり、
あるいは、機能出力端子（共用出力端子）から外部に出
力される。

【００４４】次に、この構成例のスキャン回路１０の動
作につき説明する。先ず、ＣＡＤ上でスキャン合成して
作成したスキャン回路１０のネットリストを用いて故障
シミュレーションを行うときの動作につき説明する。あ
らかじめ、スキャン回路１０には、断線やショート等の
故障を設定しておく。

【００４５】先ず、（１）セレクタ２６のセレクト端子
４４〜４８に入力されるセレクト信号の論理値を設定す
ることにより、セレクタの入力端子Ａを出力端子Ｙすな
わち共用出力端子４０に接続させておく。そして、
（２）スキャンセレクト端子４２に入力するスキャンセ
レクト信号の論理値を「１」にして、各スキャンＦＦを
スキャンモード（ＳＤ側）の状態にする。

【００４６】次に、（３）システムクロック信号をシス
テムクロック端子に入れ、組合せ回路２４の故障検出用
テストパタン（故障検出用ＴＰ）を共用入力端子２８〜
３４より入力し、スキャンＦＦ間をシフトさせてスキャ
ンチェインＳＣ１〜ＳＣ４に属する全スキャンＦＦにデ
ータをラッチさせる。このとき、共用入力端子２８〜３
４はスキャン入力端子として機能している。

【００４７】次に、（４）スキャンセレクト端子４２に
入力するスキャンセレクト信号の論理値を「０」とし
て、各スキャンＦＦを機能検証モード（Ｄ側）の状態に
する。そして、（５）組合せ回路２４にスキャンＦＦの
データ出力端子Ｑから故障検出用ＴＰを取り込ませる。
すると、組合せ回路２４は、この故障検出用ＴＰに対す
る出力値を発生させるので、この出力値を機能出力端子
群３８および共用出力端子４０から出力させたり、ま
た、所定のスキャンチェインにラッチさせる。このと
き、共用出力端子４０は機能出力端子として機能してい
る。

【００４８】そして、これら端子から取り出した出力値
を、スキャン回路１０に故障を設定しない正常時の場合
に検出した出力値（期待値）と比較する。この比較の結
果、両者に差異が現れるようであれば、そのときに設定
した故障に対して、この故障検出用ＴＰにより検出が可
能であることが確認される。また、ステップ（５）で
は、上記動作を行うと同時に、共用入力端子２８〜３４
および機能入力端子３６より組合せ回路２４に次の故障
検出用ＴＰを入力し、この故障検出用ＴＰに対する組合
せ回路２４の出力値を所定のスキャンチェインにラッチ
させておく。このとき、共用入力端子２８〜３４は機能
入力端子として機能している。

【００４９】次に、（６）セレクタ２６のセレクト端子
に入力するセレクト信号の論理値を変えて、入力端子Ｂ
と出力端子Ｙすなわち共用出力端子４０とを接続させ
る。また、（７）スキャンセレクト端子４２に入力する
スキャンセレクト信号の論理値を「１」にして、各スキ
ャンＦＦをスキャンモード（ＳＤ側）の状態にする。そ
して、（８）システムクロック端子にシステムクロック
信号を入れて、スキャンＦＦにラッチされた組合せ回路
２４の出力値をスキャンシフトさせ、共用出力端子４０
より出力させる。そして、この出力値を再び期待値と比
較する。このとき、共用出力端子４０はスキャン出力端
子として機能している。また、ステップ（８）では、上
記動作を行うと同時に、組合せ回路２４の次の故障検出
用ＴＰを共用入力端子２８〜３４から入力し、スキャン
シフトさせてスキャンチェインにラッチさせる。

【００５０】以上説明した動作を繰り返して行うことに
より、先ず、スキャンチェインＳＣ１に関係する組合せ
回路２４の部分すなわちスキャンチェインＳＣ１のデー
タ入力端子Ｄが接続される組合せ回路２４の部分に対し
て、故障検出用ＴＰの故障シミュレーションが行われ
る。また、上記ステップ（６）において選択するセレク
タ２６の入力端子を入力端子Ａ以外の別の端子に切替
え、上記（１）〜（８）のステップを行う。これによ
り、スキャンチェインＳＣ２、ＳＣ３およびＳＣ４に関
係する組合せ回路２４の部分についても、故障検出用Ｔ
Ｐの評価を行うことができる。

【００５１】このように、この故障シミュレーションで
は、スキャンチェインごとに分けたテストケースごとに
故障検出用ＴＰの評価が行われる。通常、出荷時にＡＳ
ＩＣをテストするプログラムは、故障シミュレーション
を行って故障検出率を算出させた故障検出用ＴＰを他の
テストパタンと合成して作成される。この実施の形態で
は、所望の故障検出率に達するまでテストケースごとに
故障シミュレーションを行ってゆけばよいから、従来に
比べてプログラム長（テストパタン長）を短くすること
ができる。よって、テスト時間の短縮、単位時間あたり
の生産数の向上、テスト設計工数の減少などの効果が期
待でき、従って、ＴＡＴの短縮および設計生産性の向上
などが期待できる。

【００５２】以上説明したように、この実施の形態のス
キャン回路１０によれば、スキャン出力端子がセレクタ
２６の出力端子Ｙすなわち共用出力端子４０として共用
されている。また、この共用出力端子４０は、１つの機
能出力端子としても共用されている。さらに、この実施
の形態では、スキャン入力端子が機能入力端子と共用さ
れている。従って、スキャン回路化（スキャン合成また
はスキャン挿入ともいう。）以前の回路の端子数と比べ
ると、セレクタ２６のセレクト端子が増加するだけで済
む。

【００５３】この実施の形態で説明した構成例では、４
本のスキャンチェインを具える構成であるから、従来の
スキャン回路の場合では、スキャン合成時に８個のスキ
ャン出力端子を追加する必要がある。しかしながら、こ
の実施の形態のスキャン回路１０では、３個のセレクト
端子を追加するだけで済む。従って、従来に比べると、
５個の出力端子を減少させることができる。通常は、４
本のスキャンチェインでは不十分であり、例えば、６０
本のスキャンチェインが必要となる場合がある。この場
合、従来構成であると６０個のスキャン出力端子が必要
であるが、スキャン回路１０の構成であれば７個のセレ
クト端子を追加するだけでよい（２⁷ ＝６４であるか
ら、７個のセレクト端子で６４個の入力端子が選択可能
である。）。従って、従来に比べると、５３個の出力端
子を減少させることができる。また、スキャンチェイン
が１００本の場合では、従来は１００本のスキャン出力
端子を追加する必要があったが、スキャン回路１０では
８個のセレクト端子を追加するだけでよい（２⁸ ＝１２
８であるから、８個のセレクト端子で１２８個の入力端
子が選択可能である。）。従って、従来に比べると、９
２個の出力端子を減少させることができる。

【００５４】このように、従来に比べると、スキャン回
路化のときに追加する端子数を大幅に減少させることが
できる。従って、従来、ＬＳＩパッケージの端子数の制
限によりスキャン設計が実現不可能であった回路に対し
ても、スキャン設計を適用できるようになる。つまり、
高故障検出率が実現可能なＡＳＩＣを増加させることが
可能となる。よって、設計品質の大幅な向上が期待でき
る。

【００５５】尚、この実施の形態では、共用出力端子４
０を１つの機能出力端子と共用させていたが、この出力
端子がクリティカルな出力端子であって、セレクタ２６
による遅延が加味されてしまう場合には、機能出力端子
はセレクタ２６の入力端子に接続させないようにし、ス
キャン出力端子だけを共用させればよい。

【００５６】［第２の実施の形態］この実施の形態のス
キャン回路構成につき説明する。図２は、スキャン回路
５０を付加したＡＳＩＣの構成を示すブロック図（回路
図）であり、主として、スキャン回路５０の構成を示す
図である。図２に示すＡＳＩＣは、スキャン回路５０お
よび組合せ回路２４から構成されている。このスキャン
回路５０は、第１の実施の形態で説明したスキャン回路
１０の構成と同様に、４つのスキャンチェインＳＣ１、
ＳＣ２、ＳＣ３およびＳＣ４を具えている。尚、図１に
おいて、スキャンチェインＳＣ３およびＳＣ４の構成は
省略してあるが、その構成はスキャンチェインＳＣ１お
よびＳＣ２の構成と同様である。

【００５７】そして、この実施の形態のスキャン回路５
０は、論理手段としてのＸＯＲツリー５２を具えてい
る。このＸＯＲツリー５２は、４つの入力端子と１つの
出力端子とを有しており、これら入力端子にそれぞれ入
力される２値信号の論理値に応じて、出力端子から出力
される２値信号の論理値を決定する論理手段である。こ
のＸＯＲツリー５２の各入力端子は、スキャン出力端子
にそれぞれ接続されている。また、このＸＯＲツリー５
２の出力端子をスキャン回路５０の共用出力端子４０と
して用いている。従って、スキャン出力端子に現れる信
号の論理値の組合せに応じて、共用出力端子４０に現れ
る信号の論理値が定まる構成となっている。

【００５８】また、このＸＯＲツリー５２は、いずれか
１つの入力端子に入力される信号の論理値の変化に応答
して、出力端子から出力させる信号の論理値を変化させ
るように構成してある。このようにするには、例えば、
ＸＯＲツリー５２の出力端子がＸＯＲゲートの出力端子
となるように構成すればよい。図２に示す構成例のＸＯ
Ｒツリー５２は、３個のＸＯＲゲート５４、５６および
５８から構成されている。このＸＯＲツリー５２は、Ｘ
ＯＲゲート５４の出力端子とＸＯＲゲート５６の出力端
子とがＸＯＲゲート５８の入力端子に接続されて構成さ
れている。そして、ＸＯＲゲート５８の出力端子がＸＯ
Ｒツリー５２の出力端子となっている。

【００５９】また、ＸＯＲゲート５４および５６の入力
端子はそれぞれスキャン出力端子に接続されている。す
なわち、スキャンチェインＳＣ１、ＳＣ２、ＳＣ３、Ｓ
Ｃ４にそれぞれ属する最終段のスキャンＦＦのデータ出
力端子Ｑが、ＸＯＲゲート５４、５６の入力端子にそれ
ぞれ接続される。

【００６０】このように構成すると上述した機能が実現
される。例えば、ＸＯＲゲート５４、５６の入力端子に
入力される信号すなわちスキャンチェインＳＣ１〜ＳＣ
４のスキャン出力端子から出力される信号の論理値が、
それぞれ「１」、「０」、「０」、「０」であるとす
る。ＸＯＲゲートは、２つの入力端子に入力された信号
の論理値が同じ場合には出力端子から論理値「０」を出
力し、違う場合には論理値「１」を出力する。従って、
この場合には、共用出力端子４０から論理値「１」が出
力される。そして、例えば、スキャンチェインＳＣ３の
スキャン出力端子から出力される信号の論理値が「１」
に変わったとすると、今度は、共用出力端子４０から論
理値「０」が出力される。よって、組合せ回路２４に単
一縮退故障があれば、１つのスキャン出力端子に出力さ
れる信号の論理値が正常時と異なるので、このＸＯＲツ
リー５２により、この故障を検出することができる。

【００６１】尚、論理手段は図２に示したＸＯＲツリー
５２の構成に限られない。例えば、図３（Ａ）に示す論
理回路６０をＸＯＲツリー５２の代りに設けてもよい。
この論理回路６０は、ＡＮＤゲート６２、ＯＲゲート６
４およびＸＯＲゲート５８で構成されている。ＡＮＤゲ
ート６２およびＯＲゲート６４の各出力端子は、それぞ
れＸＯＲゲート５８の入力端子に接続されている。この
ＸＯＲゲート５８の出力端子は共用出力端子４０に接続
される。また、ＡＮＤゲート６２およびＯＲゲート６４
の各入力端子がそれぞれスキャンチェインＳＣ１〜ＳＣ
４のスキャン出力端子に接続される。論理手段をこのよ
うに構成しても、ＸＯＲゲート５８の出力端子がこの論
理回路６０の出力端子となっているので、上述した機能
が実現される。

【００６２】また、スキャンチェイン数が図２に示すよ
うな偶数ではなく、奇数である場合には、例えば、図３
（Ｂ）に示す論理回路６６をＸＯＲツリー５２の代りに
用いればよい。この論理回路６６は、２個のＸＯＲゲー
ト５４および５８で構成されており、ＸＯＲゲート５４
の出力端子がＸＯＲゲート５８の一方の入力端子に接続
され、ＸＯＲゲート５８の出力端子が共用出力端子４０
に接続されている。また、ＸＯＲゲート５４の各入力端
子と、ＸＯＲゲート５４の出力端子が接続されていない
ＸＯＲゲート５８の入力端子とは、それぞれスキャンチ
ェインＳＣ１、ＳＣ２およびＳＣ３に接続される。この
ように、ＸＯＲゲート５８の出力端子が論理手段の出力
端子となっていれば、論理手段はＸＯＲツリー５２の回
路構成に限られない。

【００６３】次に、この構成例のスキャン回路５０の動
作につき説明する。このスキャン回路５０を用いて故障
シミュレーションを行うときは、先ず、図４に示した従
来のスキャン回路構成でＡＴＰＧ（テストパタン自動生
成）を実行する。このときは、組合せ回路に故障を設定
しておかない。

【００６４】次に、回路を図２に示した構成のスキャン
回路５０に変え、次に、ＸＯＲツリー５２の論理シミュ
レーションを行う。つまり、スキャン入力端子や機能入
力端子から先程作成した故障検出用ＴＰを入力し、この
ときにＸＯＲツリー５２の出力端子すなわち共用出力端
子４０から出力される出力値を期待値として検出する。
このときは、組合せ回路２４に故障を設定しておかな
い。

【００６５】次に、組合せ回路２４に単一縮退故障を設
定して、スキャン入力端子や機能入力端子から故障検出
用ＴＰを入力する。そして、この故障検出用ＴＰに対す
る組合せ回路２４の応答を共用出力端子４０から出力値
として検出する。この出力値が期待値と異なっていれ
ば、そのときに設定した故障に対して、この故障検出用
ＴＰにより検出が可能であることが確認される。このよ
うにして、故障シミュレーションが行われる。

【００６６】以上説明したように、この実施の形態の構
成によれば、スキャン出力端子を１つの共用出力端子４
０にまとめた構成で回路のテストを行うことが可能であ
る。また、スキャン入力端子も機能入力端子と共用され
ている。従って、従来に比べると、スキャン回路化のと
きに追加する端子数を大幅に減少させることができる。
よって、従来、ＬＳＩパッケージの端子数の制限により
スキャン設計が実現不可能であった回路に対しても、ス
キャン設計を適用できるようになる。つまり、高故障検
出率が実現可能なＡＳＩＣを増加させることが可能とな
る。従って、設計品質の大幅な向上が期待できる。

【００６７】また、第１の実施の形態で説明したスキャ
ン回路１０の構成では、スキャンチェインごとにセレク
タ２６の入力端子を切替えてＡＴＰＧおよび故障シミュ
レーションを行わせる必要があり、このため、テストケ
ース数がスキャンチェイン数分だけ増加してしまってい
た。しかし、第２の実施の形態のスキャン回路５０で
は、このようなスキャンチェインの切替えが必要ないか
ら、第１の実施の形態に比べてテストパタン長を少なく
することができる。よって、テスト時間の短縮、単位時
間当りの生産数の増加、テスト設計工数の減少、ＴＡＴ
の短縮、設計生産性の向上などの種々の効果が期待でき
る。

【００６８】

【発明の効果】この発明のスキャン回路によれば、複数
の入力端子と１つの出力端子とセレクト端子とを有して
おり、このセレクト端子に入力されるセレクト信号の論
理値に応じて、いずれか１つの入力端子を選択して出力
端子に接続させるセレクタを具えており、このセレクタ
の各入力端子がスキャン出力端子にそれぞれ接続されて
なる。このように構成すると、セレクタの各入力端子に
それぞれ接続されたスキャン出力端子を、異なるタイミ
ングでセレクタの出力端子に接続させることができる。
このように、スキャン出力端子が１つの出力端子を共用
する構成としてあるので、従来に比べて、端子数を少な
くすることができる。

【００６９】また、この発明のスキャン回路の実施に当
り、セレクタの入力端子の１つに組合せ回路の出力端子
が接続されているのが好適である。このようにすると、
各スキャン出力端子がセレクタの出力端子としてまとめ
られ、また、この出力端子が組合せ回路の出力端子と共
用されるので、追加端子はセレクト端子だけで済む。従
って、端子数の増加を抑制することができる。

【００７０】また、この発明のスキャン回路によれば、
複数の入力端子と１つの出力端子とを有しており、これ
ら入力端子にそれぞれ入力される２値信号の論理値に応
じて、出力端子から出力される２値信号の論理値を決定
する論理手段を具えており、この論理手段の各入力端子
がスキャン出力端子にそれぞれ接続されてなる。このよ
うに、論理手段の各入力端子にそれぞれスキャン出力端
子が接続されている。この論理手段は、各スキャン出力
端子から入力される信号の論理値の組合せに応じて、こ
の論理手段の１つの出力端子から出力させる信号の論理
値を決定する。このように構成してあるので、通常の故
障シミュレーションも行うことができる。従って、この
発明の構成によれば、スキャン出力端子が１つの出力端
子を共用する構成となるので、従来に比べて、端子数を
少なくできる。

【００７１】また、この発明のスキャン回路によれば、
論理手段は、いずれか１つの入力端子に入力される信号
の論理値の変化に応答して、出力端子から出力させる信
号の論理値を変化させるように構成してある。このよう
な論理手段を用いると、組合せ回路に単一縮退故障があ
るとき、その故障を検出することができる。

【００７２】また、この発明のスキャン回路の実施に当
り、論理手段の出力端子をＸＯＲゲートの出力端子とす
るのが好適である。このように、論理手段の出力端子が
ＸＯＲゲートの出力端子になるように構成すると、論理
手段のいずれか１つの入力端子に入力される信号の論理
値の変化に対して、論理手段の出力端子から出力させる
信号の論理値を変化させるように構成できる。

【００７３】また、この発明のスキャン回路によれば、
スキャン入力端子と組合せ回路の入力端子とを共用して
いるので、従来に比べて、さらに、端子数を少なくする
ことができる。

【図面の簡単な説明】

【図１】第１の実施の形態のスキャン回路構成を示す図
である。

【図２】第２の実施の形態のスキャン回路構成を示す図
である。

【図３】論理手段の別の例を示す図である。

【図４】従来のスキャン回路構成を示す図である。

【図５】従来のスキャン回路構成を示す図である。

【符号の説明】

１０、５０、１００、１３８：スキャン回路 １２〜２２、１０２〜１１２：スキャンＦＦ ２４、１３６：組合せ回路 ２６：セレクタ ２８〜３４、１４０〜１４６：共用入力端子 ３６、１５６：機能入力端子 ３８、１３４：機能出力端子群 ４０、１４８〜１５４：共用出力端子 ４２、１３０：スキャンセレクト端子 ４４〜４８：セレクト端子 ５２：ＸＯＲツリー ５４〜５８：ＸＯＲゲート ６０、６６：論理回路 ６２：ＡＮＤゲート ６４：ＯＲゲート １１４〜１２０：スキャン入力端子 １２２〜１２８：スキャン出力端子 １３２：機能入力端子群 １５８：機能出力端子 １６０〜１６６：データセレクタ

Claims (7)

【特許請求の範囲】
1. 【請求項１】 スキャンデータ端子とデータ出力端子と
   を有するスキャンフリップフロップを複数段連結し、第
   １段目のスキャンフリップフロップの前記スキャンデー
   タ端子が組合せ回路のテストパタンを入力するためのス
   キャン入力端子に接続され、最終段のスキャンフリップ
   フロップの前記データ出力端子が組合せ回路の出力結果
   を出力するためのスキャン出力端子に接続されてなるス
   キャンチェインを複数具えたスキャン回路において、 複数の入力端子と１つの出力端子とセレクト端子とを有
   しており、該セレクト端子に入力されるセレクト信号の
   論理値に応じて、いずれか１つの前記入力端子を選択し
   て前記出力端子に接続させるセレクタを具えており、該
   セレクタの各入力端子が前記スキャン出力端子にそれぞ
   れ接続されてなることを特徴とするスキャン回路。
2. 【請求項２】 請求項１に記載のスキャン回路におい
   て、 前記セレクタの入力端子の１つに組合せ回路の出力端子
   が接続されていることを特徴とするスキャン回路。
3. 【請求項３】 請求項１に記載のスキャン回路におい
   て、 前記スキャン入力端子と前記組合せ回路の入力端子とを
   共用していることを特徴とするスキャン回路。
4. 【請求項４】 スキャンデータ端子とデータ出力端子と
   を有するスキャンフリップフロップを複数段連結し、第
   １段目のスキャンフリップフロップの前記スキャンデー
   タ端子が組合せ回路のテストパタンを入力するためのス
   キャン入力端子に接続され、最終段のスキャンフリップ
   フロップの前記データ出力端子が組合せ回路の出力結果
   を出力するためのスキャン出力端子に接続されてなるス
   キャンチェインを複数具えたスキャン回路において、 複数の入力端子と１つの出力端子とを有しており、これ
   ら入力端子にそれぞれ入力される２値信号の論理値に応
   じて、前記出力端子から出力される２値信号の論理値を
   決定する論理手段を具えており、該論理手段の各入力端
   子が前記スキャン出力端子にそれぞれ接続されてなるこ
   とを特徴とするスキャン回路。
5. 【請求項５】 請求項４に記載のスキャン回路におい
   て、 前記論理手段は、いずれか１つの前記入力端子に入力さ
   れる信号の論理値の変化に応答して、前記出力端子から
   出力させる信号の論理値を変化させるように構成してあ
   ることを特徴とするスキャン回路。
6. 【請求項６】 請求項５に記載のスキャン回路におい
   て、 前記論理手段の出力端子をＸＯＲゲートの出力端子とす
   ることを特徴とするスキャン回路。
7. 【請求項７】 請求項４に記載のスキャン回路におい
   て、 前記スキャン入力端子と前記組合せ回路の入力端子とを
   共用していることを特徴とするスキャン回路。