JPH06186306A - 論理回路 - Google Patents
論理回路Info
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- JPH06186306A JPH06186306A JP4354712A JP35471292A JPH06186306A JP H06186306 A JPH06186306 A JP H06186306A JP 4354712 A JP4354712 A JP 4354712A JP 35471292 A JP35471292 A JP 35471292A JP H06186306 A JPH06186306 A JP H06186306A
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- Japan
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- circuit
- shift register
- test
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Abstract
(57)【要約】
【目的】 テスト時間を短縮できる回路テストを容易に
行うための設計がなされた論理回路を得る。 【構成】 スキャンイン端子３からスキャンパス５を通
じてシフトレジスタラッチ（ＳＲＬ）２1 〜２3 にテス
トデータを保持し、ＳＲＬ２4 〜２6 に期待値を保持
し、ブロックＡの動作結果と期待値とを比較器１０4 〜
１０6 で比較し、比較結果を圧縮器１１2 で圧縮し、１
ビットのテスト結果として出力する。 【効果】 比較器によりテスト結果が直接得られる。
行うための設計がなされた論理回路を得る。 【構成】 スキャンイン端子３からスキャンパス５を通
じてシフトレジスタラッチ（ＳＲＬ）２1 〜２3 にテス
トデータを保持し、ＳＲＬ２4 〜２6 に期待値を保持
し、ブロックＡの動作結果と期待値とを比較器１０4 〜
１０6 で比較し、比較結果を圧縮器１１2 で圧縮し、１
ビットのテスト結果として出力する。 【効果】 比較器によりテスト結果が直接得られる。
Description
【０００１】
【産業上の利用分野】この発明は、半導体や基板上に構
成され、回路テストを容易に行うための設計がなされた
論理回路に関するものである。
成され、回路テストを容易に行うための設計がなされた
論理回路に関するものである。
【０００２】
【従来の技術】図７は例えば「ＶＬＳＩにおけるテスト
技術とその検証期間の短縮化」（１９９１年４月１７日
（株）技術情報センター発行）に示された従来のテスト
容易化設計の代表的な例であるレベルセンシティブ設計
（ＬＳＳＤ）された論理回路を示す構成図であり、図に
おいて、１1 ，１2 ，１3 はシステムを構成する組み合
せ回路、２1 〜２5 は組み合せ回路１1 ，１2 ，１3 の
間に設けられデータをラッチするシフトレジスタラッチ
（以下、ＳＲＬと言う）、３はテスト時にデータを入力
するスキャンイン端子、４はテスト結果を取り出すスキ
ャンアウト端子、５はスキャンイン端子３、ＳＲＬ２1
〜２5 及びスキャンアウト端子４を接続するスキャンパ
スである。
技術とその検証期間の短縮化」（１９９１年４月１７日
（株）技術情報センター発行）に示された従来のテスト
容易化設計の代表的な例であるレベルセンシティブ設計
（ＬＳＳＤ）された論理回路を示す構成図であり、図に
おいて、１1 ，１2 ，１3 はシステムを構成する組み合
せ回路、２1 〜２5 は組み合せ回路１1 ，１2 ，１3 の
間に設けられデータをラッチするシフトレジスタラッチ
（以下、ＳＲＬと言う）、３はテスト時にデータを入力
するスキャンイン端子、４はテスト結果を取り出すスキ
ャンアウト端子、５はスキャンイン端子３、ＳＲＬ２1
〜２5 及びスキャンアウト端子４を接続するスキャンパ
スである。
【０００３】ＳＲＬ２1 〜２5 には動作時にシステムク
ロックＣＫ１，ＣＫ２が入力され、テストモード時にス
キャンロックＣA ，ＣB が入力されるように成されてい
る。また組み合せ回路１1 にシステム入力データが加え
られ、組み合せ回路１3 よりシステム出力が得られるよ
うに成されている。
ロックＣＫ１，ＣＫ２が入力され、テストモード時にス
キャンロックＣA ，ＣB が入力されるように成されてい
る。また組み合せ回路１1 にシステム入力データが加え
られ、組み合せ回路１3 よりシステム出力が得られるよ
うに成されている。
【０００４】図８はＳＲＬ２の回路構成を示すもので、
図示のようにシステムクロックＣＫ及びスキャンクロッ
クＣA で動作されるマスター側ラッチＬ1 とスキャンク
ロックＣB で動作されるスレーブ側ラッチＬ2 とにより
構成され、上記スキャンパス５に接続されるスキャンイ
ン端子６、スキャンアウト端子７を有している。また、
データイン端子８、データアウト端子９を有している。
図示のようにシステムクロックＣＫ及びスキャンクロッ
クＣA で動作されるマスター側ラッチＬ1 とスキャンク
ロックＣB で動作されるスレーブ側ラッチＬ2 とにより
構成され、上記スキャンパス５に接続されるスキャンイ
ン端子６、スキャンアウト端子７を有している。また、
データイン端子８、データアウト端子９を有している。
【０００５】次に動作について説明する。図７におい
て、通常のシステム動作時には、システム入力が組み合
せ回路１1に加えられて処理され、さらにＳＲＬ２1 ，
２2 を介して組み合せ回路に、ＳＲＬ２3 〜２5 及び組
み合せ回路１3 で処理されることにより、システム出力
が得られる。
て、通常のシステム動作時には、システム入力が組み合
せ回路１1に加えられて処理され、さらにＳＲＬ２1 ，
２2 を介して組み合せ回路に、ＳＲＬ２3 〜２5 及び組
み合せ回路１3 で処理されることにより、システム出力
が得られる。
【０００６】次に、テストモードにおいて中央の組み合
せ回路１2 のテストを行う場合について図９のタイミン
グチャートを用いて説明する。先ず、Ｔ1 ，Ｔ2 の周期
において、スキャンイン端子３よりスキャンパス５を用
いて２つのＳＲＬ２1 〜２2 にテストデータを設定す
る。ＳＲＬ２2 に“Ｈ”のデータを設定し、ＳＲＬ２1
に“Ｌ”のデータを設定するためには、スキャンイン端
子３より、Ｔ1 で“Ｈ”、Ｔ2 で“Ｌ”を入力する。そ
して各周期Ｔ1 ，Ｔ2 でスキャンクロックＣA ，ＣB を
異る位相で加えると、Ｔ2 の終りでＳＲＬ１1 の出力は
“Ｌ”、ＳＲＬ２2 の出力は“Ｈ”を保持して、組み合
せ回路１1に加えられている。
せ回路１2 のテストを行う場合について図９のタイミン
グチャートを用いて説明する。先ず、Ｔ1 ，Ｔ2 の周期
において、スキャンイン端子３よりスキャンパス５を用
いて２つのＳＲＬ２1 〜２2 にテストデータを設定す
る。ＳＲＬ２2 に“Ｈ”のデータを設定し、ＳＲＬ２1
に“Ｌ”のデータを設定するためには、スキャンイン端
子３より、Ｔ1 で“Ｈ”、Ｔ2 で“Ｌ”を入力する。そ
して各周期Ｔ1 ，Ｔ2 でスキャンクロックＣA ，ＣB を
異る位相で加えると、Ｔ2 の終りでＳＲＬ１1 の出力は
“Ｌ”、ＳＲＬ２2 の出力は“Ｈ”を保持して、組み合
せ回路１1に加えられている。
【０００７】この状態から次の周期Ｔ3 でシステムクロ
ックＣＫ２を１つ加えて組み合せ回路１2 を動作させ
る。この動作により組み合せ回路１2 より出力が得ら
れ、ＳＲＬ２3 に“Ｈ”、ＳＲＬ２4 に“Ｌ”、ＳＲＬ
２5 に“Ｈ”が入力されたとする。これを上記システム
クロックＣＫ２により各ＳＲＬ２3 〜２5 のマスター側
ラッチＬ1 に取り込む。次に、先ずスキャンクロックＣ
B によりスレーブ側ラッチＬ2 に転送し、その後、スキ
ャンクロックＣA によりスキャンイン端子６のデータを
ラッチＬ1 に取り込む。このときクロックＣA ，ＣB は
最初にデータを設定したときとは位相が逆になってい
る。
ックＣＫ２を１つ加えて組み合せ回路１2 を動作させ
る。この動作により組み合せ回路１2 より出力が得ら
れ、ＳＲＬ２3 に“Ｈ”、ＳＲＬ２4 に“Ｌ”、ＳＲＬ
２5 に“Ｈ”が入力されたとする。これを上記システム
クロックＣＫ２により各ＳＲＬ２3 〜２5 のマスター側
ラッチＬ1 に取り込む。次に、先ずスキャンクロックＣ
B によりスレーブ側ラッチＬ2 に転送し、その後、スキ
ャンクロックＣA によりスキャンイン端子６のデータを
ラッチＬ1 に取り込む。このときクロックＣA ，ＣB は
最初にデータを設定したときとは位相が逆になってい
る。
【０００８】以上の動作を繰り返しながらＳＲＬ２3 ，
２4 ，２5 のデータを各々次段のＳＲＬに順次転送しな
がらスキャンアウト端子４まで転送する。このスキャン
アウト端子４には４周期目Ｔ4 から動作結果がスキャン
データとして出力され始め、Ｔ4 でＳＲＬ２5 、Ｔ5 で
ＳＲＬ２4 、Ｔ6 でＳＲＬ２3 の各動作結果が得られ
る。従って、以上のテストには、データの設定にＴ1 ，
Ｔ2 の２周期、データの取り込みにＴ3 の１周期、スキ
ャンデータの取り出したＴ4 ，Ｔ5 ，Ｔ6 の３周期をそ
れぞれ必要とし、合計で６周期かかることになる。
２4 ，２5 のデータを各々次段のＳＲＬに順次転送しな
がらスキャンアウト端子４まで転送する。このスキャン
アウト端子４には４周期目Ｔ4 から動作結果がスキャン
データとして出力され始め、Ｔ4 でＳＲＬ２5 、Ｔ5 で
ＳＲＬ２4 、Ｔ6 でＳＲＬ２3 の各動作結果が得られ
る。従って、以上のテストには、データの設定にＴ1 ，
Ｔ2 の２周期、データの取り込みにＴ3 の１周期、スキ
ャンデータの取り出したＴ4 ，Ｔ5 ，Ｔ6 の３周期をそ
れぞれ必要とし、合計で６周期かかることになる。
【０００９】図８のＳＲＬ２においては通常のシステム
動作時には、スキャンクロックＣAが入らないため、ス
キャンイン端子６からのデータは、データアウト端子９
又はスキャンアウト端子７には伝わらない。つまり、シ
ステムクロックＣＫが入ったときには、データイン端子
８のデータが、スキャンクロックが入ったときにはスキ
ャンイン端子６のデータが内部に伝えられる。テスト動
作時には、もう一つのスキャンクロックＣB を使用し
て、Ｌ2 側にも信号が伝わるようにし、スキャンアウト
端子７からデータを出力する。データイン端子８は、組
み合せ回路の出力を受け取る端子であり、データアウト
端子９は、組み合せ回路へデータを入力する端子であ
る。また、スキャンイン端子６、スキャンアウト端子７
は、スキャンパス５に接続される。
動作時には、スキャンクロックＣAが入らないため、ス
キャンイン端子６からのデータは、データアウト端子９
又はスキャンアウト端子７には伝わらない。つまり、シ
ステムクロックＣＫが入ったときには、データイン端子
８のデータが、スキャンクロックが入ったときにはスキ
ャンイン端子６のデータが内部に伝えられる。テスト動
作時には、もう一つのスキャンクロックＣB を使用し
て、Ｌ2 側にも信号が伝わるようにし、スキャンアウト
端子７からデータを出力する。データイン端子８は、組
み合せ回路の出力を受け取る端子であり、データアウト
端子９は、組み合せ回路へデータを入力する端子であ
る。また、スキャンイン端子６、スキャンアウト端子７
は、スキャンパス５に接続される。
【００１０】図１０はテスト容易化設計された従来のＬ
ＳＩの例を示し、図７と対応する部分には同一符号を付
してある。図１０において、Ａ，Ｂ，Ｃ，Ｄはテスト対
象回路としてのブロックである。各ブロックＡ〜ＤはＳ
ＲＬ２を介して接続され、各ＳＲＬ２はスキャンパス５
で直列に接続されている。スキャンパス５の両端にはス
キャンイン端子３、スキャンアウト端子４が設けられて
いる。また、この論理回路ではシステムの入力側と出力
側に組み合せ回路１が設けられている。
ＳＩの例を示し、図７と対応する部分には同一符号を付
してある。図１０において、Ａ，Ｂ，Ｃ，Ｄはテスト対
象回路としてのブロックである。各ブロックＡ〜ＤはＳ
ＲＬ２を介して接続され、各ＳＲＬ２はスキャンパス５
で直列に接続されている。スキャンパス５の両端にはス
キャンイン端子３、スキャンアウト端子４が設けられて
いる。また、この論理回路ではシステムの入力側と出力
側に組み合せ回路１が設けられている。
【００１１】次に動作について説明する。ブロックＢの
テストを行う場合は、先ず、スキャンイン端子３からＳ
ＲＬ２1〜２3 を通じてＳＲＬ２4 〜２6 にデータを設
定する。このために最低６周期必要となる。次に、シス
テム動作させるために１周期を要し、さらにＳＲＬ２7
〜２9 に得られた動作結果を、後段の９個のＳＲＬ２に
順次転送しながらスキャンアウト端子４に出力するのに
最低１２周期かかる。従って、一連の動作には最低１９
周期必要となる。
テストを行う場合は、先ず、スキャンイン端子３からＳ
ＲＬ２1〜２3 を通じてＳＲＬ２4 〜２6 にデータを設
定する。このために最低６周期必要となる。次に、シス
テム動作させるために１周期を要し、さらにＳＲＬ２7
〜２9 に得られた動作結果を、後段の９個のＳＲＬ２に
順次転送しながらスキャンアウト端子４に出力するのに
最低１２周期かかる。従って、一連の動作には最低１９
周期必要となる。
【００１２】
【発明が解決しようとする課題】従来のテスト容易化設
計された論理回路は以上のように構成されているので、
データのシフトインあるいはシフトアウトを行うために
は、データをシリアルに入力しなければならず、このシ
リアル入力及び出力には、１ビットにつき１周期のテス
ト時間を必要とするため、膨大なテスト時間を必要とす
るという問題点があった。
計された論理回路は以上のように構成されているので、
データのシフトインあるいはシフトアウトを行うために
は、データをシリアルに入力しなければならず、このシ
リアル入力及び出力には、１ビットにつき１周期のテス
ト時間を必要とするため、膨大なテスト時間を必要とす
るという問題点があった。
【００１３】この発明は上記のような問題点を解決する
ためになされたもので、テスト時にシリアル出力のため
の時間を短縮できるテスト容易化のための論理回路を得
ることを目的としている。
ためになされたもので、テスト時にシリアル出力のため
の時間を短縮できるテスト容易化のための論理回路を得
ることを目的としている。
【００１４】
【課題を解決するための手段】請求項１の発明に係る論
理回路は、テスト対象回路の動作結果を保持するＳＲＬ
の出力側に期待値と動作結果とを比較する比較器を設け
たものである。
理回路は、テスト対象回路の動作結果を保持するＳＲＬ
の出力側に期待値と動作結果とを比較する比較器を設け
たものである。
【００１５】請求項２の発明に係る論理回路は、複数の
テスト対象回路の各動作結果と期待値とを比較する複数
の比較器と、各比較器の比較結果を圧縮する圧縮器とを
設けたものである。
テスト対象回路の各動作結果と期待値とを比較する複数
の比較器と、各比較器の比較結果を圧縮する圧縮器とを
設けたものである。
【００１６】請求項３の発明に係る論理回路は、複数の
テスト対象回路の各動作結果と期待値とを比較する複数
の比較器と、各比較器の比較結果を複数ずつ圧縮する複
数の圧縮器と、各圧縮器の出力をさらに圧縮する圧縮器
とを設けたものである。
テスト対象回路の各動作結果と期待値とを比較する複数
の比較器と、各比較器の比較結果を複数ずつ圧縮する複
数の圧縮器と、各圧縮器の出力をさらに圧縮する圧縮器
とを設けたものである。
【００１７】請求項４発明に係る論理回路は、複数のテ
スト対象回路の各動作結果と期待値とを比較する複数の
比較器と、各比較器の比較結果を複数ずつ圧縮する複数
の圧縮器と、スキャンパスを通じて入力されるテスト対
象回路を限定する信号を保持して上記圧縮器に伝えるテ
スト対象回路選択手段とを設けたものである。
スト対象回路の各動作結果と期待値とを比較する複数の
比較器と、各比較器の比較結果を複数ずつ圧縮する複数
の圧縮器と、スキャンパスを通じて入力されるテスト対
象回路を限定する信号を保持して上記圧縮器に伝えるテ
スト対象回路選択手段とを設けたものである。
【００１８】請求項５の発明に係る論理回路は、複数の
テスト対象回路の各動作結果と期待値とを比較する複数
の比較器と、各比較器の比較結果を複数ずつ圧縮する複
数の圧縮器と、各圧縮器の出力をさらに圧縮する圧縮器
と、この圧縮器の出力とスキャンパスの出力とを切り換
えるセレクタとを設けたものである。
テスト対象回路の各動作結果と期待値とを比較する複数
の比較器と、各比較器の比較結果を複数ずつ圧縮する複
数の圧縮器と、各圧縮器の出力をさらに圧縮する圧縮器
と、この圧縮器の出力とスキャンパスの出力とを切り換
えるセレクタとを設けたものである。
【００１９】
【作用】請求項１の発明における論理回路は、比較器に
予め期待値を蓄え、その値とテスト対象回路の動作結果
とを比較することにより、そのテスト対象回路のテスト
結果が判定される。
予め期待値を蓄え、その値とテスト対象回路の動作結果
とを比較することにより、そのテスト対象回路のテスト
結果が判定される。
【００２０】請求項２の発明における論理回路は、複数
の比較器の比較結果を圧縮することにより、テスト対象
回路全体のテスト結果が判定される。
の比較器の比較結果を圧縮することにより、テスト対象
回路全体のテスト結果が判定される。
【００２１】請求項３の発明における論理回路は、複数
の圧縮器の出力をさらに圧縮することにより、複数のテ
スト対象回路の全体のテスト結果が判定される。
の圧縮器の出力をさらに圧縮することにより、複数のテ
スト対象回路の全体のテスト結果が判定される。
【００２２】請求項４の発明における論理回路は、テス
ト対象回路選択手段がスキャンパスからテスト対象回路
を限定する信号を受け、これを圧縮器に伝えることによ
り、テスト結果を得るべきテスト対象回路が選択され
る。
ト対象回路選択手段がスキャンパスからテスト対象回路
を限定する信号を受け、これを圧縮器に伝えることによ
り、テスト結果を得るべきテスト対象回路が選択され
る。
【００２３】請求項５の発明における論理回路は、切り
換え信号によりセレクタを切換えることによって、スキ
ャンパスから従来通りのスキャンデータを得るか又は複
数のテスト対象回路の全体のテスト結果を得るかを任意
に選択できる。
換え信号によりセレクタを切換えることによって、スキ
ャンパスから従来通りのスキャンデータを得るか又は複
数のテスト対象回路の全体のテスト結果を得るかを任意
に選択できる。
【００２４】
実施例１．以下、請求項１，２，３の発明の一実施例を
図について説明する。図１においては図７、図１０と対
応する部分には同一符号を付して説明を省略する。図１
はテスト対象回路として１つのブロックＡを有する場合
であり、１０4 ，１０5 ，１０6 はＳＲＬ２4 ，２5 ，
２6 の出力側に設けられた比較器、１１は比較器１０
4 ，１０5 ，１０6 の出力を圧縮してテスト結果として
出力する圧縮器である。なお、図１においては、システ
ムクロックＣＫ１，ＣＫ２、スキャンクロックＣA ，Ｃ
B 等のラインは図示を省略しているが、図７と同様に設
けられている。
図について説明する。図１においては図７、図１０と対
応する部分には同一符号を付して説明を省略する。図１
はテスト対象回路として１つのブロックＡを有する場合
であり、１０4 ，１０5 ，１０6 はＳＲＬ２4 ，２5 ，
２6 の出力側に設けられた比較器、１１は比較器１０
4 ，１０5 ，１０6 の出力を圧縮してテスト結果として
出力する圧縮器である。なお、図１においては、システ
ムクロックＣＫ１，ＣＫ２、スキャンクロックＣA ，Ｃ
B 等のラインは図示を省略しているが、図７と同様に設
けられている。
【００２５】比較器１０4 〜１０6 は図２に示すように
比較器１０としてＳＲＬ２のデータアウト端子９とスキ
ャンアウト端子７の各出力を比較するように成されてい
る。
比較器１０としてＳＲＬ２のデータアウト端子９とスキ
ャンアウト端子７の各出力を比較するように成されてい
る。
【００２６】次に動作について説明する。ブロックＡを
テストするために、比較器１０4 〜１０6 には予め期待
値を設定しておき、ブロックＡの動作結果と比較するよ
うにしている。図３のタイミングチャートを用いて一連
の動作を説明する。先ず、ＳＲＬ２1 〜２3 にはテスト
のためのデータを設定し、ＳＲＬ２4 〜２6 には上記期
待値を示すデータを設定する必要がある。このためにス
キャンイン端子３より上記各データを入力し、Ｔ1〜Ｔ6
の６周期を用いて上記の設定を行う。これにより、Ｓ
ＲＬ２1 〜２3 にテストデータが保持されてブロックＡ
に加えられ、ＳＲＬ２4 〜２6 に期待値が保持されて比
較器１０4 〜１０6 に加えられる。
テストするために、比較器１０4 〜１０6 には予め期待
値を設定しておき、ブロックＡの動作結果と比較するよ
うにしている。図３のタイミングチャートを用いて一連
の動作を説明する。先ず、ＳＲＬ２1 〜２3 にはテスト
のためのデータを設定し、ＳＲＬ２4 〜２6 には上記期
待値を示すデータを設定する必要がある。このためにス
キャンイン端子３より上記各データを入力し、Ｔ1〜Ｔ6
の６周期を用いて上記の設定を行う。これにより、Ｓ
ＲＬ２1 〜２3 にテストデータが保持されてブロックＡ
に加えられ、ＳＲＬ２4 〜２6 に期待値が保持されて比
較器１０4 〜１０6 に加えられる。
【００２７】次にシステムクロックをＴ7 で加えてＳＲ
Ｌ２1 〜２3 のデータを取り込んでブロックＡを動作さ
せる。その動作結果が比較器１０4 〜１０6 に加えられ
て、各々の期待値と比較され、動作結果が正しければ
“Ｈ”を、間違っていれば“Ｌ”を比較結果として出力
する。この比較結果は圧縮器１１で１ビットのテスト結
果として直接出力される。或いはスキャンアウト端子４
より従来と同様にしてスキャンデータを取り出すことも
できる。
Ｌ２1 〜２3 のデータを取り込んでブロックＡを動作さ
せる。その動作結果が比較器１０4 〜１０6 に加えられ
て、各々の期待値と比較され、動作結果が正しければ
“Ｈ”を、間違っていれば“Ｌ”を比較結果として出力
する。この比較結果は圧縮器１１で１ビットのテスト結
果として直接出力される。或いはスキャンアウト端子４
より従来と同様にしてスキャンデータを取り出すことも
できる。
【００２８】以上によれば、この図１のように１つのブ
ロックＡを有する回路単体について見れば、テストに要
する時間は従来の場合と同様に７周期である。しかしな
がら実施例２としての図４に示すように、従来の図１０
の回路と同様に４つのブロックＡ〜Ｄを有し、図１より
スキャンパス５が長い回路の場合は、図示のように各ブ
ロックＡ〜Ｄの出力側のＳＲＬ２にそれぞれ比較器１０
を接続し、各比較出力を圧縮器１１に加え、各圧縮出力
をさらに圧縮器１２に加えることによって、テスト時間
を短縮することが可能になる。
ロックＡを有する回路単体について見れば、テストに要
する時間は従来の場合と同様に７周期である。しかしな
がら実施例２としての図４に示すように、従来の図１０
の回路と同様に４つのブロックＡ〜Ｄを有し、図１より
スキャンパス５が長い回路の場合は、図示のように各ブ
ロックＡ〜Ｄの出力側のＳＲＬ２にそれぞれ比較器１０
を接続し、各比較出力を圧縮器１１に加え、各圧縮出力
をさらに圧縮器１２に加えることによって、テスト時間
を短縮することが可能になる。
【００２９】即ち、図４のように構成することにより、
各ブロックＡ〜Ｄの動作結果を従来のように後段のＳＲ
Ｌ２に順次転送しながらスキャンアウト端子４まで転送
する必要がなく、比較結果を直接取り出すことにより、
転送時間を短縮することができる。表１は、従来の図１
０の回路のテスト時間と、この回路と通常のシステム動
作では同一の機能を有する図４の回路のテスト時間とを
テスト対象のブロックＡ〜Ｄ毎に示したものである。
各ブロックＡ〜Ｄの動作結果を従来のように後段のＳＲ
Ｌ２に順次転送しながらスキャンアウト端子４まで転送
する必要がなく、比較結果を直接取り出すことにより、
転送時間を短縮することができる。表１は、従来の図１
０の回路のテスト時間と、この回路と通常のシステム動
作では同一の機能を有する図４の回路のテスト時間とを
テスト対象のブロックＡ〜Ｄ毎に示したものである。
【００３０】
【表１】
【００３１】この表１によればブロックＣのテストで周
期数が１９周期で一致している以外は、周期数が少なく
なっており、回路規模が大きくなってスキャンパス５が
長くなればなるほど効果が得られることがわかる。この
ように、テスト時間及びテスト周期数が２分１以下に削
減されることはないが、回路規模によっては、２分の１
近くまで削減できるであろうことは、容易に予想でき
る。
期数が１９周期で一致している以外は、周期数が少なく
なっており、回路規模が大きくなってスキャンパス５が
長くなればなるほど効果が得られることがわかる。この
ように、テスト時間及びテスト周期数が２分１以下に削
減されることはないが、回路規模によっては、２分の１
近くまで削減できるであろうことは、容易に予想でき
る。
【００３２】なお、図２の比較器１０において、上記期
待値はラッチＬ2 からスキャンアウト端子７を介して加
えられ、また、各ブロックの動作結果はデータアウト端
子９から加えられる。また、圧縮器１１は対応するブロ
ックのテスト結果を１ビットで出力し、圧縮器１２は回
路全体としてのテスト結果を１ビットで出力するもので
ある。
待値はラッチＬ2 からスキャンアウト端子７を介して加
えられ、また、各ブロックの動作結果はデータアウト端
子９から加えられる。また、圧縮器１１は対応するブロ
ックのテスト結果を１ビットで出力し、圧縮器１２は回
路全体としてのテスト結果を１ビットで出力するもので
ある。
【００３３】実施例３．図５は請求項４の発明の実施例
を示す。図５において、１３はテスト対象回路選択手段
としてのＳＲＬであり、前記図４と同一部分には同一符
号を付して重複説明を省略する。
を示す。図５において、１３はテスト対象回路選択手段
としてのＳＲＬであり、前記図４と同一部分には同一符
号を付して重複説明を省略する。
【００３４】次に動作について説明する。テスト時に、
スキャンイン端子３からテストデータ、期待値を入力す
ると共にＳＲＬ１３に対してテスト対象ブロックを限定
するためのブロック選択信号を入力する。そしてテスト
対象ブロックの動作時にブロック選択信号の値を対応す
る圧縮器１１に入力することにより、そのブロックのテ
スト結果のみ出力する。
スキャンイン端子３からテストデータ、期待値を入力す
ると共にＳＲＬ１３に対してテスト対象ブロックを限定
するためのブロック選択信号を入力する。そしてテスト
対象ブロックの動作時にブロック選択信号の値を対応す
る圧縮器１１に入力することにより、そのブロックのテ
スト結果のみ出力する。
【００３５】実施例４．図６は請求項５の発明の実施例
を示す。図６において、１４はスキャンパス５のスキャ
ンデータ出力と圧縮器１２の出力とを切り換えるセレク
タ、１５はセレクタ１４の切り換え信号であり、前記図
４と同一部分には同一符号を付して重複説明を省略す
る。上記の構成によれば、テスト時に、セレクタ１４を
切り換え、圧縮器１２からの比較器１０の比較結果によ
るテスト結果を得たり、又はスキャンパス５を通じてス
キャンデータを得ることができる。
を示す。図６において、１４はスキャンパス５のスキャ
ンデータ出力と圧縮器１２の出力とを切り換えるセレク
タ、１５はセレクタ１４の切り換え信号であり、前記図
４と同一部分には同一符号を付して重複説明を省略す
る。上記の構成によれば、テスト時に、セレクタ１４を
切り換え、圧縮器１２からの比較器１０の比較結果によ
るテスト結果を得たり、又はスキャンパス５を通じてス
キャンデータを得ることができる。
【００３６】
【発明の効果】以上のように、請求項１の発明によれ
ば、テスト対象回路の動作結果と期待値とを比較する比
較器を設ける構成としたので、テスト結果を迅速に得る
ことができ、テスト時間の短縮をはかることができる効
果がある。
ば、テスト対象回路の動作結果と期待値とを比較する比
較器を設ける構成としたので、テスト結果を迅速に得る
ことができ、テスト時間の短縮をはかることができる効
果がある。
【００３７】請求項２の発明によれば、複数のテスト対
象回路の各々について複数の比較器を設け、各比較結果
を圧縮するように構成したので、各々のテスト対象回路
全体のテスト結果を得ることができる効果がある。
象回路の各々について複数の比較器を設け、各比較結果
を圧縮するように構成したので、各々のテスト対象回路
全体のテスト結果を得ることができる効果がある。
【００３８】請求項３の発明によれば、複数の比較器の
比較結果を複数ずつ圧縮する複数の圧縮器を設け、各圧
縮器の出力をさらに圧縮するように構成したので、複数
のテスト対象回路全体のテスト結果を得ることができる
効果がある。
比較結果を複数ずつ圧縮する複数の圧縮器を設け、各圧
縮器の出力をさらに圧縮するように構成したので、複数
のテスト対象回路全体のテスト結果を得ることができる
効果がある。
【００３９】請求項４の発明によれば、テスト対象回路
選択手段を設ける構成としたので、複数のテスト対象回
路のうちからテスト結果を得るべきテスト対象回路を任
意に選択できる効果がある。
選択手段を設ける構成としたので、複数のテスト対象回
路のうちからテスト結果を得るべきテスト対象回路を任
意に選択できる効果がある。
【００４０】請求項５の発明によれば、複数の圧縮出力
をさらに圧縮した出力とスキャンパスの出力とをセレク
タで切り換えるように構成したので、複数のテスト対象
回路全体のテスト結果を得るか又はスキャンデータを得
るかを任意に選択できる効果がある。
をさらに圧縮した出力とスキャンパスの出力とをセレク
タで切り換えるように構成したので、複数のテスト対象
回路全体のテスト結果を得るか又はスキャンデータを得
るかを任意に選択できる効果がある。
【図１】請求項１，２の発明の実施例を示す構成図であ
る。
る。
【図２】シフトレジスタラッチと比較器の実施例を示す
構成図である。
構成図である。
【図３】テスト時の動作を示すタイミングチャートであ
る。
る。
【図４】請求項３の発明の実施例を示す構成図である。
【図５】請求項４の発明の実施例を示す構成図である。
【図６】請求項５の発明の実施例を示す構成図である。
【図７】従来のテスト容易化設計された論理回路を示す
構成図である。
構成図である。
【図８】従来のシフトレジスタラッチを示す構成図であ
る。
る。
【図９】従来のテスト動作を示すタイミングチャートで
ある。
ある。
【図１０】従来のテスト容易化設計されたＬＳＩを示す
構成図である。
構成図である。
２，２1 〜２6 ＳＲＬ（シフトレジスタラッチ） ５ スキャンパス １０，１０4 〜１０6 比較器 １１，１２ 圧縮器 １３ ＳＲＬ（シフトレジスタラッチ、テスト対象回路
選択手段） １４ セレクタ １５ 切り換え信号 Ａ〜Ｄ ブロック（テスト対象回路）
選択手段） １４ セレクタ １５ 切り換え信号 Ａ〜Ｄ ブロック（テスト対象回路）
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成５年５月１９日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】０００６
【補正方法】変更
【補正内容】
【０００６】次に、テストモードにおいて中央の組み合
せ回路１2 のテストを行う場合について図９のタイミン
グチャートを用いて説明する。先ず、Ｔ1 ，Ｔ2 の周期
において、スキャンイン端子３よりスキャンパス５を用
いて２つのＳＲＬ２1 〜２2 にテストデータを設定す
る。ＳＲＬ２2 に“Ｈ”のデータを設定し、ＳＲＬ２1
に“Ｌ”のデータを設定するためには、スキャンイン端
子３より、Ｔ1 で“Ｈ”、Ｔ2 で“Ｌ”を入力する。そ
して各周期Ｔ1 ，Ｔ2 でスキャンクロックＣA ，ＣB を
異る位相で加えると、Ｔ2 の終りでＳＲＬ２1 の出力は
“Ｌ”、ＳＲＬ２2 の出力は“Ｈ”を保持して、組み合
せ回路１2 に加えられている。
せ回路１2 のテストを行う場合について図９のタイミン
グチャートを用いて説明する。先ず、Ｔ1 ，Ｔ2 の周期
において、スキャンイン端子３よりスキャンパス５を用
いて２つのＳＲＬ２1 〜２2 にテストデータを設定す
る。ＳＲＬ２2 に“Ｈ”のデータを設定し、ＳＲＬ２1
に“Ｌ”のデータを設定するためには、スキャンイン端
子３より、Ｔ1 で“Ｈ”、Ｔ2 で“Ｌ”を入力する。そ
して各周期Ｔ1 ，Ｔ2 でスキャンクロックＣA ，ＣB を
異る位相で加えると、Ｔ2 の終りでＳＲＬ２1 の出力は
“Ｌ”、ＳＲＬ２2 の出力は“Ｈ”を保持して、組み合
せ回路１2 に加えられている。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００８
【補正方法】変更
【補正内容】
【０００８】以上の動作を繰り返しながらＳＲＬ２3 ，
２4 ，２5 のデータを各々次段のＳＲＬに順次転送しな
がらスキャンアウト端子４まで転送する。このスキャン
アウト端子４には４周期目Ｔ4 から動作結果がスキャン
データとして出力され始め、Ｔ4 でＳＲＬ２3 、Ｔ5 で
ＳＲＬ２4 、Ｔ6 でＳＲＬ２5 の各動作結果が得られ
る。従って、以上のテストには、データの設定にＴ1 ，
Ｔ2 の２周期、データの取り込みにＴ3 の１周期、スキ
ャンデータの取り出しにＴ4 ，Ｔ5 ，Ｔ6 の３周期をそ
れぞれ必要とし、合計で６周期かかることになる。
２4 ，２5 のデータを各々次段のＳＲＬに順次転送しな
がらスキャンアウト端子４まで転送する。このスキャン
アウト端子４には４周期目Ｔ4 から動作結果がスキャン
データとして出力され始め、Ｔ4 でＳＲＬ２3 、Ｔ5 で
ＳＲＬ２4 、Ｔ6 でＳＲＬ２5 の各動作結果が得られ
る。従って、以上のテストには、データの設定にＴ1 ，
Ｔ2 の２周期、データの取り込みにＴ3 の１周期、スキ
ャンデータの取り出しにＴ4 ，Ｔ5 ，Ｔ6 の３周期をそ
れぞれ必要とし、合計で６周期かかることになる。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００１１
【補正方法】変更
【補正内容】
【００１１】次に動作について説明する。ブロックＡの
テストを行う場合は、先ず、スキャンイン端子３からＳ
ＲＬ２を通じてＳＲＬ２1 〜２3 にデータを設定する。
このために１２周期必要となる。次に、システム動作さ
せるために１周期を要し、さらにＳＲＬ２4 〜２6 に得
られた動作結果を、後段の３個のＳＲＬ２に順次転送し
ながらスキャンアウト端子４に出力するのに６周期かか
る。従って、一連の動作には合計１９周期必要となる。
テストを行う場合は、先ず、スキャンイン端子３からＳ
ＲＬ２を通じてＳＲＬ２1 〜２3 にデータを設定する。
このために１２周期必要となる。次に、システム動作さ
せるために１周期を要し、さらにＳＲＬ２4 〜２6 に得
られた動作結果を、後段の３個のＳＲＬ２に順次転送し
ながらスキャンアウト端子４に出力するのに６周期かか
る。従って、一連の動作には合計１９周期必要となる。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００２４
【補正方法】変更
【補正内容】
【００２４】
【実施例】 実施例１．以下、請求項１，２，３の発明の一実施例を
図について説明する。図１においては図７、図１０と対
応する部分には同一符号を付して説明を省略する。図１
はテスト対象回路として１つのブロックＡを有する場合
であり、１０4 ，１０5 ，１０6 はＳＲＬ２4 ，２5 ，
２6 の出力側に設けられた比較器、１１1，１１2 は比
較器１０4 ，１０5 ，１０6 の出力を圧縮してテスト結
果として出力する圧縮器である。なお、図１において
は、システムクロックＣＫ１，ＣＫ２、スキャンクロッ
クＣA ，ＣB 等のラインは図示を省略しているが、図７
と同様に設けられている。
図について説明する。図１においては図７、図１０と対
応する部分には同一符号を付して説明を省略する。図１
はテスト対象回路として１つのブロックＡを有する場合
であり、１０4 ，１０5 ，１０6 はＳＲＬ２4 ，２5 ，
２6 の出力側に設けられた比較器、１１1，１１2 は比
較器１０4 ，１０5 ，１０6 の出力を圧縮してテスト結
果として出力する圧縮器である。なお、図１において
は、システムクロックＣＫ１，ＣＫ２、スキャンクロッ
クＣA ，ＣB 等のラインは図示を省略しているが、図７
と同様に設けられている。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００２７
【補正方法】変更
【補正内容】
【００２７】次にシステムクロックをＴ7 で加えてＳＲ
Ｌ２1 〜２3 のデータを取り込んでブロックＡを動作さ
せる。その動作結果が比較器１０4 〜１０6 に加えられ
て、各々の期待値と比較され、動作結果が正しければ
“Ｈ”を、間違っていれば“Ｌ”を比較結果として出力
する。この比較結果は圧縮器１１2 で１ビットのテスト
結果として直接出力される。或いはスキャンアウト端子
４より従来と同様にしてスキャンデータを取り出すこと
もできる。
Ｌ２1 〜２3 のデータを取り込んでブロックＡを動作さ
せる。その動作結果が比較器１０4 〜１０6 に加えられ
て、各々の期待値と比較され、動作結果が正しければ
“Ｈ”を、間違っていれば“Ｌ”を比較結果として出力
する。この比較結果は圧縮器１１2 で１ビットのテスト
結果として直接出力される。或いはスキャンアウト端子
４より従来と同様にしてスキャンデータを取り出すこと
もできる。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００３０
【補正方法】変更
【補正内容】
【００３０】
【表１】
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】符号の説明
【補正方法】変更
【補正内容】
【符号の説明】 ２，２1 〜２6 ＳＲＬ（シフトレジスタラッチ） ５ スキャンパス １０，１０1 〜１０6 比較器 １１，１１1 〜１１2 ，１２ 圧縮器 １３ ＳＲＬ（シフトレジスタラッチ、テスト対象回路
選択手段） １４ セレクタ １５ 切り換え信号 Ａ〜Ｄ ブロック（テスト対象回路）
選択手段） １４ セレクタ １５ 切り換え信号 Ａ〜Ｄ ブロック（テスト対象回路）
【手続補正８】
【補正対象書類名】図面
【補正対象項目名】図１
【補正方法】変更
【補正内容】
【図１】
【手続補正９】
【補正対象書類名】図面
【補正対象項目名】図４
【補正方法】変更
【補正内容】
【図４】
【手続補正１０】
【補正対象書類名】図面
【補正対象項目名】図５
【補正方法】変更
【補正内容】
【図５】
【手続補正１１】
【補正対象書類名】図面
【補正対象項目名】図６
【補正方法】変更
【補正内容】
【図６】
【手続補正１２】
【補正対象書類名】図面
【補正対象項目名】図１０
【補正方法】変更
【補正内容】
【図１０】
Claims (5)
- 【請求項１】 テスト対象回路の入力側と出力側とにそ
れぞれシフトレジスタラッチが接続されると共に、これ
らのシフトレジスタラッチを直列に接続してデータを順
次転送するためのスキャンパスを有する論理回路におい
て、上記テスト対象回路の出力側に接続されたシフトレ
ジスタラッチの出力側に上記スキャンパスから転送され
る期待値と上記テスト対象回路の動作結果とを比較する
比較器とを設けたことを特徴とする論理回路。 - 【請求項２】 複数のテスト対象回路の入力側と出力側
とにそれぞれシフトレジスタラッチが接続されると共
に、これらのシフトレジスタラッチを直列に接続してデ
ータを順次転送するためのスキャンパスを有する論理回
路において、上記複数のテスト対象回路の出力側にそれ
ぞれ接続されたシフトレジスタラッチの出力側に上記ス
キャンパスから転送される期待値と上記テスト対象回路
の動作結果とを比較する複数の比較器と、上記複数の比
較器の比較結果を圧縮して出力する圧縮器とを設けたこ
とを特徴とする論理回路。 - 【請求項３】 複数のテスト対象回路の入力側と出力側
とにそれぞれシフトレジスタラッチが接続されると共
に、これらのシフトレジスタラッチを直列に接続してデ
ータを順次転送するためのスキャンパスを有する論理回
路において、上記複数のテスト対象回路の出力側にそれ
ぞれ接続されたシフトレジスタラッチの出力側に上記ス
キャンパスから転送される期待値と上記テスト対象回路
の動作結果とを比較する複数の比較器と、上記複数の比
較器の各比較結果のうちの複数ずつをそれぞれ圧縮する
複数の圧縮器と、上記複数の圧縮器の出力をさらに圧縮
して出力する圧縮器とを設けたことを特徴とする論理回
路。 - 【請求項４】 複数のテスト対象回路の入力側と出力側
とにそれぞれシフトレジスタラッチが接続されると共
に、これらのシフトレジスタラッチを直列に接続してデ
ータを順次転送するためのスキャンパスを有する論理回
路において、上記複数のテスト対象回路の出力側にそれ
ぞれ接続されたシフトレジスタラッチの出力側に上記ス
キャンパスから転送される期待値と上記テスト対象回路
の動作結果とを比較する複数の比較器と、上記複数の比
較器の各比較結果のうちの複数ずつをそれぞれ圧縮する
複数の圧縮器と、上記スキャンパスを通じて入力される
テスト対象回路を限定する信号を保持して上記圧縮器に
伝えるテスト対象回路選択手段を設けたことを特徴とす
る論理回路。 - 【請求項５】 複数のテスト対象回路の入力側と出力側
とにそれぞれシフトレジスタラッチが接続されると共
に、これらのシフトレジスタラッチを直列に接続してデ
ータを順次転送するためのスキャンパスを有する論理回
路において、上記複数のテスト対象回路の出力側にそれ
ぞれ接続されたシフトレジスタラッチの出力側に上記ス
キャンパスから転送される期待値と上記テスト対象回路
の動作結果とを比較する複数の比較器と、上記複数の比
較器の各比較結果のうちの複数ずつをそれぞれ圧縮する
複数の圧縮器と、上記複数の圧縮器の出力をさらに圧縮
して出力する圧縮器と、上記スキャンパスの出力と上記
複数の圧縮器の出力をさらに圧縮する圧縮器の出力とを
切り換え信号により切り換え選択して出力するセレクタ
とを備えたことを特徴とする論理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4354712A JPH06186306A (ja) | 1992-12-17 | 1992-12-17 | 論理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4354712A JPH06186306A (ja) | 1992-12-17 | 1992-12-17 | 論理回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06186306A true JPH06186306A (ja) | 1994-07-08 |
Family
ID=18439402
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4354712A Pending JPH06186306A (ja) | 1992-12-17 | 1992-12-17 | 論理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06186306A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0586834A2 (en) * | 1992-09-11 | 1994-03-16 | Motorola, Inc. | Enhanced data analyzer for use in bist circuitry |
| JP2008102045A (ja) * | 2006-10-20 | 2008-05-01 | Matsushita Electric Ind Co Ltd | 半導体集積回路および半導体集積回路の検査方法 |
| JP2011163961A (ja) * | 2010-02-10 | 2011-08-25 | Renesas Electronics Corp | 半導体集積回路および半導体集積回路の試験装置、試験方法 |
| JP2016045123A (ja) * | 2014-08-25 | 2016-04-04 | 株式会社メガチップス | テスト回路 |
-
1992
- 1992-12-17 JP JP4354712A patent/JPH06186306A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0586834A2 (en) * | 1992-09-11 | 1994-03-16 | Motorola, Inc. | Enhanced data analyzer for use in bist circuitry |
| EP0586834A3 (en) * | 1992-09-11 | 1997-02-12 | Motorola Inc | Enhanced data analyzer for use in bist circuitry |
| JP2008102045A (ja) * | 2006-10-20 | 2008-05-01 | Matsushita Electric Ind Co Ltd | 半導体集積回路および半導体集積回路の検査方法 |
| JP2011163961A (ja) * | 2010-02-10 | 2011-08-25 | Renesas Electronics Corp | 半導体集積回路および半導体集積回路の試験装置、試験方法 |
| JP2016045123A (ja) * | 2014-08-25 | 2016-04-04 | 株式会社メガチップス | テスト回路 |
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