KR100188819B1 - 디지탈 필터 - Google Patents

Abstract

[과제]

적은 테스트 벡터의 수로 디지탈 필터의 테스트를 한다.

[해결수단]

곱합 연산단위 4_i의 스캔 플립플롭 21_i의 k비트의 데이터 입력 및 1비트의 스캔 입력은 각각 전단의 곱합 연산단위 4_i-1의 스캔 플립플롭 21_i-1의 k비트의 데이터 출력 및 1비트의 스캔 출력을 받는다.

또 스캔 플립플롭 22_i의 j비트의 데이터 입력 및 1비트의 스캔 입력은 각각 전단의 곱합 연산단위 4_i-1의 가산기 3_i-1의 j비트의 데이터 출력 및 다음단의 스캔 플립플롭 22_i+1의 1비트의 스캔 출력을 받는다.

Description

디지탈 필터

제1도는 실시예 1에 관한 디지탈 필터(101)의 구성을 표시하는 블럭도.

제2도는 실시예 1의 동작을 표시하는 타이밍챠트.

제3도는 실시예 2에 관한 디지탈 필터(102)의 구성을 표시하는 블럭도.

제4도는 실시예 2의 동작을 표시하는 타이밍챠트.

제5도는 실시예 3에 관한 디지탈 필터(103)의 구성을 표시하는 블럭도.

제6도는 실시예 3의 동작을 표시하는 타이밍챠트.

제7도는 실시예 4에 관한 디지탈 필터(104)의 구성을 표시하는 블럭도.

제8도는 실시예 4의 동작을 표시하는 타이밍챠트.

제9도는 실시예 5에 관한 디지탈 필터(105)의 구성을 표시하는 블럭도.

제10도는 디멀티플렉서(19)의 구성을 예시하는 회로도.

제11도는 실시예 5의 동작을 표시하는 타이밍챠트.

제12도는 종래의 디지탈 필터(100)의 구성을 표시하는 블럭도.

제13도는 스캔 패스를 예시하는 블럭도.

제14도는 스캔 레지스터의 구성을 예시하는 블럭도.

* 도면의 주요부분에 대한 부호의 설명

2₀∼2_n-1: 승산기 3₀∼3_n-1: 가산기

4₀∼4_n-1,5₀∼5_n-1,7₀∼7_n-1: 곱합 연산단위

6₀∼6_n-1,8₀∼8_n-1,9₀∼9_n-1: 시프트 레지스터

12₀∼12_n-1: 셀렉터 13 : EXOR 게이트

21₀∼21_n-1,22₀∼22_n-1: 스캔 레지스터

[발명이 속한 기술분야]

본 발명은 디지탈 필터에 관해서 특히 승산기 및 가산기를 사용하여 곱합 연산을 하는 연산단위가 종속 접속된 유한 길이 임펄스 응답형 회로의 디지탈 필터에 관한 것이다.

[종래의 기술]

승산기 및 가산기를 사용하여 구성한 곱합 연산 회로를 가지는 반도체 집적회로의 대표적인 것으로 디지탈 필터가 있다.

디지탈 필터는 디지탈 신호 처리 기술의 발전과 동시에 통신 분야든지 민생 분야에서 아날로그 필터에 있어서 대신해서 많이 사용되어 왔다.

제12도는 곱합 연산을 하는 곱합 연산단위(Tap)가 종속으로 접속된 유한 길이 임펄스 응답(FIR)형 회로의 디지탈 필터(100)이 일반적인 구성을 표시하는 블럭도이다.

디지탈 필터(100)는 제1 및 제2의 데이터 입력 DATA1, DATA2와, 데이터 출력 DOUT과의 사이에서 종속으로 접속된 n개의 곱합 연산단위 15₀∼15_n-1및 레지스터(도면에서는 플립플롭으로서 예시되어 있다) 8_n으로 구성되어 있다.

각각의 곱합 연산단위 15_i(i=0∼n-1)은 계수 C_i를 유지하기 위한 레지스터 23_i와, 차차 입력되어 오는 데이터를 차례로 지연시키기 위한 레지스터(도면에 있어서는 플립플롭으로서 예시되어 있다) 8_i와, 계수와 데이터를 곱하기 위한 승산기와, 전단의 승산기의 결과와 자신의 단의 승산기의 결과와의 합을 다음단의 레지스터 8_i+1에 제공하는 가산기 3_i로 구성되어 있다.

그리고 ΣC_i·DATA1+DATA2(단 i=0∼n-1)을 구하는 것으로 필터 처리를 한다.

이상과 같이 디지탈 필터가 구성되기 때문에 그 회로 규모는 계수 및 데이터의 비트수와 곱합 연산단위의 수에 의해서 결정된다.

[발명이 해결하고자 하는 과제]

최근의 통신, 영상신호처리, 음성신호처리 등의 디지탈화의 흐름에 있어서, 디지탈 필터의 계수 데이터의 비트수는 증가하고 또 필요한 탭수도 증가하는 일로에 있다.

이러한 디지탈 필터는 일반적으로 반도체 집적 회로 기술을 사용하여 제조되지만 그 양부를 판정하기 위한 테스트들을 할 때에 필요한 테스트벡터, 테스트 시간은 회로 규모의 증대에 따라 증대한다.

가령 승산기에만 관해서 말하면 10비트×10비트의 승산기를 테스트 벡터의 압축을 하는 일없이 테스트를 하고저하면 1024×1024=1048576 패턴의 테스트 벡터가 필요하게 된다.

디지탈 필터에 있어서는 하나의 곱합 연산단위에는 승산기 뿐만 아니라, 승산기에 종속 접속된 가산기도 설치되기 때문에 더욱 많은 테스트 벡터가 필요하게 된다. 더욱 덧붙여 필터의 곱합 연산단위의 수를 고려하면 디지탈 필터의 양부의 판정에 필요한 테스트 벡터의 수는 천문학적 숫자로 되어 버린다고 하는 문제점이 있었다.

본 발명은 상기한 문제점을 해결하기 위해서 이루어진 것으로 적은 테스트 벡터의 수로 디지탈 필터의 테스트를 할 수 있는 기술을 제공하는 것을 목적으로 한다.

[과제를 해결하기 위한 수단]

본 발명중 청구항 1에 관한 것은 제0 내지 제(n-1)의 곱합 연산단위(n:2 이상의 자연수)의 종속 접속을 구비하는 디지탈 필터으로서 상기 제0의 곱합 연산단위는 상기 디지탈 필터의 처리하여야 할 데이터와 제0의 계수와의 승산을 하는 승산기를 가지며 상기 제s(1≤s≤(n-1))의 곱합 연산단위의 각각은 상기 데이터와 제i의 계수와의 승산을 행하는 승산기와, 제1의 클럭 신호에 따라서 상기 제(s-1)의 곱합 연산단위의 출력인 데이터 입력과, 스캔 입력을 제어 신호에 따라서 선택적으로 출력하는 스캔 레지스터와, 자신의 상기 승산기와 출력과 상기 스캔 레지스터의 출력과 가산을 하여 다음단에 출력하는 가산기를 가진다.

상기 제1 내지 제(n-1)의 곱합 연산단위의 상기 스캔 레지스터는 스캔 패스를 구성하여 상기 제(n-1)의 곱합 연산단위의 출력으로부터 상기 데이터 입력에 대하여 필터 처리를 한 결과는 상기 제(n-1)의 곱합 연산단위의 출력으로부터 구하여진다.

본 발명중 청구항 2에 관한 것은 청구항 1기재의 디지탈 필터에 있어서, 상기 제1(0≤i≤(n-1))의 곱합 연산단위의 각각은 상기 제i의 계수를 상기 승산기에 제공하는 시프트 레지스터를 더 가진다.

그리고 상기 제0 내지 제(n-1)의 곱합 연산단위의 상기 시프트 레지스터는 서로 직렬로 접속된다.

본 발명중 청구항 3에 관한 것은 제0 내지 제(n-1)의 곱합 연산단위(n:2 이상의 자연수)의 종속 접속을 구비하는 디지탈 필터에 있어서 상기 제0의 곱합 연산단위는 상기 디지탈 필터의 처리하여야 할 데이터와 제0의 계수와의 승산을 하는 승산기를 가진다.

그리고 상기 제s(1≤s≤(n-1))의 곱합 연산단위의 각각은 상기 데이터와 제i의 계수와의 승산을 하는 승산기와, 상기 제(s-1)의 곱합 연산단위의 출력을 받는 제1입력단과, 제2입력단을 포함하고 상기 제1입력단 및 상기 제2입력단에 제공된 신호를 제어 신호에 따라서 선택적으로 출력하는 제1의 셀렉터와, 제1의 클럭 신호에 따라서 상기 제1의 셀렉터의 출력을 전달하는 제1의 시프트 레지스터와, 자신의 상기 승산기의 출력과 상기 제1의 시프트 레지스터의 출력과 가산을 하여 다음단에 출력하는 가산기를 가진다.

상기 제1 내지 제(n-1)의 곱합 연산단위의 상기 제1의 셀렉터의 상기 제2입력단은 공통으로 접속되어 제1의 테스트 데이터가 제공되고 상기 제(n-1)의 곱합 연산단위의 출력으로부터 상기 데이터 입력에 대하여 필터 처리를 한 결과는 상기 제(n-1)의 곱합 연산단위의 출력으로부터 구해진다.

[발명의 실시예]

A. 제1의 발명:

본원의 제1의 발명의 상세한 설명을 하기전에 그 배경 기술인 스캔 패스에 관해서 설명한다.

종래부터, LSI의 테스트 수법으로서 스캔 패스의 삽입이 행하여지고 있다.

제13도는 스캔 패스의 삽입예를 표시하는 블럭도이다.

도면중 점선으로 나타낸 경로가 스캔 패스이다.

이하, 본 명세서에 있어서는 점선으로 표시된 배선도 실제로 설치되어 있는 배선이고 단 스캔 패스인 것을 표시하기 위해서 점선을 사용하고 있는 것에 지나지 않으며 그 점 이외에 실선으로 표시된 배선과 다른 점은 없다.

논리 회로(14)에는 DATA₀∼DATA_p의 (p+1)개의 데이터가 입력하여 논리 회로(14)로부터는 DOUT₀∼DOUT_q의 데이터가 출력된다.

이것들의 데이터의 입출력에는(데이터 패스에는) 스캔 레지스터(도면에 있어서는 스캔 플립플롭 SF/F로서 표시되고 있다)가 개재하고 있다.

제14도는 스캔 레지스터의 구성을 표시하는 블럭도이다.

스캔 레지스터는 데이터 입력과 스캔 입력과의 2개의 입력을 가지며 이들은 셀렉터(11)에 의해서 제어 신호 SELECT에 따라서 택일적으로 플립플롭(8)에 제공된다. 플립플롭(8)은 클럭 신호 CLK에 동기하여 그 유지 내용을 출력한다.

스캔 레지스트의 출력은 인접하는 스캔 레지스트의 스캔 입력이 되고 스캔 레지스트는 직렬로 접속되어 스캔인 신호 SIN에서 스캔아웃 신호 SOUT에 달하는 스캔 패스를 구성하고 있다.

제13도에서는 도시를 생략하고 있지만, 제어 신호를 바꾸는 것으로 회로의 통상 동작으로서 스캔 레지스트를 통상의 레지스터로서 사용하여 테스트시에는 스캔 패스를 구성시킬 수 있다.

스캔 패스는 테스트시에 있어서 임의 위치의 레지스터를 임의 값으로 설정할 수 있고 또 연산 후의 레지스터의 값을 직접 관측할 수 있기 때문에 테스트 벡터 및 기대치를 용이하게 작성할 수 있다는 효과가 있다.

본원의 제1의 발명은 스캔 레지스트를 곱합 연산단위마다 설치하고 더구나 모든 곱합 연산단위에 걸친 스캔 패스를 구성함으로, 적은 테스트 벡터수로 테스트를 하는 것이다.

이하, 그 상세한 것에 관해서 실시예로 설명한다.

[실시예 1]

제1도는 본실시예의 관계된 디지탈 필터(101)의 구성을 표시하는 블럭도이다.

디지탈 필터(101)는 종속 접속된 n개의 곱합 연산단위 4₀∼4_n-1및 스캔 레지스트(여기서는 스캔 플립플롭으로서 표시되고 있다) 22_n을 구비하고 있으며 곱합 연산단위 4_i(i=0∼n-1)의 각각은 승산기(2_i), 승산기 3_i, 스캔 레지스트(여기서는 스캔 플립플롭으로서 표시되고 있다) 21_i, 22_i를 가지고 있다.

이 디지탈 필터(101)는 m비트의 제1데이터 입력 DATA1과 k비트의 계수 C_i를 사용하여 ΣC_i·DATA1+DATA2(단, i=0∼n-1)을 구하는 것으로 필터 처리를 한다. 승산기 2_i는 m비트의 제1데이터 입력 DATA1과 k비트의 계수 C_i와 승산을 하여 그 결과가 가산기 3_i에 제공되어 주어진다. 가산기 3_i는 j 비트의 가산을 하는 것이어 승산기 2_i에서의 출력과 스캔 플립플롭 22_i의 출력을 가산하여 다음단에 전달한다.

스캔 플립플롭 21_i, 22_i은 각각 k비트 및 j비트의 데이터를 취급하는 것이고 어느것이나 스캔 신호의 입출력은 1비트이다.

이러한 스캔 플립플롭은 예컨데 제13도에 표시된 구성(200)을 사용하여 p=k-1로서 혹은 p=j-1로서 실현할 수 있다.

스캔 플립플롭 21_i, 22_i는 각각 클럭 신호 CLK2, CLK1에 동기하여 동작한다. 스캔 플립플롭 21_i, 22_i의 모두에 제어 신호 SELECT가 공통으로 제공되고 제14도에 표시된 셀렉터(11)의 선택동작이 일제히 변경된다.

곱합 연산단위 4_i의 스캔 플립플롭 21_i의 k비트의 데이터 입력 및 1비트의 스캔 입력은 각각 전단의 곱합 연산단위 4_i-1의 스캔 플립플롭 21_i-1의 k비트의 데이터 출력 및 1비트의 스캔 출력을 받는다.

또 스캔 플립플롭 22_i의 j비트의 데이터 입력 및 1비트의 스캔 입력은 각각 전단의 곱합 연산단위 4_i-1의 가산기 3_i-1의 j비트의 데이터 출력 및 다음단의 스캔 플립플롭 22_i+1의 1비트의 스캔 출력을 받는다.

단지 초단의 곱합 연산단위 4₀의 스캔 플립플롭 21₀의 k비트의 데이터 입력 및 1비트의 스캔 입력은 각각 k비트의 계수 입력 COEF 및 스캔인 신호 SIN을 받는다. 스캔 플립플롭 22₀의 j비트의 데이터 입력으로서는 제2데이터 입력 DATA2가 제공되어 그 1비트의 스캔 출력은 디지탈 필터(101)의 스캔아웃 신호 SOUT로서 출력된다.

또한 디지탈 필터는 통상 조속 접속되는 것을 전제로 하여 설계되기 때문에 초단의 곱합 연산단위 4₀에 있어서 스캔 플립플롭 22₀이 설정된다.

그러나 디지탈 필터(101)를 단체로 사용하는 경우든지, 복수가 종속 접속되는 경우 일지라도 그 선두에 위치하는 것이 결정하고 있는 경우에는 전단으로부터의 가산기의 출력을 받을 필요가 없기 때문에 스캔 플립플롭 22₀을 생략할 수 있다.

이 경우에는 제2데이터 입력 DATA2은 불필요하며 곱합 연산단위 4_i의 스캔 플립플롭 22_i의 스캔 출력이 스캔아웃 신호 SOUT로서 디지탈 필터(101)로부터 출력하게 되는 것이다.

최종단의 곱합 연산단위 4_n-1의 스캔 플립플롭 21_n-1의 1비트의 스캔 출력은 스캔 플립플롭 22_n의 스캔 입력으로서 제공되며 스캔 플립플롭 22_n-1의 1비트의 스캔 입력은 스캔 플립플롭 22_n의 스캔 출력을 받는다.

또, 스캔 플립플롭 22_n은 디지탈 필터(101)의 출력 DOUT으로서 그 j비트의 출력을 전달한다.

이상과 같이 구성된 디지탈 필터(101)는 통상 동작 및 테스트 동작이 아래와 같이 하여 실행된다.

(i) 통상 동작에 있어서는 제어 신호 SELECT는 스캔 플립플롭 21₀, 21₁, …, 21_n-1, 22₀, 22₁, …, 22_n이 데이터 입력을 선택적으로 입력하도록 제어한다.

그리고 클럭 신호 CLK2에 동기시켜 계수 입력 COEF에서 순차로 계수 수 C_n-1, …, C₁, C₀을 스캔 플립플롭 21₀에 제공한다.

이것들의 계수를 클럭 신호 CLK2에 동기하여 순차 스캔 플립플롭 21₀, 21₁, …, 21_n-1을 전달시킴으로써 스캔 플립플롭 21₀, 21₁, …, 21_n-1에 각각 계수C₀, C₁, …, C_n-1을 격납한다.

각 곱합 연산단위 4_i에서 계수 C_i와 제1데이터 입력 DATA1과의 승산이 승산기 2_i에서 행해져 그 결과가 가산기 3_i의 한편의 입력으로서 제공되는 것이다.

다음에 클럭 신호 CLK2를 정지시켜 클럭 신호 CLK1의 천이를 개시함으로써 각 곱합 연산단위 4_i에서 전단의 곱합 연산단위 4_i-1의 가산기 3_i-1의 출력이 플립플롭 22_i를 통해 가산기 3_i의 다른쪽의 입력으로서 제공된다.

단지 초단의 곱합 연산단위 4₀의 가산기 3₀의 다른쪽의 입력으로서는 제2의 데이터 입력 DATA2이 제공된다.

상세하게는 클럭 신호 CLK1가 L에서 H로 천이하는(상승하는) 타이밍으로 스캔 플립플롭 22_i가 그 유지하고 있는 값을 출력하여 입력을 새롭게 유지한다.

따라서 클럭 신호 CLK1가 스캔 플립플롭 22₀∼22_n의 개수에 해당하는 (n+1)회 상승하고 스캔 플립플롭 22_n으로부터 필터 처리된 디지탈 필터(101)의 출력 DOUT를 얻을 수 있다.

이러한 클럭 신호 CLK1에 근거한 동작은 제12도에 표시된 종래의 디지탈 필터(100)의 통상의 동작과 마찬가지이며 그 동작에 손색은 없다.

(ⅱ) 제2도는 디지탈 필터(101)의 테스트 동작시의 클럭 신호 CLK1, CLK2, 제어 신호 SELECT 및 스캔아웃 신호 SOUT의 파형을 표시하는 타이밍챠트이다.

테스트동작에 있어서는 제어 신호 SELECT는 스캔 플립플롭 21₀, 21₁, …, 21_n-1, 22₀, 22₁, …, 22_n이 스캔 입력을 선택적으로 입력하도록 제어한다.

여기서는 스캔 입력을 하게 하기 위한 값을 H로 하여 데이터 입력을 하게 하기 위한 값을 L로 한다.

그리고 클럭 신호 CLK1, CLK2가 같은 천이를 하는 파형을 보인다.

스캔인 신호 SIN에는 1비트씩 테스트 데이터가 순차 주어지고 이것은 클럭 신호 CLK1, CLK2의 천이에 동기하여 순차 스캔 플립플롭 21₀, 21₁, …, 21_N-1, 22_N, …, 22₁, 22₀으로 스캔 패스를 경유하고 전달된다.

테스트를 하기 위해서는 스캔 플립플롭 21₀∼21_N-1의 각각 k비트의 데이터를 스캔 플립플롭 22₀∼22_N에는 j비트의 데이터를 각각 격납시킬 필요가 있기 때문에 테스트 데이터를 격납하기 위해서는 {j·(n+1)+k·n}개의 클럭 신호 CLK1, CLK2의 상승이 필요하게 된다.

그 {j·(n+1)+k·n}회째의 상승후에 클럭 신호 CLK1, CLK2의 1주기분만 제1의 데이터 DATA1로서 값 D1을 제공한다.

이것에 의해서 제1의 데이터 DATA1의 값 D1은 각 스캔 플립플롭 21₀, 21₁, …, 21_N-1의 격납하는 k비트의 테스트 데이터와 승산되어 그 결과는 각각 스캔 플립플롭 22₀∼22_N-1DML의 격납하는 j비트의 테스트 데이터와 가산기 3₀∼3_N-1에서 가산된다.

그리고 {j·(n+1)+k·n+1}개째의 클럭 신호 CLK1, CLK2의 상승에 있어서 값 L을 채택하도록 제어 신호 SELECT를 천이시킨다.

이것에 의해서 가산기 3₀∼3_N-1의 출력은 각각 스캔 플립플롭 22₁∼22_N에 격납된다.

다음에 {j·(n+1)+k·n+2}개째의 클럭 신호 CLK1, CLK2 이후에서는 다시 값 H을 채택하도록 제어 신호 SELECT를 천이시킨다.

따라서 이 이후는 스캔 패스를 경유하여 데이터가 스캔아웃 신호 SOUT로서 얻어진다.

스캔아웃 신호 SOUT의 최초의 j비트분은 스캔 플립플롭 22₀이 격납하고 있는 데이터으로서 이 값을 조사하는 것에 의해 테스트 데이터가 스캔 패스를 정확하게 전달해 왔느냐 아닌가를 판단할 수 있다.

그 후에 얻어지는 스캔아웃 신호 SOUT중의 j·n비트분은 스캔 플립플롭 22₁∼22_n에 격납되어 있던 값이고 각각 곱합 연산단위 4₀∼4_n-1의 연산 결과를 보이고 있기 때문에 이들을 조사하는 것에 의해 모든 곱합 연산단위의 양부를 판단할 수 있다.

그리고 더욱 그 후의 k·n비트분은 스캔 플립플롭 21_n-1∼21₁에 격납되어 있던 값이고 이들을 조사하는 것에 따라 테스트 데이터가 스캔 패스를 정확하게 전달하여 왔느냐 아닌가를 판단할 수 있다.

예컨대 테스트 데이터로서 최초의 j·(n+1)비트를 j비트마다 같은 값으로 하여 다음 k·n비트를 k비트마다 같은 값으로 하는 것으로 디지탈 필터(101)가 정상적인 경우에는 모든 곱합 연산단위의 연산 결과가 똑같이 되도록 할 수도 있다.

이와 같이 테스트 데이터를 설정함으로 디지탈 필터(101)가 정상으로 동작하면 스캔아웃 신호 SOUT중 j비트째 보다 뒤의 j·n비트분의 데이터는 j비트마다 같은 값이 출현하여 그 후의 k·n비트분은 k비트마다 같은 값이 출현하고, 따라서 스캔아웃 신호 SOUT를 기대치와 비교함으로써 디지탈 필터(101)의 양부를 판정할 수 있다.

이러한 테스트를 함으로써 각 곱합 연산단위마다 분리하여 같은 내용의 테스트를 동시에 실행할 수 있기 때문에 테스트 벡터 및 테스트 시간을 단축하여 테스트를 할 수 있다.

또한 전술과 같이 초단의 곱합 연산단위 4₀에 있어서는 스캔 플립플롭 22₀을 생략할 수도 있다.

그 경우에는 테스트 데이터의 격납을 위한 클럭수도 (j+k)·n에서 끝난다. 그리고 스캔아웃 신호 SOUT의 평가로서는 j·n비트분을 조사하는 것으로 곱합 연산단위 4₀∼4_n-1의 연산 결과가 옳은가 아닌가를 그 후의 k·n비트분을 조사하는 것에 따라 테스트 데이터가 스캔 패스를 정확하게 전달하여 왔느냐 아닌가를 각각 평가할 수 있다.

이 경우에는 제2도에 표시된 클럭수는 (j+k)·n로 고쳐 읽어진다.

[실시예 2]

제3도는 본실시예에 이러한 디지탈 필터(102)의 구성을 표시하는 블럭도이다.

디지탈 필터(102)는 실시예 1로 표시된 디지탈 필터(101)의 곱합 연산단위 4_i를 곱합 연산단위 5_i(i=∼n-1)에 각각 L 치환한 구성을 구비하고 있고 곱합 연산단위 5_i의 각각은 곱합 연산단위 4_i에서의 스캔 레지스트 21_i를, 1비트로 입출력하여 k비트로 데이터를 유지하는 시프트 레지스터 6_i에 치환한 구성을 가지고 있다.

곱합 연산단위 5_i의 시프트 레지스터 6_i의 입력에는 전단의 곱합 연산단위 5_i-1의 시프트 레지스터 6_i-1의 출력이 제공되고 클럭 신호 CLK2에 동기하여 이것을 다음단에 전달한다.

시프트 레지스터 6_i는 그 유지하는 값을 승산기 2_i에 제공하고 있다.

단지 초단의 곱합 연산단위 5₀의 시프트 레지스터 6₀의 입력은 계수 입력 COEF에서 1비트씩의 데이터를 받는다.

스캔 플립플롭 22_i의 j비트의 데이터 입력 및 1비트의 스캔 입력으로서 받아야 되는 신호는 디지탈 필터(101)와 마찬가지이지만 단지 스캔 플립플롭 22_n의 1비트의 스캔 입력으로서는 시프트 레지스터(6_n-1)의 출력을 받는다.

이상과 같이 구성된 디지탈 필터(102)는 통상 동작 및 테스트 동작이 아래와 같이 하여 실행된다.

(ⅰ) 통상 동작에 있어서는 제어 신호 SELECT는 스캔 플립플롭 22₀, 22₁, …, 22_n이 데이터 입력을 선택적으로 입력하도록 제어한다.

그리고 클럭 신호 CLK2에 동기시켜 계수 입력 COEF에서 차례로 다음에 1비트씩 계수 C_n-1, …, C₁, C₀를 시프트 레지스터 6₀에 제공한다.

이것들의 계수를 클럭 신호 CLK2에 동기하여 순차 시프트 레지스터 6₀, 6₁, …, 6_n-1를 전달시킴으로써 시프트 레지스터 6₀, 6₁, …, 6_n-1에 각각 계수 C₀, C₁, …, C_n-1을 격납한다.

각 곱합 연산단위 5_i에서도 실시예 1과 같은 곱합 연산이 행하여진다.

다음에 클럭신호 CLK2를 정지시켜 클럭 신호 CLK1의 천이를 개시함으로써 실시예 1과 같이 하여 디지탈 필터(102)의 출력 DOUT를 얻을 수 있다.

(ⅱ) 제4도는 디지탈 필터(102)의 테스트 동작시의 클럭 신호 CLK1, CLK2, 제어 신호 SELECT 및 스캔아웃 신호 SOUT의 파형을 표시하는 타이밍챠트이다.

테스트 동작에 있어서는 제어 신호 SELECT는 값 H을 채택하여 스캔 플립플롭 22₀, 22₁, …, 22_n이 스캔 입력을 선택적으로 입력하도록 제어한다.

그리고 우선 클럭 신호 CLK1, CLK2가 동시에 동기하여 소정 회수의 천이를 한다.

계수 입력 COEF에서 차례로 다음에 1비트씩 테스트 데이터가 차례로 주어지고 이것은 클럭 신호 CLK1, CLK2의 천이에 동기하여 차례로 시프트 레지스터 6₀, 6₁, …, 6_n-1, 22_n, …, 22₁, 22₀로 스캔 패스를 경유하여 전달된다.

계수 입력 COEF에서 시프트 레지스터 6₀, 6₁, …, 6_n-1에로 차례로 향하는 화살표는 통상 동작의 경우뿐만 아니라 테스트 동작에 있어서도 사용되어 스캔 패스와 직렬로 접속되는 경로가 된다.

테스트를 하기 위해서는 시프트 레지스터 6₀∼6_n-1의 각각 k비트의 데이터를 스캔 플립플롭 2₀∼22_n에는 j비트의 데이터를 각각 격납시킬 필요가 있기 때문에 테스트 데이터를 받아들이기 위해서는 실시예 1의 경우와 같이 {j·(n+1)+k·n}개의 클럭 신호 CLK1, CLK2의 상승이 필요하게 된다. 그 {j·(n+1)+k·n}회째의 상승후에 클럭 신호 CLK1, CLK2의 일주기분만 제1의 데이터 DATA1로서 값 D1을 준다.

이것에 의해서 제1의 데이터 DATA1의 값 D1은 각 시프트 레지스터 6₀, 6₁, 6_n-1의 격납하는 k비트의 테스트 데이터와 승산되어 그 결과는 각각 스캔 플립플롭 22₀∼22_n-1이 격납하는 j비트의 테스트 데이터와 가산기 3₀∼3_n-1에 있어서 가산된다.

그리고 클럭 신호 CLK1만이 {j·(n+1)+k·n+1}개째의 상승을 한다. 이 때에 값 L을 채택하도록 제어 신호 SELECT를 천이시킨다.

이때 클럭 신호 CLK2는 상승하지 않는다.

가산기 3₀∼3_n-1의 출력은 각각 스캔 플립플롭 22₁∼22_n에 격납된다.

그 후는 실시예 1과 같이 하여 클럭 신호 CLK1는 {j·(n+1)+k·n·2}개째 이후의 상승을 행하여 간다.

이때 점 이후에서는 다시 클럭 신호 CLK2도 클럭 신호 CLK1에 동기한다. 그리고 클럭 신호 CLK1에서의 {j·(n+1)+k·n+2}개째 이후의 상승에 있어서는 다시 값 H을 채택하도록 제어 신호 SELECT를 천이시킨다.

이와 같이 하여 얻어지는 스캔아웃 신호 SOUT를 조사하는 것으로 실시예 1과 같이 하여 디지탈 필터(102)의 양부를 판정할 수 있다.

따라서 실시예 2에 있어서도 실시예 1과 동일한 효과를 얻을 수 있는 동시에 스캔 플립플롭의 일부를 시프트 레지스터에 치환하였기 때문에 회로 규모를 저감한 간단한 구성으로 상기 테스트를 실현할 수 있는 효과를 얻을 수 있다.

또 외부 인터 페이스로부터 계수 COEF로서 주어지는 데이터의 모양이 직렬인 경우에도 대응할 수 있다고 하는 이점도 있다.

물론 실시예 1에서 기술한 것과 같이 초단의 곱합 연산단위 5₀에 있어서는 스캔 플립플롭 22₀을 생략할 수 있다.

이 경우에는 제4도에 표시된 클럭수는 (j+k)·n라고 고쳐 읽는다.

또한 실시예 1에 있어서의 동작도 제4도에 표시된 클럭 신호 CLK1, CLK2를 사용하여 실현되는 것도 명백하다.

[실시예 3]

제5도는 본실시예에 이러한 디지탈 필터(103)의 구성을 표시하는 블럭도이다.

디지탈 필터(103)는 실시예 2에 표시된 디지탈 필터(102)의 곱합 연산단위 5_i를 곱합 연산단위 7_i(i=0∼n-1)에 각각 치환한 구성을 구비하고 있으며 곱합 연산단위 7_i의 각각은 곱합 연산단위 5_i에서의 시프트 레지스터(63)를 k비트로 입출력하여 k비트로 데이터를 유지하는 시프트 레지스터(제5도에 있어서는 플립플롭으로서 도시되어 있는) 8_i에 치환한 구성을 가지고 있다.

곱합 연산단위 7_i의 시프트 레지스터 8_i의 입력에는 전단의 곱합 연산단위 7_i-1의 시프트 레지스터 8_i-1의 출력이 주어지고 클럭 신호 CLK2에 동기하여 이것을 다음단에 전달한다.

시프트 레지스터 8_i는 그 유지하는 값을 승산기 2_i에 제공하고 있다. 단지 초단의 곱합 연산단위 7₀의 시프트 레지스터 8₀의 입력은 계수 입력 COEF에서 k비트씩 데이터를 받는다.

또 최종단의 곱합 연산단위 7_n-1의 시프트 레지스터 8_n-1의 출력은 계수 입력 COEFOUT로서 후술하는 것과 같이 테스트의 대상이 된다.

스캔 플립플롭 22_i의 j비트의 데이터 입력은 실시예 1, 2와 마찬가지이지만 스캔 패스는 스캔 플립플롭 22₀, 22₁, …, 22_n만으로 구성되어 있다.

그리고 제5도로서는 스캔 신호의 흐름이 실시예 1,2는 반대로 되어 있다. 요컨대 1비트의 스캔인 신호 SIN은 우선 초단의 곱합 연산단위 7₀의 스캔 플립플롭 22₀의 스캔 입력으로서 주어지고 클럭 신호 CLK1에 동기하여 순차 스캔 플립플롭 22₁, …, 22_N-1, 22_n로 전달하여 간다.

그리고 스캔 플립플롭 22_n의 출력은 스캔아웃 신호 SOUT로서 후술하는 것과 같이 테스트의 대상이 된다.

이상과 같이 구성된 디지탈 필터(103)는, 통상 동작 및 테스트 동작이 아래와 같이 해서 실행된다.

(ⅰ) 통상 동작은 실시예 2에서의 통상 동작에 있어서 시프트 레지스터 6_i가 시프트 레지스터 8_i에 치환된 만큼이고 계수 입력 COEF에서 차례로 다음에 주어지는 계수 C_i가 k비트씩 전달되는 것을 제외하고는 실시예 2에 있어서의 통상 동작과 상위하지 않다.

요컨대 각 곱합 연산단위 7_i에서도 실시예 1과 같은 곱합 연산이 행하여져 클럭 신호 CLK2를 정지시켜 클럭 신호 CLK1의 천이를 개시함으로써 디지탈 필터(103)의 출력 DOUT를 얻을 수 있다.

(ⅱ) 제6도는 디지탈 필터(103)의 테스트 동작이 클럭 신호 CLK1, CLK2, 제어 신호 SELECT 및 스캔아웃 신호 SOUT의 파형을 표시하는 타이밍챠트이다.

테스트 동작에 있어서는 제어 신호 SELECT는 스캔 플립플롭 22₀∼22_n이 스캔 입력을 선택적으로 입력하도록 제어한다. 스캔 플립플롭 22₀∼22_n-1으로 이루어지는 스캔 패스에는 스캔인 신호 SIN이 1비트씩 주어지는 한편으로 이것들의 스캔 플립플롭 22₀∼22_N-1에는 j비트의 데이터를 격납시킬 필요가 있기 때문에 그와 같은 테스트 데이터의 격납을 하기 위해서는 클럭 신호 CLK1는 j·n회만 상승하는 것이 필요하게 된다.

이러한 스캔 플립플롭 22₀∼22_N에의 테스트 데이터의 격납과는 독립하여 계수 입력 COEF에서 차례로 다음에 k비트씩 테스트 데이터가 차례로 주어지고 이것은 클럭 신호 CLK2의 천이에 동기하여 차례로 시프트 레지스터 8₀, 8₁, …, 8_N-1으로 차례로 다음에 전달된다.

시프트 레지스터 8₀∼8_N-1의 각각 k비트의 데이터를 격납시킬 필요가 있기 때문에 이를 위해서는 클럭 신호 CLK2가 n회만 상승하는 것이 필요하게 된다.

제6도에 있어서는 클럭 신호 CLK1, CLK2의 제1회째의 상승을 동기시키고 있는 경우를 표시하고 있지만 클럭 신호 CLK1가 j·n회 상승을 하고 있는 사이에 클럭 신호 CLK2가 n회 상승만 하면 테스트 데이터의 격납에 필요한 기간은 클럭 신호 CLK2의 천이가 아니고 클럭 신호 CLK1의 천이에만 따라서 결정된다.

클럭 신호 CLK1의 j·n회째의 상승후에 클럭 신호 CLK1의 일주기분만 제1의 데이터 DATA1로서 값 D1을 제공한다.

이것에 의해서 제1의 데이터 DATa1의 값 D1은 각 시프트 레지스터 8₀, 8₁, …, 8_N-1이 격납하는 k비트의 테스트 데이터와 승산되어 그 결과는 각각 스캔 플립플롭 22₀∼22_N-1이 격납하는 j비트의 테스트 데이터와 가산기 3₀∼3_N-1에 있어서 가산된다.

그리고 클럭 신호 CLK1만이 j·n+1회째의 상승을 한다.

이때에 값 L을 채택하도록 제어 신호 SELECT를 천이시킨다. 이때 클럭 신호 CLK2는 상승하지 않는다.

가산기 3₀∼3_N-1의 출력은 각각 스캔 플립플롭 22₀∼22_N에 격납된다. 제어 신호 SELECT는 그 후의 클럭 신호 CLK1의 상승시에는 값 H을 채택하도록 제어된다.

스캔 플립플롭 22₀∼22_N에 격납된 데이터는 클럭 신호 CLK1가 더욱 j·n회만 상승을 하는 것에 따라 차례로 스캔아웃 신호 SOUT로서 판독할 수 있다.

또 이것과 별도로 시프트 레지스터 8₀∼8_N-1을 전달하고 있는 데이터는 클럭 신호 CLK2가 더욱 n회만 상승을 하는 것에 따라 계수 입력 COEFOUT으로서 판독할 수 있다.

테스트 데이터의 격납과 마찬가지로 계수 입력 COEFOUT의 판독은 스캔아웃 신호 SOUT의 판독의 사이에 행할 수 있다.

스캔아웃 신호 SOUT 계수 입력 COEFOUT을 소정의 기대치와 비교함으로 각각 곱합 연산단위 7_i의 연산결과 시프트 레지스터 8₁의 양부를 판단할 수 있다.

예컨데 실시예 1과 같이 하여 스캔인 신호 SIN으로서는 j비트마다 같은 값을 채택하는 데이터를 제공하며 계수로서의 테스트 데이터로서는 k비트마다 같은 값을 취하는 데이터를 제공한다.

이러한 데이터에 대하여 스캔아웃 신호 SOUT가 j비트마다 같은 값을 얻을 수 있어 계수 입력 COEFOUT이 클럭마다 k비트의 같은 값을 얻을 수 있는 경우에는 디지탈 필터(103)가 정상이라고 판단할 수 있다.

따라서 실시예 3에 있어서도 실시예 1과 동일한 효과를 얻을 수 있는 동시에 스캔 플립플롭의 일부를 시프트 레지스터로 치환하였기 때문에 회로 규모를 저감한 간단한 구성으로 상기 테스트를 실현될 수 있다는 효과를 얻을 수 있다.

또 스캔 패스를 짧게 하여 또 계수 C_i를 유지하기 위한 시프트 레지스터 8_i의 양부를 계수 출력 COEFOUT을 사용하여 스캔 플립플롭 22_i의 양부를 별도로 판단할 수 있으며 더구나 테스트 데이터의 격납 테스트의 대상이 되는 데이터의 판독을 위한 시간을 단축할 수 있다고 하는 이점도 있다.

물론 실시예 1로 서술한 것과 같이 초단의 곱합 연산단위 7₀에 있어서는 스캔 플립플롭 22₀을 생략할 수 있게 된다.

또 스캔 패스의 흐름 제5도에 표시된 방향과 반대로 해도 좋다.

B. 제2의 발명:

본원의 제2의 발명은 스캔 레지스트를 사용하는 일 없이 테스트 벡터의 수를 저감하여 테스트를 할 수 있는 기술이다.

[실시예 4]

제7도는 본실시예에 이러한 디지탈 필터(104)의 구성을 표시하는 블럭도이다.

디지탈 필터(104)는 실시예 1로 표시된 디지탈 필터(101)의 곱합 연산단위 4_i(i=0∼n-1) 및 스캔 플립플롭 22_n을 곱합 연산단위 10_i및 시프트 레지스터 9_n에 각각 치환한 구성을 구비하고 있다.

곱합 연산단위 10₀는 곱합 연산단위 4₀에 있어서의 스캔 레지스트 21₀, 22₀를 각각 k비트로 입출력하여 k비트로 데이터를 유지하는 시프트 레지스터 8₀, 9₀로 치환한 구성을 가지고 있다.

또 곱합 연산단위 10_s(s=1∼n-1)은 곱합 연산단위 4_s에서의 스캔 레지스트 21_s를 2입력 1출력 셀렉터 11_s및 k비트로 입출력하여 k비트로 데이터를 유지하는 시프트 레지스터 8_s로 치환하여 스캔 레지스트 22_s를 2입력 1출력 셀렉터 12_s및 k비트로 입출력 하여 k비트로 데이터를 유지하는 시프트 레지스터 9_s에 치환한 구성을 가지고 있다.

곱합 연산단위 10_s의 셀렉터 11_s의 제1입력단에는 전단의 곱합 연산단위 10_s-1의 시프트 레지스터 8_s-1의 출력이 제공된다.

초단의 곱합 연산단위 10₀의 시프트 레지스터 8₀의 입력은 계수 입력 COEF에서 k비트씩의 데이터를 받는다. 셀렉터 11_s의 제2입력단에는 공통으로 계수 입력 COEF에서 k비트의 데이터를 받는다.

셀렉터 11_s는 제어 신호 SELECT가 L, H를 채XOR하는 데 따라서 자신의 제1입력단 및 제2입력단에 제공된 데이터를 선택적으로 시프트 레지스터 8_s에 출력한다.

시프트 레지스터 8_i는 클럭 신호 CLK2에 동기하여 그 유지하는 값을 승산기 2_i및 다음단에 전달한다.

최종단의 곱합 연산단위 10_m-1의 시프트 레지스터 8_n-1의 출력은 계수 출력 COEFOUT으로서 후술하는 것과 같이 테스트의 대상이 된다.

곱합 연산단위 10_s의 셀렉터 12_s의 제1입력단에는 전단의 곱합 연산단위 10_s-1의 가산기 3_s-1의 출력이 제공된다.

초단의 곱합 연산단위 10₀의 시프트 레지스터 9₀의 입력은 제2의 데이터 입력 DATA2으로부터 j비트씩의 데이터를 받는다.

셀렉터 12_s의 제2입력단에는 공통하여 제2의 데이터 입력 DATA2으로부터 j비트의 데이터를 받는다.

셀렉터 12_s는 제어 신호 SELECT가 L, H를 채택하는데 따라서 자신의 제1입력단 및 제2입력단에 제공된 데이터를 선택적으로 시프트 레지스터 9_s로 출력한다.

시프트 레지스터 9_i는 클럭 신호 CLK1에 동기하여 그 유지하는 값을 가산기 3_i에 전달한다.

최종단의 곱합 연산단위 10_n-1의 가산기 3_n-1의 출력은 클럭 신호 CLK1에 동기하여 동작하는 시프트 레지스터 9_n을 경유하여 통상 동작의 필터 처리 결과로서 후술하는 테스트의 대상으로도 되는 출력 DOUT로서 기능한다.

이상과 같이 구성된 디지탈 필터(104)는, 통상 동작 및 테스트 동작이 아래와 같이 하여 실행된다.

(ⅰ) 통상 동작에 있어서는 제어 신호 SELECT는 L로 설정되고 셀렉터 11_s, 12_s는 자신의 제1입력단에 제공된 데이터를 출력하도록 기능한다.

그리고 클럭 신호 CLK2에 동기시켜 계수 입력 COEF에서 차례로 다음에 k비트씩 계수 C_N-1, …, C₁, C₀를 시프트 레지스터 8₀에 제공한다.

이것들의 계수를 클럭 신호 CLK2에 동기하여 차례로 시프트 레지스터 8₀, 8₁, …, 8_N-1을 전달시킴으로써 시프트 레지스터 8₀, 8₁, …, 8_N-1에 각각 계수 C₀, C₁, …, C_N-1을 격납한다.

각 곱합 연산단위 10₁에서 계수 C_i와 제1데이터 입력 DATA1과의 승산이 승산기 2_i에서 행해져 그 결과가 가산기 3_i의 한편의 입력으로서 제공된다.

다음에 클럭 신호 CLK2를 정지시켜 클럭 신호 CLK1의 천이를 개시함으로써 각 곱합 연산단위 10_s에서 셀렉터 12_s및 시프트 레지스터 9_s를 경유하여 전단의 곱합 연산단위 10_s-1의 가산기 13_s-1의 출력이 가산기 3_s의 다른쪽의 입력으로서 제공된다.

단 초단의 곱합 연산단위 10₀의 가산기 3₀의 다른쪽의 입력으로서는 제2의 데이터 입력 DATA2이 시프트 레지스터 9₀를 경유하여 제공된다.

그리고 클럭 신호 CLK1가 천이하기를 계속하는 것에 따라 이윽고 실시예 1과 같이 하여 디지탈 필터(104)의 출력 DOUT를 얻을 수 있다.

(ⅱ) 제8도는 디지탈 필터(104)의 테스트 동작시의 클럭 신호 CLK1, CLK2, 제어 신호 SELECT 및 출력 DOUT의 파형을 표시하는 타이밍챠트이다.

클럭 신호 CLK1, CLK2와 함께 동기하여 상승하지만 그 전에 제어 신호 SELECT가 L를 채택하여 셀렉터 11_s, 12_s가 자신의 제1입력단에 제공된 데이터를 출력하도록 제어한다.

또, 계수 입력 COEF에서는 k비트의 테스트 데이터 C1가 제2의 데이터 입력 DATA2으로서 j비트의 테스트 데이터 D2가 각각 제공된다.

이것에 의해서 클럭 신호 CLK1, CLK2의 최초의 상승에 앞서서 테스트 데이터 C1가 시프트 레지스터 8_i에 테스트 데이터 D2가 시프트 레지스터 9_i에 각각 제공되고 있다.

그리고 클럭 신호 CLK1, CLK2가 최초에 상승함으로써 시프트 레지스터 8_i에 제공되고 있는 테스트 데이터 C1가 승산기 2_i에 시프트 레지스터 9_i에 주어지고 있는 테스트 데이터 D2가 가산기(3_i)에 각각 전달된다.

따라서 그 후에 제1의 데이터 입력 DATA1에 유효한 값 D1을 제공하면 곱합 연산단위 10_i의 연산 결과는 가산기 3_i의 출력으로서(C1XD1+D2)의 j비트분을 얻을 수 있다.

그 후 더욱 클럭 신호 CLK1만이 상승(이 시점에서는 제1의 데이터 입력 DATA1은 0으로 되어 있다)할때까지 제어 신호 SELECT는 H에 천이하고 셀렉터 12₁-12_n-1는 자신의 제2입력단에 제공된 데이터를 각각 시프트 레지스트 9₁∼9_n-1에로 출력하고 있다.

이러한 상황하에서 클럭 신호 CLK1만이 상승했을때에는 곱합 연산단위 10_I의 연산 결과는 시프트 레지스트 9₁∼9_n에서 출력되는 것으로 된다.

요컨대 시프트 레지스트 9_n에서 j비트 데이터의 한개분이 출력 DOUT으로서 얻어진다.

이때 클럭 신호 CLK2는 상승할 필요는 없다.

테스트 데이터 C1가 전파하는 시프트 레지스트 8₀∼8_n-1의 개수는 n개으로서 최초에 클럭 신호 CLK2가 상승함으로써 이미 한개분은 계수 출력 COEFOUT으로서 구하여져 있기 때문에 있다.

그 후 클럭 신호 CLK1, CLK2를 어느것이나(n-1)회 천이시키는 것으로 계수 출력 COEFOUT 출력 DOUT으로서 각각 k비트의 데이터 C1가 n개분과, j비트의 데이터가 n개분 얻을 수 있는 것으로 된다.

이때 출력 DOUT의 정보가 손상되지 않도록 제1의 데이터 입력 DATA1을 0로 해두는 것이 바람직하다.

이와 같이 하여 구할 수 있는 계수 출력 COEFOUT, 출력 DOUT은, 디지탈 필터(104)가 정상으로 동작하고 있으면 각각 클럭 마다 k비트 j비트의 동일한 데이터가 되풀이된다.

따라서 이것들의 데이터를 조사하는 것에 따라 디지탈 필터(104)의 양부를 판정할 수 있다.

본 실시예에 의하면 실시예 1과 동일한 효과를 얻을 수 있고 더구나 계수 C_i를 유지하기 위한 시프트 레지스트 8_i의 양부를 계수 출력 COEFOUT을 사용하여 시프트 레지스트 9_I의 양부를 별도로 판단할 수 있고 더구나 테스트 데이터의 격납, 테스트의 대상이 되는 데이터의 판독을 위한 시간을 단축할 수 있다고 하는 이점도 있다.

테스트 데이터의 격납은 1클럭으로 출력 DOUT의 판독도 계수 출력 COEFOUT의 판독과 마찬가지로 n클럭으로 족하다.

[실시예 5]

실시예 4로 표시된 디지탈 필터(104)로서는 테스트 동작에 있어서도 양부의 판정이 출력 DOUT을 사용하여 행해져 더구나 그 값이 j비트마다 동일한가 아닌가로 판정된다.

j비트마다 동일한 값을 얻을 수 있는가 아닌가는 j비트마다 출력되는 출력 DOUT을 그 전후로 출력된 값과 비교함으로써 관측할 수 있다.

제9도는 본실시예에 이러한 디지탈 필터(105)의 구성을 표시하는 블럭도이다.

디지탈 필터(105)는 디지탈 필터(104)와, 디지탈 필터(104)의 출력 DOUT을 받아 1입력 2출력으로 k비트의 데이터를 취급하는 디멀티 플렉서(19)와, 디멀티 플렉서(19)의 2개의 k비트의 출력을 각각 받는 플립플롭(20a,20b)과, 플립플롭(20a,20b)의 양쪽의 출력의 배타적 논리합을 구하는 EXOR 게이트(13)를 구비하고 있다.

제10도는 디멀티 플렉서(19)의 구성을 예시하는 회로도이고 디멀티 플렉서(19)는 출력 DOUT을 받는 인버터 INV3, 인버터 INV3의 출력을 받는 2개의 트랜스미션 게이트 T1, T2, 트랜스미션 게이트 T1, T2의 각각의 출력을 받아 데이터 MUXa, MUXb를 각각 출력하는 인버터 INV1, INV2를 구비하고 있다.

트랜스미션 게이트 T1, T2는 상보적인 클럭 신호 φ, φ바에 의해서 상보적으로 개폐한다.

제10도에 있어서는 1비트분만 표시되어 있지만, 제9도에 사용되기 위해서는 이것이 j비트분 설치된다.

제11도는 클럭 신호 CLK1, φ, 데이터 MUXa, MUXb, 플립플롭(20a,20b)의 출력의 상호 관계를 표시하는 타이밍챠트이다.

클럭 신호 φ는 클럭 신호 CLK1의 2배의 주기를 가지며 위상은 어긋나 있지 않다. 이러한 클럭 신호 φ는 클럭 신호 CLK1를 분주하여 용이하게 얻을 수가 있다.

클럭 신호 φ가 H로 천이하는 것에 의해 트랜스미션 게이트 T1가 도통하기 시작하며, 트랜스미션 게이트 T2는 비도통이 되어 클럭 신호 CLK1의 ①로 표시된 H에 동기하여 출력된 출력 DOUT의 값 d1이 데이터 MUXa로서 출력된다.

그 후 클럭 신호 φ가 L로 천이하는 것에 의해 트랜스미션 게이트 T2가 도통하기 시작하며, 트랜스미션 게이트 T1는 비도통되어 클럭 신호 CLK1의 ②로 표시된 H에 동기하여 출력된 출력 DOUT의 값 d2가 데이터 MUXb로서 출력된다. 플립플롭(20a,20b)를 각각 클럭 신호 φ의 하강(클럭 신호 φ바의 L 상승), 클럭 신호 φ의 상승에 동기시켜 동작시킴으로써 값 d1, d2, d3, …가 클럭 신호 φ의 일주기분, 즉 클럭 신호 CLK1의 2주기분만 유지된다.

출력 DOUT은 클럭 신호 CLK1에 동기하여 그 값이 1주기마다 변천하기 때문에, 서로 인접하여 출력되는 j비트의 값의 쌍(d1,d2), (d2,d3), …를 클럭 신호 CLK1에 동기하여 평가함으로써, 쌍을 구성하는 2개의 값이 동일한가 아닌가를 EXOR13에 의해서 음미할 수 있다.

제11도에 의거하고 말하면 클럭 신호 CLK1가 ③의 하강을 채택하는 시점에서는 값 d1, d2가 동일한가 아닌가, 클럭 신호 CLK1가 ④의 하강을 채택하는 시점에서는 값 d2, d3가 동일한가 아닌가, 클럭 신호 CLK1가 ⑤의 하강을 채택하는 시점에서는 값 d3, d4가 동일한가 아닌가, 각각 음미할 수 있다.

이와 같이 하여 출력 DOUT을 평가로 대규모인 테스트 장치, 테스트 벡터를 필요로 하지 않고, 디지탈 필터(104)의 양부를 판정할 수 있다.

또 본 실시예에 있어서 디지탈 필터(104)에 대신해서 정상적인 경우에 테스트 결과가 j비트마다 같은 값을 출력하는 디지탈 필터를 사용할 수 있는 것은 말할 필요도 없다.

더욱 디지탈 필터(105)와 같이 디멀티 플렉서(19), 플립플롭(20a,20b), EXOR 게이트(13)를 디지탈 필터의 일부로서 조립하지 않으면 안된다는 것도 없고 이것들의 요소는 디지탈 필터(104)와 별도로 설치할 수도 있다.

[발명의 효과]

본 발명의 디지탈 필터에 의하면 각 곱합 연산단위마다 분리하여 같은 내용의 테스트를 동시에 실행할 수 있기 때문에 테스트 벡터 및 테스트 시간을 단축하여 테스트를 할 수 있다.

또 본 발명의 디지탈 필터에 의하면 곱합 연산을 위한 테스트를 하는 제1의 테스트 데이터를 제1의 셀렉터를 통해 각 곱합 연산단위에 있어서 일제히 제1의 시프트 레지스트에 제공할 수 있기 때문에 제1의 테스트 데이터의 격납에 필요한 시간을 단축하여 각 곱합 연산단위마다 분리하여 같은 내용의 테스트를 동시에 실행하여 테스트 벡터 및 테스트 시간을 단축하여 테스트를 할 수 있다.

Claims (3)

1. 제0 내지 제(n-1)의 곱합 연산단위(n:2 이상의 자연수)의 종속 접속(縱續 接續)을 구비하는 디지탈 필터에 있어서, 상기 제0의 곱합 연산단위는 상기 디지탈 필터의 처리하여야 할 데이터와 제0의 계수와의 승산(乘算)을 하는 승산기를 가지며, 상기 제s(1≤s≤(n-1))의 곱합 연산단위의 각각은 상기 데이터와 제i(0≤i≤(n-1))의 계수와의 승산을 행하는 승산기와, 제1의 클럭 신호에 따라서 상기 제(s-1)의 곱합 연산단위의 출력인 데이터 입력과, 스캔 입력을 제어 신호에 따라서 선택적으로 출력하는 스캔 레지스트와, 자신의 상기 승산기의 출력과 상기 스캔 레지스트의 출력과의 가산을 하여 다음단에 출력하는 가산기를 가지고 상기 제1 내지 제(n-1)의 곱합 연산단위의 상기 스캔 레지스트는 스캔 패스를 구성하며 상기 제(n-1)의 곱합 연산단위의 출력으로부터 상기 데이터 입력에 대하여 필터 처리를 한 결과는 상기 제(n-1)의 곱합 연산단위의 출력으로부터 구해지는 디지탈 필터.
2. 제1항에 있어서, 상기 제i(0≤i≤(n-1))의 곱합 연산단위의 각각은 상기 제i의 계수를 상기 승산기에 제공하는 시프트 레지스트를 더 가지며 상기 제0 내지 제(n-1)의 곱합 연산단위의 상기 시프트 레지스트는 서로 직렬로 접속되는 디지탈 필터.
3. 제0 내지 제(n-1)의 곱합 연산단위(n:2 이상의 자연수)의 종속 접속을 구비하는 디지탈 필터에 있어서, 상기 제0의 곱합 연산단위는 상기 디지탈 필터의 처리하여야 할 데이터와 제0의 계수와의 승산을 하는 승산기를 가지며 상기 제s(1≤s≤(n-1))의 곱합 연산단위의 각각은 상기 데이터와 제i(0≤i≤(n-1)의 계수와의 승산을 하는 승산기와, 상기 제(s-1)의 곱합 연산단위의 출력을 받는 제1입력단과, 제2입력단을 포함하고 상기 제1입력단 및 상기 제2입력단에 제공된 신호를 제어 신호에 따라서 선택적으로 출력하는 제1의 셀렉터와, 제1의 클럭 신호에 따라서 상기 제1의 셀렉터의 출력을 전달하는 제1의 시프트 레지스트와, 자신의 상기 승산기의 출력과 상기 제1의 시프트 레지스트의 출력과의 가산을 하여 다음단에 출력하는 가산기를 가지며 상기 제1 내지 제(n-1)의 곱합 연산단위의 상기 제1의 셀렉터의 상기 제2입력단은 공통으로 접속되어 제1의 테스트 데이터가 제공되고, 상기 제(n-1)의 곱합 연산단위의 출력으로부터 상기 데이터 입력에 대하여 필터 처리를 한 결과는 상기 제(n-1)의 곱합 연산단위의 출력으로부터 구해지는 디지탈 필터.