JPH03115872A - ディジタル集積回路におけるテスト容易化回路 - Google Patents
ディジタル集積回路におけるテスト容易化回路Info
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- JPH03115872A JPH03115872A JP1252185A JP25218589A JPH03115872A JP H03115872 A JPH03115872 A JP H03115872A JP 1252185 A JP1252185 A JP 1252185A JP 25218589 A JP25218589 A JP 25218589A JP H03115872 A JPH03115872 A JP H03115872A
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- G01—MEASURING; TESTING
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- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/26—Testing of individual semiconductor devices
-
- G—PHYSICS
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- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/3183—Generation of test inputs, e.g. test vectors, patterns or sequences
- G01R31/318335—Test pattern compression or decompression
-
- G—PHYSICS
- G01—MEASURING; TESTING
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- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
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- G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
- G01R31/318533—Reconfiguring for testing, e.g. LSSD, partitioning using scanning techniques, e.g. LSSD, Boundary Scan, JTAG
- G01R31/318544—Scanning methods, algorithms and patterns
- G01R31/318547—Data generators or compressors
-
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
「発明の１」的コ
（産業上の利用分野）
この発明は大規模ディジタル・システムにおけるテスト
容品化回路に係り、特に大規模集積回路の自己テストを
可能にするテスト容易化回路に関する。
容品化回路に係り、特に大規模集積回路の自己テストを
可能にするテスト容易化回路に関する。
（従来の技術）
大規模ディジタル・システムのテストを容易に行わせし
める従来の技術として、スキャンテスト手法が知られて
いる。このスキャンテスト手法では、第１１図に示すよ
うに、同期式ディジタル回路の内部に含まれている複数
の記憶素子８１゜８１、・・・が、テスト時にシフトレ
ジスタ状に構成されるようになっており、シリアル動作
によってこれらの記憶素子８１．８１．・・・にシリア
ルデータＳｌを順次供給することによって各記憶索子ｉ
ｌｌ。
める従来の技術として、スキャンテスト手法が知られて
いる。このスキャンテスト手法では、第１１図に示すよ
うに、同期式ディジタル回路の内部に含まれている複数
の記憶素子８１゜８１、・・・が、テスト時にシフトレ
ジスタ状に構成されるようになっており、シリアル動作
によってこれらの記憶素子８１．８１．・・・にシリア
ルデータＳｌを順次供給することによって各記憶索子ｉ
ｌｌ。
８１、・・・に任意の値を設定し、設定された値及び外
部入力データＰＩをランダム回路（組み合わせ回路）８
２に供給し、このランダム回路８２からの出力信号の中
で外部出力データであるＰＯＯ４０データを再び記憶素
子８１．８１．・・・に記憶させ、再びシリアル動作に
よってシリアルデータＳＯとして読み出すことによりテ
ストが行われる。
部入力データＰＩをランダム回路（組み合わせ回路）８
２に供給し、このランダム回路８２からの出力信号の中
で外部出力データであるＰＯＯ４０データを再び記憶素
子８１．８１．・・・に記憶させ、再びシリアル動作に
よってシリアルデータＳＯとして読み出すことによりテ
ストが行われる。
すなわち、このスキャンテスト手法では、内部記憶素子
へのデータ入力線及びデータ出力線を仮想的に外部入出
力端子として取り扱うことが可能となり、結果的に全体
回路を仮想的に組み合わせ回路として取り扱うことがで
きる。
へのデータ入力線及びデータ出力線を仮想的に外部入出
力端子として取り扱うことが可能となり、結果的に全体
回路を仮想的に組み合わせ回路として取り扱うことがで
きる。
ところで、組み合わせ回路に対する故障検出率が１００
％のテストデータの自動発生手法は既に知られている。
％のテストデータの自動発生手法は既に知られている。
このことから、スキャン化されたディジタルシステムに
おいては、テストデータの自動発生が可能になるという
特徴を持つ。
おいては、テストデータの自動発生が可能になるという
特徴を持つ。
しかしながら、このスキャンテスト手法では、テスト時
にシリアルにデータを印加しなければならないため、回
路が大規模化した場合、高価な試験装置を使用すること
もあって、テスト時間が問題になる。また、現時点で最
も理想的なテスト手法である自己テストには対応できな
いという問題もある。
にシリアルにデータを印加しなければならないため、回
路が大規模化した場合、高価な試験装置を使用すること
もあって、テスト時間が問題になる。また、現時点で最
も理想的なテスト手法である自己テストには対応できな
いという問題もある。
さらに従来技術として、いわゆる自己テストを可能にさ
せるコンパクトテスト手法も知られている。このコンパ
クトテスト手法は、第１２図に示すように、試験対象と
なるディジタルシステム８３に、ランダムパターン発生
器８４で発生させた試験パターンを印加させ、その時の
試験対象からの応答出力をデータ圧縮器８５で圧縮し、
特徴記憶部８６から読み出される圧縮器の最終状態であ
る特徴（Ｓｉｇｎａｔｕｒｅ ）との比較、判断を比較
器８７で行うことにより、試験対象であるディジタルシ
ステム８３の良、不良を判定しようとするテスト手法で
ある。このときのランダムパターン発生器８４及びデー
タ圧縮器８５には、通常、リニアフィードバック・シフ
トレジスタ（Ｌ Ｆ Ｓ Ｒ）が使用される。このテス
ト手法は、上記のランダムパターン発生器、データ圧縮
器、特徴比較手段、等を内蔵させることにより、自己テ
ストが可能になるという特徴を持つ。
せるコンパクトテスト手法も知られている。このコンパ
クトテスト手法は、第１２図に示すように、試験対象と
なるディジタルシステム８３に、ランダムパターン発生
器８４で発生させた試験パターンを印加させ、その時の
試験対象からの応答出力をデータ圧縮器８５で圧縮し、
特徴記憶部８６から読み出される圧縮器の最終状態であ
る特徴（Ｓｉｇｎａｔｕｒｅ ）との比較、判断を比較
器８７で行うことにより、試験対象であるディジタルシ
ステム８３の良、不良を判定しようとするテスト手法で
ある。このときのランダムパターン発生器８４及びデー
タ圧縮器８５には、通常、リニアフィードバック・シフ
トレジスタ（Ｌ Ｆ Ｓ Ｒ）が使用される。このテス
ト手法は、上記のランダムパターン発生器、データ圧縮
器、特徴比較手段、等を内蔵させることにより、自己テ
ストが可能になるという特徴を持つ。
しかしながら、このテスト手法はランダムパターンを試
験対象に印加させるために、次のような問題点がある。
験対象に印加させるために、次のような問題点がある。
すなわち、−船釣な順序回路に対してはランダムパター
ンを大量に印加しても、故障検出率が上がらない場合が
ある。このような場合には試験対象であるディジクルシ
ステムの特徴に応じて、発生パターンを加工しなければ
ならない。また、順序回路の場合、印加するパターンの
タイミング関係に注意を要する。従って、ランダムパタ
ーンを印加する場合でも、試験対象であるディジタルシ
ステムのタイミング仕様に個々に対応する必要がある。
ンを大量に印加しても、故障検出率が上がらない場合が
ある。このような場合には試験対象であるディジクルシ
ステムの特徴に応じて、発生パターンを加工しなければ
ならない。また、順序回路の場合、印加するパターンの
タイミング関係に注意を要する。従って、ランダムパタ
ーンを印加する場合でも、試験対象であるディジタルシ
ステムのタイミング仕様に個々に対応する必要がある。
この二つの問題点はコンパクトテスト手法を一般的なデ
ィジタルシステムに適用する上での大きな障害であり、
いわゆるテスト回路の設計を繁雑なものとさせる。また
、本手法の場合、良品と不良品の判別は可能であるが、
故障箇所の同定等の解析を進めなくてはならない場合に
は対応できない。
ィジタルシステムに適用する上での大きな障害であり、
いわゆるテスト回路の設計を繁雑なものとさせる。また
、本手法の場合、良品と不良品の判別は可能であるが、
故障箇所の同定等の解析を進めなくてはならない場合に
は対応できない。
従来の異なるテスト手法としてバウンダリースキャン・
テスト手法が知られている。このテスト手法は、第１３
図に示すように、テスト対象となる論理回路９１．９１
．・・・の境界部分（バウンダリー；に相当する入出力
信号のそれぞれに対応して記憶素子９２．９２．・・・
を付加させ、さらにそれらをテスト時にシフト動作が可
能なように再構成することにより、テストを容易化させ
る手法である。この手法は、ある特定の論理回路に対し
て既に故障検出率の定まったテストパターンが準備され
ている場合、そのテストパターンをバウンダリースキャ
ンの境界部分にシリアル動作にて印加し、観Δ−１する
ことによってテスト対象論理回路のテストが可能になる
。また、バウンダリースキャンが付加された個別論理回
路間の配線（外部配線）の試験が同一回路を利用するこ
とにより実行可能となる。
テスト手法が知られている。このテスト手法は、第１３
図に示すように、テスト対象となる論理回路９１．９１
．・・・の境界部分（バウンダリー；に相当する入出力
信号のそれぞれに対応して記憶素子９２．９２．・・・
を付加させ、さらにそれらをテスト時にシフト動作が可
能なように再構成することにより、テストを容易化させ
る手法である。この手法は、ある特定の論理回路に対し
て既に故障検出率の定まったテストパターンが準備され
ている場合、そのテストパターンをバウンダリースキャ
ンの境界部分にシリアル動作にて印加し、観Δ−１する
ことによってテスト対象論理回路のテストが可能になる
。また、バウンダリースキャンが付加された個別論理回
路間の配線（外部配線）の試験が同一回路を利用するこ
とにより実行可能となる。
このテスト手法は上記のような特徴があるが、次のよう
な問題点もある。まず、個別論理回路をテストするため
のテストパターンが存在しない場合にはテスト容易化回
路としての価値は少なくなる。
な問題点もある。まず、個別論理回路をテストするため
のテストパターンが存在しない場合にはテスト容易化回
路としての価値は少なくなる。
また、コンパクトテスト手法と同様に、試験対象となる
バウンダリースキャン内のディジタル回路が順序回路で
あり、印加するパターンのタイミング関係に注意を要す
る場合には特別の対応方法を考えねばならない。
バウンダリースキャン内のディジタル回路が順序回路で
あり、印加するパターンのタイミング関係に注意を要す
る場合には特別の対応方法を考えねばならない。
（発明が解決しようとする課′ＸＪ）
このように従来では、大規模ディジタルシステムのテス
ト容品化を体系的に進めるテスト技術として、スキャン
手法、コンパクトテスト手法、バウンダリースキャン手
法等があるが、それぞれに上記したような固有の問題点
が存在している。
ト容品化を体系的に進めるテスト技術として、スキャン
手法、コンパクトテスト手法、バウンダリースキャン手
法等があるが、それぞれに上記したような固有の問題点
が存在している。
この発明は上記のような事情を考慮してなされたもので
あり、その目的は、試験対象となるディジタル集積回路
の性質に影響されない自己テスト可能なテスト容易化手
法を実現できるディジタル集積回路におけるテスト容易
化回路を提供することを目的とする。
あり、その目的は、試験対象となるディジタル集積回路
の性質に影響されない自己テスト可能なテスト容易化手
法を実現できるディジタル集積回路におけるテスト容易
化回路を提供することを目的とする。
［発明の構成］
（課題を解決するための手段と作用）
この発明のテスト容易化回路は、組み合わせ回路からな
るランダム回路と、複数個の内部記憶回路と、それぞれ
が外部端子に接続され、集積回路の外部との間でデータ
の授受を行う複数個の入出力回路とを具備し、上記複数
個の内部記憶回路及び上、１数個の入出力回路のそれぞ
れが、テスト時に制御信号に応じて、これら内部記憶回
路及び入出力回路の一部もしくは全てを用いてリニアフ
ィードバック・シフトレジスタを形成できるように構成
されていることを特徴としており、さらに、テスト時に
前記複数個の各内部記憶回路によりリニアフィードバッ
ク・シフトレジスタ状のデータ圧縮器及びリニアフィー
ドバック・シフトレジスタ状のランダムデータ発生器が
形成され、・これらデータ圧縮器及びランダムデータ発
生器を用いてランダム回路のコンパクト・テストを行う
ことを特徴とするものである。
るランダム回路と、複数個の内部記憶回路と、それぞれ
が外部端子に接続され、集積回路の外部との間でデータ
の授受を行う複数個の入出力回路とを具備し、上記複数
個の内部記憶回路及び上、１数個の入出力回路のそれぞ
れが、テスト時に制御信号に応じて、これら内部記憶回
路及び入出力回路の一部もしくは全てを用いてリニアフ
ィードバック・シフトレジスタを形成できるように構成
されていることを特徴としており、さらに、テスト時に
前記複数個の各内部記憶回路によりリニアフィードバッ
ク・シフトレジスタ状のデータ圧縮器及びリニアフィー
ドバック・シフトレジスタ状のランダムデータ発生器が
形成され、・これらデータ圧縮器及びランダムデータ発
生器を用いてランダム回路のコンパクト・テストを行う
ことを特徴とするものである。
この発明のテスト容易化回路では、基本的にはコンパク
ト・テスト手法に基づいている。すなわち、コンパクト
・テスト手法は、試験対象となるディジタル回路に、ラ
ンダムパターン発生器で発生されたテストパターン系列
を印加し、同時にそのときの試験対象からの応答出力を
データ圧縮器によって圧縮し、その結果を確認するテス
ト手法である。このとき、使用するランダムパターン発
生器及びデータ圧縮器はリニアフィードバック・シフト
レジスタによって実現することができる。
ト・テスト手法に基づいている。すなわち、コンパクト
・テスト手法は、試験対象となるディジタル回路に、ラ
ンダムパターン発生器で発生されたテストパターン系列
を印加し、同時にそのときの試験対象からの応答出力を
データ圧縮器によって圧縮し、その結果を確認するテス
ト手法である。このとき、使用するランダムパターン発
生器及びデータ圧縮器はリニアフィードバック・シフト
レジスタによって実現することができる。
（実施例）
次にこの発明のテスト容易化回路で使用されるリニアフ
ィードバック・シフトレジスタによるランダムパターン
発生器及びデータ圧縮器について説明する。
ィードバック・シフトレジスタによるランダムパターン
発生器及びデータ圧縮器について説明する。
第１４図はリニアフィードバック・シフトレジスタ（以
下、Ｌ Ｆ Ｓ Ｒ）によるランダムパターン発生器の
一般的な構成を示すブロック図である。
下、Ｌ Ｆ Ｓ Ｒ）によるランダムパターン発生器の
一般的な構成を示すブロック図である。
図において、Ｍｌ、Ｍ２．Ｍ３．−＝・Ｍｎ−１゜Ｍｎ
はそれぞれ例えば１ビツトのフリップフロップからなる
記憶回路であり、ＥＸＩ、ＥＸ２゜Ｅ Ｘ ３ 、−−
− Ｅ Ｘ ｎ −２、Ｅ Ｘ ｎ −１はそれぞれ排
他的論理和回路である。上記複数個の記憶回路Ｍ １
、 Ｍ ２ 、 Ｍ ３ 、 ・−Ｍ ｎ −１、Ｍ
ｎは、前段の出力（Ｑｌ、Ｑ２．・・・Ｑｎ−１）が後
段に順次供給されるように縦列接続されているとともに
、任意段の出力（Ｑ １ 、 Ｑ ２ 、− Ｑ ｎ
−１、Ｑ ｎ ）が排他的論理和回路を介して最前段の
記憶回路第１に供給されている。なお、上記排他的論理
和回路ＥＸ、、ＥＸ２．ＥＸ３．−ＥＸｎ−２゜ＥＸｎ
−１の挿入位置はＬＦＳＲのビット長及び方式によって
決定される。
はそれぞれ例えば１ビツトのフリップフロップからなる
記憶回路であり、ＥＸＩ、ＥＸ２゜Ｅ Ｘ ３ 、−−
− Ｅ Ｘ ｎ −２、Ｅ Ｘ ｎ −１はそれぞれ排
他的論理和回路である。上記複数個の記憶回路Ｍ １
、 Ｍ ２ 、 Ｍ ３ 、 ・−Ｍ ｎ −１、Ｍ
ｎは、前段の出力（Ｑｌ、Ｑ２．・・・Ｑｎ−１）が後
段に順次供給されるように縦列接続されているとともに
、任意段の出力（Ｑ １ 、 Ｑ ２ 、− Ｑ ｎ
−１、Ｑ ｎ ）が排他的論理和回路を介して最前段の
記憶回路第１に供給されている。なお、上記排他的論理
和回路ＥＸ、、ＥＸ２．ＥＸ３．−ＥＸｎ−２゜ＥＸｎ
−１の挿入位置はＬＦＳＲのビット長及び方式によって
決定される。
一方、ＬＦＳＲによるデータ圧縮器の場合には、第１５
図のブロック図に示すように、第１４図に示すランダム
パターン発生器に対し、圧縮対象となる入力データ（Ｐ
ｉ〜Ｐｎ）との間で排他的論理和をとるため、各記憶回
路Ｍｌ、Ｍ２゜Ｍ ３ 、・・・Ｍｎ−１，、Ｍｎの前
段に排他的論理和回路ＥＸＩＩ、ＥＸ１２．ＥＸｌ３．
・・・ＥＸｌ（ｎ−１）、ＥＸｌｎが追加されている。
図のブロック図に示すように、第１４図に示すランダム
パターン発生器に対し、圧縮対象となる入力データ（Ｐ
ｉ〜Ｐｎ）との間で排他的論理和をとるため、各記憶回
路Ｍｌ、Ｍ２゜Ｍ ３ 、・・・Ｍｎ−１，、Ｍｎの前
段に排他的論理和回路ＥＸＩＩ、ＥＸ１２．ＥＸｌ３．
・・・ＥＸｌ（ｎ−１）、ＥＸｌｎが追加されている。
なお、このデータ圧縮器の場合にも排他的論理和回路Ｅ
ＸＩ、ＥＸ２．ＥＸ３．−ＥＸｎ−２，ＥＸｎ−１の挿
入位置はＬＦＳＲのビット長及び方式によって決定され
る。
ＸＩ、ＥＸ２．ＥＸ３．−ＥＸｎ−２，ＥＸｎ−１の挿
入位置はＬＦＳＲのビット長及び方式によって決定され
る。
次に、この発明のテスト容易化回路を、ディジタル集積
回路に実施した場合を第１図を用いて説明する。この実
施例のテスト容易化回路におけるテスト方式は、基本的
には次のような４つのテストモードと通常動作モードと
の計５つの動作モードを持つ。そして、上記４つのテス
トモードはモード設定用の３つの制御信号ＴＥＳＴ、Ｔ
Ｉ。
回路に実施した場合を第１図を用いて説明する。この実
施例のテスト容易化回路におけるテスト方式は、基本的
には次のような４つのテストモードと通常動作モードと
の計５つの動作モードを持つ。そして、上記４つのテス
トモードはモード設定用の３つの制御信号ＴＥＳＴ、Ｔ
Ｉ。
Ｔ２によって決定される。これら３つの制御１ｇ号と動
作モードとの関係は第２図に示す通りである。
作モードとの関係は第２図に示す通りである。
すなわち、制御信号ＴＥＳＴが０レベルの場合は制御信
号Ｔｌ、Ｔ２のレベルにかかわらずに通常動作モードと
なる。制御信号ＴＥＳＴがルベルの場合はテストモード
になり、制御信号Ｔｌ。
号Ｔｌ、Ｔ２のレベルにかかわらずに通常動作モードと
なる。制御信号ＴＥＳＴがルベルの場合はテストモード
になり、制御信号Ｔｌ。
Ｔ２が共にＯレベルのときはスキャンテストモード、制
御信号Ｔ１が０レベルでＴ２がルベルときはコンパクト
テストモード、制御信号Ｔ１がルベルでＴ２が０レベル
のときは外部配線テストモード（入力）、制御信号ＴＩ
，Ｔ２が共にルベルのときは外部配線テストモード（出
力）となる。なお、これらの各モードについては後に詳
ｊ１１１に説明する。
御信号Ｔ１が０レベルでＴ２がルベルときはコンパクト
テストモード、制御信号Ｔ１がルベルでＴ２が０レベル
のときは外部配線テストモード（入力）、制御信号ＴＩ
，Ｔ２が共にルベルのときは外部配線テストモード（出
力）となる。なお、これらの各モードについては後に詳
ｊ１１１に説明する。
第１図の実施例回路は上記スキャンテストモード及び外
部配線テストモードの状態に設定された場合の構成を示
しており、半導体集積回路Ｕの内部にはランダム回路（
組み合わせ回路）１１１複数個の記憶回路１２及び複数
個の入出力回路１３が設けられている。上記複数個の入
出力回路１３は外部端子（図示せず）と集積回路内部と
の間でデータの授受を行うものであり、これら複数個の
入出力回路１３及び複数個の記憶回路１２は縦続接続さ
れ、（ウンダリースキャン化されている。そして、）く
ウンダリースキャン化された最前段の入出力回路１３に
はシリアルデータＳｌが入力されるようになっており、
最後段の入出力回路１３からはシリアルデータＳＯが出
力されるようになっている。なお、上記半導体集積回路
１０には、前記３つの制御１ｇ号ＴＥＳＴ，ＴＩ，Ｔ２
と上記シリアルデータＳｌの他に同期用の３つのクロッ
ク信号ＡＣＫ。
部配線テストモードの状態に設定された場合の構成を示
しており、半導体集積回路Ｕの内部にはランダム回路（
組み合わせ回路）１１１複数個の記憶回路１２及び複数
個の入出力回路１３が設けられている。上記複数個の入
出力回路１３は外部端子（図示せず）と集積回路内部と
の間でデータの授受を行うものであり、これら複数個の
入出力回路１３及び複数個の記憶回路１２は縦続接続さ
れ、（ウンダリースキャン化されている。そして、）く
ウンダリースキャン化された最前段の入出力回路１３に
はシリアルデータＳｌが入力されるようになっており、
最後段の入出力回路１３からはシリアルデータＳＯが出
力されるようになっている。なお、上記半導体集積回路
１０には、前記３つの制御１ｇ号ＴＥＳＴ，ＴＩ，Ｔ２
と上記シリアルデータＳｌの他に同期用の３つのクロッ
ク信号ＡＣＫ。
ＢＣＫ，ＣＫが供給される。
このような構成とすることにより、外部からのデータの
設定、観測が可能となり、この半導体集積回路ＩＯをバ
ウンダリースキャン手法によってテストすることができ
る。
設定、観測が可能となり、この半導体集積回路ＩＯをバ
ウンダリースキャン手法によってテストすることができ
る。
また、上記のようにバウンダリースキャン手法によるテ
ストができることにより、第３図に示すように複数個の
半導体集積回路１（Ｌ〜１０，を相互に接続する外部配
線（例えば基板上の配線）もテストすることができる。
ストができることにより、第３図に示すように複数個の
半導体集積回路１（Ｌ〜１０，を相互に接続する外部配
線（例えば基板上の配線）もテストすることができる。
この外部配線テストモードは第２図に示すように入力モ
ードと出力モードとの２つがあり、上記２つの制御信号
ＴＩ，Ｔ２によって半導体集積回路ＩＬを出力モードに
、残りの半導体集積回路ｌＯ。〜１０５を入力モードに
それぞれ設定し、出力モードに設定された半導体集積回
路１０１からの出力値を入力モードに設定された半導体
集積回路１０２〜１０５におけるバウンダリースキャン
化された最前段の入出力回路１３（第１図に図示）から
読み込み、シリアルシフト動作の後に最後段の入出力回
路１３から出力される値を確認することにより外部配線
のテストを行うことができる。
ードと出力モードとの２つがあり、上記２つの制御信号
ＴＩ，Ｔ２によって半導体集積回路ＩＬを出力モードに
、残りの半導体集積回路ｌＯ。〜１０５を入力モードに
それぞれ設定し、出力モードに設定された半導体集積回
路１０１からの出力値を入力モードに設定された半導体
集積回路１０２〜１０５におけるバウンダリースキャン
化された最前段の入出力回路１３（第１図に図示）から
読み込み、シリアルシフト動作の後に最後段の入出力回
路１３から出力される値を確認することにより外部配線
のテストを行うことができる。
第４図の回路は上記コンパクトテストモードの状態に設
定された場合の構成を示している。図中、１４は前記複
数個の記憶回路１２の一部と複数個の入出力回路１３の
一部とを用いて＃ｇ成されたＬＦＳＲによるランダムパ
ターン発生器であり、１５は前記複数個の記憶回路１２
の一部と複数個の入出力回路１３の一部とを用いて構成
されたＬＦＳＲによるデータ圧縮器である。
定された場合の構成を示している。図中、１４は前記複
数個の記憶回路１２の一部と複数個の入出力回路１３の
一部とを用いて＃ｇ成されたＬＦＳＲによるランダムパ
ターン発生器であり、１５は前記複数個の記憶回路１２
の一部と複数個の入出力回路１３の一部とを用いて構成
されたＬＦＳＲによるデータ圧縮器である。
このような構成において、ランダム回路（組み合わせ回
路） １１には、ＬＦＳＲによって構成されたランダム
パターン発生器１４から出力されるデータ１１〜ＩＮが
供給される。また、ランダム回路１１のパラレル出力デ
ータＰＯＩ〜ＰＯＮ及び出力データ０１〜ＯＮはＬＦＳ
Ｒによって構成されたデータ圧縮器１５への入力データ
となる。
路） １１には、ＬＦＳＲによって構成されたランダム
パターン発生器１４から出力されるデータ１１〜ＩＮが
供給される。また、ランダム回路１１のパラレル出力デ
ータＰＯＩ〜ＰＯＮ及び出力データ０１〜ＯＮはＬＦＳ
Ｒによって構成されたデータ圧縮器１５への入力データ
となる。
このような回路構成をコンパクトテストモード時に再構
成することにより、従来のコンパクトテスト手法の問題
点を解消することができる。すなわち、コンパクトテス
トの対象回路をランダム回路１１に限定することができ
るため、故障検出率不足及びタイミング問題の発生を防
止することができる。
成することにより、従来のコンパクトテスト手法の問題
点を解消することができる。すなわち、コンパクトテス
トの対象回路をランダム回路１１に限定することができ
るため、故障検出率不足及びタイミング問題の発生を防
止することができる。
ところで、上記のようなスキャンテスト及びコンパクト
テストを行うためには、前記複数ｆｌＡｊの記憶回路１
２及び複数個の入出力口７８１３に特別な工夫が必要で
ある。すなわち、スキャンテストモードの際にはバウン
ダリー構造を構成している入出力回路１３内のデータの
シフト可能な記憶素子を、コンパクトテストモードの際
には入力端子、出力端子のそれぞれに応じてランダムパ
ターン発生器及びデータ圧縮器に再構成できる回路的な
工夫が必要である。同様に記憶回路１２に関しては、ス
キャンテストモードの際にはデータのスキャンが可能な
シフトレジスタが構成でき、コンパクトテストモードの
際には組み合わせ回路部分の仮想入力端子（前記■１〜
ＩＮの端子）にランダムパターンを供給するランダムパ
ターン発生器を、仮想出力端子（前記０１〜ＯＮの端子
）に出力値を圧縮するためのデータ圧縮器を再構成でき
る回路的な工夫が必要である。
テストを行うためには、前記複数ｆｌＡｊの記憶回路１
２及び複数個の入出力口７８１３に特別な工夫が必要で
ある。すなわち、スキャンテストモードの際にはバウン
ダリー構造を構成している入出力回路１３内のデータの
シフト可能な記憶素子を、コンパクトテストモードの際
には入力端子、出力端子のそれぞれに応じてランダムパ
ターン発生器及びデータ圧縮器に再構成できる回路的な
工夫が必要である。同様に記憶回路１２に関しては、ス
キャンテストモードの際にはデータのスキャンが可能な
シフトレジスタが構成でき、コンパクトテストモードの
際には組み合わせ回路部分の仮想入力端子（前記■１〜
ＩＮの端子）にランダムパターンを供給するランダムパ
ターン発生器を、仮想出力端子（前記０１〜ＯＮの端子
）に出力値を圧縮するためのデータ圧縮器を再構成でき
る回路的な工夫が必要である。
第５図は上記実施例回路で使用される記憶回路１２の１
個の具体的構成を示す回路図である。図において、２１
〜２７はそれぞれ入力データＤ１人カデータＣ６Ｉ、入
力データＧＳ Ｉ、制御信号Ｓ２、制御信号Ｓ１、クロ
ック信号ＣＫもしくはＡＣＫ及びＢＣＫが供給される入
力ノード、２８〜３０はそれぞれ出力データＱ、Ｃ８Ｏ
及びＧＳＯが出力される出力ノード、３１は排他的論理
和回路、３２〜３４はそれぞれ２入力のマルチプレクサ
、３５〜３８はそれぞれＤ型のラッチ回路である。上記
マルチプレクサ３２〜３４はそれぞれ制御入力Ｓがルベ
ルのときに八入力をＺから出力し、ＳがＯレベルのとき
にＢ入力をＺから出力する。また、上記う・ソチ回路３
５．３７はそれぞれクロック入力Ｇがルベルのときには
スルーモード、ＧがＯレベルのときにラッチモードとな
り、残りのラッチ回路３６．３８はこれとは反対にクロ
ック入力Ｇが０レベルのときにスルーモードとなり、Ｇ
がルベルのときにラッチモードとなる。
個の具体的構成を示す回路図である。図において、２１
〜２７はそれぞれ入力データＤ１人カデータＣ６Ｉ、入
力データＧＳ Ｉ、制御信号Ｓ２、制御信号Ｓ１、クロ
ック信号ＣＫもしくはＡＣＫ及びＢＣＫが供給される入
力ノード、２８〜３０はそれぞれ出力データＱ、Ｃ８Ｏ
及びＧＳＯが出力される出力ノード、３１は排他的論理
和回路、３２〜３４はそれぞれ２入力のマルチプレクサ
、３５〜３８はそれぞれＤ型のラッチ回路である。上記
マルチプレクサ３２〜３４はそれぞれ制御入力Ｓがルベ
ルのときに八入力をＺから出力し、ＳがＯレベルのとき
にＢ入力をＺから出力する。また、上記う・ソチ回路３
５．３７はそれぞれクロック入力Ｇがルベルのときには
スルーモード、ＧがＯレベルのときにラッチモードとな
り、残りのラッチ回路３６．３８はこれとは反対にクロ
ック入力Ｇが０レベルのときにスルーモードとなり、Ｇ
がルベルのときにラッチモードとなる。
上記排他的論理和回路３１には上記入力データＤ及び入
力データＣ５Ｉが供給され、この排他的論理和回路３１
の出力はマルチプレクサ３２にＢ入力として供給される
。このマルチプレクサ３２には八入力として入力データ
Ｃ３Ｉが供給される。また、このマルチプレクサ３２に
は制御入力Ｓとして上記入力ノード２４の制御信号Ｓ２
が供給される。上記マルチプレクサ３２の出力はマルチ
プレクサ３３に八入力として供給される。このマルチプ
レクサ３３にはＢ入力として上記入力データＤが供給さ
れる。
力データＣ５Ｉが供給され、この排他的論理和回路３１
の出力はマルチプレクサ３２にＢ入力として供給される
。このマルチプレクサ３２には八入力として入力データ
Ｃ３Ｉが供給される。また、このマルチプレクサ３２に
は制御入力Ｓとして上記入力ノード２４の制御信号Ｓ２
が供給される。上記マルチプレクサ３２の出力はマルチ
プレクサ３３に八入力として供給される。このマルチプ
レクサ３３にはＢ入力として上記入力データＤが供給さ
れる。
また、このマルチプレクサ３３には制御入力Ｓとして上
記入力ノード２５の制御信号Ｓ１が供給される。
記入力ノード２５の制御信号Ｓ１が供給される。
上記マルチプレクサ３３の出力はラッチ回路３５にデー
タＤとして供給される。このラッチ回路３５にはクロッ
ク入力Ｇとして上記入力ノード２６のクロック信号ＣＫ
もしくはＡＣＫが供給される。上記ラッチ回路３５の出
力はマルチプレクサ３４にＢ入力として供給される。こ
のマルチプレクサ３４にはＡ入力として上記入力データ
ＧＳＩが供給される。また、このマルチプレクサ３４に
は制御入力Ｓとして上記入力ノード２５の制御信号Ｓ１
が供給される。
タＤとして供給される。このラッチ回路３５にはクロッ
ク入力Ｇとして上記入力ノード２６のクロック信号ＣＫ
もしくはＡＣＫが供給される。上記ラッチ回路３５の出
力はマルチプレクサ３４にＢ入力として供給される。こ
のマルチプレクサ３４にはＡ入力として上記入力データ
ＧＳＩが供給される。また、このマルチプレクサ３４に
は制御入力Ｓとして上記入力ノード２５の制御信号Ｓ１
が供給される。
上記マルチプレクサ３４の出力はラッチ回路３６にデー
タＤとして供給される。このラッチ回路３６にはクロッ
ク入力Ｇとして上記入力ノード２６のクロック信号ＣＫ
もしくはＡＣＫが供給される。上記ラッチ回路３６の出
力は出力ノード２８から出力データＱとして出力される
。
タＤとして供給される。このラッチ回路３６にはクロッ
ク入力Ｇとして上記入力ノード２６のクロック信号ＣＫ
もしくはＡＣＫが供給される。上記ラッチ回路３６の出
力は出力ノード２８から出力データＱとして出力される
。
一方、上記ラッチ回路３５の出力はラッチ回路３７にデ
ータＤとしても供給されている。このラッチ回路３７に
はクロック入力Ｇとして上記入力ノード２７のクロック
信号ＢＣＫが供給される。そして、このラッチ回路３７
の出力は出力ノード２９から出力データＣ８Ｏとして出
力される。
ータＤとしても供給されている。このラッチ回路３７に
はクロック入力Ｇとして上記入力ノード２７のクロック
信号ＢＣＫが供給される。そして、このラッチ回路３７
の出力は出力ノード２９から出力データＣ８Ｏとして出
力される。
さらに、上記ラッチ回路３Ｇの出力はラッチ回路３８に
データＤとしても供給されている。このラッチ回路３８
にはクロック入力Ｇとして上記入力ノード２７のクロッ
ク信号ＢＣＫが供給される。そして、このラッチ回路３
８の出力は出力ノード３０から出力データＧＳＯとして
出力される。
データＤとしても供給されている。このラッチ回路３８
にはクロック入力Ｇとして上記入力ノード２７のクロッ
ク信号ＢＣＫが供給される。そして、このラッチ回路３
８の出力は出力ノード３０から出力データＧＳＯとして
出力される。
このような構成でなる記憶回路１２において、２つの入
力ノード２４．２５における制御信号５２゜Ｓｌのレベ
ルは、前記３つの制御信号Ｔ Ｅ Ｓ Ｔ。
力ノード２４．２５における制御信号５２゜Ｓｌのレベ
ルは、前記３つの制御信号Ｔ Ｅ Ｓ Ｔ。
Ｔｌ、Ｔ２に応じて、図示しない制御回路に基づき設定
されるものである。すなちわ、例えば第６図にまとめて
示すように、前記制御信号ＴＥＳＴが０レベルにされる
通常動作モード時には一方の１制御信号Ｓ１のみが０レ
ベルに設定される。また、前記制御信号ＴＥＳＴがルベ
ルにされるテストモード時で、２つの制御信号ＴＩ、Ｔ
２が共に０レベルに設定されるスキャンテストモードの
際には、制御信号Ｓ２．８１が共にルベルに設定される
。さらに、テストモード時で、制御信号Ｔ１が０レベル
、Ｔ２がルベルに設定されるコンパクトステストモード
の際には、制御信号Ｓ２がルベルに、Ｓｌが０レベルに
設定される。
されるものである。すなちわ、例えば第６図にまとめて
示すように、前記制御信号ＴＥＳＴが０レベルにされる
通常動作モード時には一方の１制御信号Ｓ１のみが０レ
ベルに設定される。また、前記制御信号ＴＥＳＴがルベ
ルにされるテストモード時で、２つの制御信号ＴＩ、Ｔ
２が共に０レベルに設定されるスキャンテストモードの
際には、制御信号Ｓ２．８１が共にルベルに設定される
。さらに、テストモード時で、制御信号Ｔ１が０レベル
、Ｔ２がルベルに設定されるコンパクトステストモード
の際には、制御信号Ｓ２がルベルに、Ｓｌが０レベルに
設定される。
次に上記のような構成の記憶回路１２の動作を説明する
。
。
まず、制御信号Ｓ１のみが０レベルに設定される通常動
作モード時には、２個のマルチプレクサ３３、３４がそ
れぞれＢ入力をＺから出力する。このため、入力ノード
２１における入力データＤは、ラッチ回路３５及び３６
からなるマスタースレーブ型ラッチ構成によってラッチ
された後、出力ノード２８から出力データＱとして出力
される。
作モード時には、２個のマルチプレクサ３３、３４がそ
れぞれＢ入力をＺから出力する。このため、入力ノード
２１における入力データＤは、ラッチ回路３５及び３６
からなるマスタースレーブ型ラッチ構成によってラッチ
された後、出力ノード２８から出力データＱとして出力
される。
次に、制御信号８１及びＳ２が共にルベルに設定される
スキャンテストモード時には、３個のマルチプレクサ３
２．３３．３４がそれぞれＡ入力をＺから出力する。こ
のため、入力ノード２２における入力データＣＳＩは、
ラッチ回路３５をマスター側及びラッチ回路３７をスレ
ーブ側とするマスタースレーブ・ラッチ構成によりシフ
トされ、出力ノード２９から出力データＣ８Ｏとして出
力される。このシフト動作のためのシフトクロック信号
としては、互いにエツジが重ならない２つの入力ノード
２６、２７におけるクロ・ツク信号ＡＣＫ、ＢＣＫが使
用される。さらにこのとき、入力ノード２３における入
力データＧＳＩは、ラッチ回路３Ｇをマスター側及びラ
ッチ回路３８をスレーブ側とするマスタースレーブ・ラ
ッチ構成によりシフトされ、出力ノード３０から出力デ
ータＧＳＯとして出力される。
スキャンテストモード時には、３個のマルチプレクサ３
２．３３．３４がそれぞれＡ入力をＺから出力する。こ
のため、入力ノード２２における入力データＣＳＩは、
ラッチ回路３５をマスター側及びラッチ回路３７をスレ
ーブ側とするマスタースレーブ・ラッチ構成によりシフ
トされ、出力ノード２９から出力データＣ８Ｏとして出
力される。このシフト動作のためのシフトクロック信号
としては、互いにエツジが重ならない２つの入力ノード
２６、２７におけるクロ・ツク信号ＡＣＫ、ＢＣＫが使
用される。さらにこのとき、入力ノード２３における入
力データＧＳＩは、ラッチ回路３Ｇをマスター側及びラ
ッチ回路３８をスレーブ側とするマスタースレーブ・ラ
ッチ構成によりシフトされ、出力ノード３０から出力デ
ータＧＳＯとして出力される。
この場合も、シフト動作のためのシフトクロック信号と
して互いにエツジが重ならない２つのクロック信号ＡＣ
Ｋ％Ｂ ＣＫが使用される。すなわち、このテストモー
ドの際には、この記憶回路１２で２つの入力データＣＳ
Ｉ、ＧＳ Ｉのシフト動作が行われる。
して互いにエツジが重ならない２つのクロック信号ＡＣ
Ｋ％Ｂ ＣＫが使用される。すなわち、このテストモー
ドの際には、この記憶回路１２で２つの入力データＣＳ
Ｉ、ＧＳ Ｉのシフト動作が行われる。
制御信号Ｓ１がルベル、Ｓ２が０レベルに設定されるコ
ンパクトテストモード時には、マルチプレクサ３２がＢ
入力をＺから出力し、残り２個のマルチプレクサ３３．
３４がＢ入力をＺから出力する。
ンパクトテストモード時には、マルチプレクサ３２がＢ
入力をＺから出力し、残り２個のマルチプレクサ３３．
３４がＢ入力をＺから出力する。
このときは、入力ノード２１．２２における入力データ
Ｄ、Ｃ５Ｉの排他的論理和が排他的論理和回路３１によ
って取られ、その後はラッチ回路３５をマスター側及び
ラッチ回路３７をスレーブ側とするマスタースレーブ型
ラッチ構成によりシフトされ、出力ノード２９から圧縮
されたデータＣ８Ｏとして出力される。さらに、入力ノ
ード２３における入力データＧＳＩは、ラッチ回路３Ｇ
をマスター側及びラッチ回路３８をスレーブ側とするマ
スタースレーブ型ラッチ構成によりシフトされ、出力ノ
ード３０から出力データＧＳＯとして出力される。この
ときこのデータＧＳＯの帰還経路に排他的論理和回路を
挿入しておけば、この排他的論理和回路と上記ラッチ回
路３６．３８からなるマスタースレーブ型ラッチ構成を
使用してランダムパターンを発生させることができる。
Ｄ、Ｃ５Ｉの排他的論理和が排他的論理和回路３１によ
って取られ、その後はラッチ回路３５をマスター側及び
ラッチ回路３７をスレーブ側とするマスタースレーブ型
ラッチ構成によりシフトされ、出力ノード２９から圧縮
されたデータＣ８Ｏとして出力される。さらに、入力ノ
ード２３における入力データＧＳＩは、ラッチ回路３Ｇ
をマスター側及びラッチ回路３８をスレーブ側とするマ
スタースレーブ型ラッチ構成によりシフトされ、出力ノ
ード３０から出力データＧＳＯとして出力される。この
ときこのデータＧＳＯの帰還経路に排他的論理和回路を
挿入しておけば、この排他的論理和回路と上記ラッチ回
路３６．３８からなるマスタースレーブ型ラッチ構成を
使用してランダムパターンを発生させることができる。
第７図は前記第１図中の複数個の記憶回路１２の実際の
回路接続状態を示す回路図である。図中の各記憶回路１
２−１゜＋２−２．１２−３．・・・１２−Ｎはそれぞ
れ上記第６図に示すような内部構成にされており、これ
ら複数個の記憶回路は、後段の記憶回路の入力データＣ
３Ｉ、ＧＳＩの各入力ノードが、前段の、？Ｃ！憶回路
の出力データＣ５Ｏ，ＧＳＯの各出力ノードに順次接続
されるように縦列接続されている。
回路接続状態を示す回路図である。図中の各記憶回路１
２−１゜＋２−２．１２−３．・・・１２−Ｎはそれぞ
れ上記第６図に示すような内部構成にされており、これ
ら複数個の記憶回路は、後段の記憶回路の入力データＣ
３Ｉ、ＧＳＩの各入力ノードが、前段の、？Ｃ！憶回路
の出力データＣ５Ｏ，ＧＳＯの各出力ノードに順次接続
されるように縦列接続されている。
また、記憶回路の入力データＤの各入力ノードには入力
データＤｉ、Ｄ２．ＤＢ、・・・Ｄｎのそれぞれが独立
に供給され、各出力ノードの出力データはＱｌ、Ｑ２．
Ｑ３．・・・ＱＮとして独立に出力される。また、記憶
回路の制御信号Ｓ１の各入力ノードとおしが並列に接続
され、これら並列接続された入力ノードには制御信号Ｓ
１が供給される。
データＤｉ、Ｄ２．ＤＢ、・・・Ｄｎのそれぞれが独立
に供給され、各出力ノードの出力データはＱｌ、Ｑ２．
Ｑ３．・・・ＱＮとして独立に出力される。また、記憶
回路の制御信号Ｓ１の各入力ノードとおしが並列に接続
され、これら並列接続された入力ノードには制御信号Ｓ
１が供給される。
同様に、記憶回路の制御信号Ｓ２の各入力ノードどおし
が並列に接続されこれら並列接続された入力ノードには
制御信号Ｓ２が供給される。同様に、記憶回路のクロッ
ク信号ＣＫ ／ Ａ ＣＫの各入力ノードどおしが並列
に接続されこれら並列接続された入力ノードにはタロツ
ク信号ＣＫもしくはＡＣＫが供給される。同様に、記憶
回路のクロック信号ＢＣＫの各入力ノードどおしが並列
に接続されこれら並列接続された入力ノードにはクロッ
ク信号ＢＣＫが供給される。そして、最前段の記憶回路
１２−１の入力データＣ３Ｉの入力ノードには、任意段
の記憶回路の出力データどうしの排他的論理和を取る排
他的論理和回路４Ｉの出力もしくは集積回路外部からの
入力データＥＳＣＩが供給される。さらに、最前段の記
憶回路Ｉ２−１の入力データＧＳＩの入力ノードには、
マルチプレクサ４２を介して、任意段の記憶回路の出力
データどうしの排他的論理和を取る排他的論理和回路４
３の出力が供給される。上記マルチプレクサ４２には八
入力として集積回路外部からの入力データＥＧＣ１が、
Ｂ入力として上記排他的論理和回路４３の出力が供給さ
れる。このマルチプレクサ４２は、制御入力Ｓとして供
給される制御信号Ｓ３のレベルに応じて上記入力データ
ＥＧＣｌと上記排他的論理和回路４３の出力とを選択し
、最前段の記憶回路Ｉ２−１の入力データＧＳＩの入力
ノードに出力する。
が並列に接続されこれら並列接続された入力ノードには
制御信号Ｓ２が供給される。同様に、記憶回路のクロッ
ク信号ＣＫ ／ Ａ ＣＫの各入力ノードどおしが並列
に接続されこれら並列接続された入力ノードにはタロツ
ク信号ＣＫもしくはＡＣＫが供給される。同様に、記憶
回路のクロック信号ＢＣＫの各入力ノードどおしが並列
に接続されこれら並列接続された入力ノードにはクロッ
ク信号ＢＣＫが供給される。そして、最前段の記憶回路
１２−１の入力データＣ３Ｉの入力ノードには、任意段
の記憶回路の出力データどうしの排他的論理和を取る排
他的論理和回路４Ｉの出力もしくは集積回路外部からの
入力データＥＳＣＩが供給される。さらに、最前段の記
憶回路Ｉ２−１の入力データＧＳＩの入力ノードには、
マルチプレクサ４２を介して、任意段の記憶回路の出力
データどうしの排他的論理和を取る排他的論理和回路４
３の出力が供給される。上記マルチプレクサ４２には八
入力として集積回路外部からの入力データＥＧＣ１が、
Ｂ入力として上記排他的論理和回路４３の出力が供給さ
れる。このマルチプレクサ４２は、制御入力Ｓとして供
給される制御信号Ｓ３のレベルに応じて上記入力データ
ＥＧＣｌと上記排他的論理和回路４３の出力とを選択し
、最前段の記憶回路Ｉ２−１の入力データＧＳＩの入力
ノードに出力する。
ここで、上記複数個の記憶回路１２−１ 、１２−２゜
１２−３．・・・１２−Ｎと排他的論理和回路４１とは
前記第４図中のＬＦＳＲ構成によるデータ圧縮器１５を
構成しており、記憶回路１２−１．１２−２．１２−３
゜・・・１２−Ｎと排他的論理和回路４３及びマルチプ
レクサ４２とは前記第４図中のＬＦＳＲ構成によるラン
ダムパターン発生器Ｉ４を構成している。なお、第７図
において、排他的論理和回路４■と４３の挿入位置は、
前記のようにＬＦＳＲのビット長及び方式によって異な
るものである。
１２−３．・・・１２−Ｎと排他的論理和回路４１とは
前記第４図中のＬＦＳＲ構成によるデータ圧縮器１５を
構成しており、記憶回路１２−１．１２−２．１２−３
゜・・・１２−Ｎと排他的論理和回路４３及びマルチプ
レクサ４２とは前記第４図中のＬＦＳＲ構成によるラン
ダムパターン発生器Ｉ４を構成している。なお、第７図
において、排他的論理和回路４■と４３の挿入位置は、
前記のようにＬＦＳＲのビット長及び方式によって異な
るものである。
第８図は前記第１図中の複数個の各入出力回路１３が入
力専用の場合に、これら複数個の入出力回路１３の回路
接続状態を示す回路図である。これら各入出力回路１３
は、図示のように、前記クロック信号ＡＣＫで制御され
、スキャン用データをラッチするＤ型のラッチ回路５１
と、このラッチ回路５１の出力を制御信号Ｓｌｌに基づ
いて外部入力端子５２に出力制御するトライステートバ
ッファ５３と、上記端子５２に接続された入力バッファ
５４と、前記クロック信号ＢＣＫでｌｉ！ｌ１３１１さ
れ、上記入力バッファ５４の出力データをラッチするＤ
型のラッチ回路５５と、このラッチ回路５５の出力デー
タと他の入出力回路におけるラッチ回路５５の出力デー
タとの排他的論理和データを得る排他的論理和回路５６
とから構成されている。なお、上記排他的−理和回路５
６の挿入位置は、後述するように、これら複数個の入出
力回路を用いてＬＦＳＲ構成によるランダムパターン発
生器を再構成する際にそのビット長及び方式によって異
なるが、図では全ての位置に挿入した状態を示している
。そして、上記排他的論理和回路５６の出力は、上記複
数個の入出力回路１３の最前段に設けられたマルチプレ
クサ５７にＡ入力として供給される。このマルチプレク
サ５７には８入力としてスキャン用入力データＳ ＣＡ
Ｎ Ｉ Ｎが供給され、さらにこのマルチプレクサ５７
には制御入力Ｓとして制御信号ＳＩ２が供給される。
力専用の場合に、これら複数個の入出力回路１３の回路
接続状態を示す回路図である。これら各入出力回路１３
は、図示のように、前記クロック信号ＡＣＫで制御され
、スキャン用データをラッチするＤ型のラッチ回路５１
と、このラッチ回路５１の出力を制御信号Ｓｌｌに基づ
いて外部入力端子５２に出力制御するトライステートバ
ッファ５３と、上記端子５２に接続された入力バッファ
５４と、前記クロック信号ＢＣＫでｌｉ！ｌ１３１１さ
れ、上記入力バッファ５４の出力データをラッチするＤ
型のラッチ回路５５と、このラッチ回路５５の出力デー
タと他の入出力回路におけるラッチ回路５５の出力デー
タとの排他的論理和データを得る排他的論理和回路５６
とから構成されている。なお、上記排他的−理和回路５
６の挿入位置は、後述するように、これら複数個の入出
力回路を用いてＬＦＳＲ構成によるランダムパターン発
生器を再構成する際にそのビット長及び方式によって異
なるが、図では全ての位置に挿入した状態を示している
。そして、上記排他的論理和回路５６の出力は、上記複
数個の入出力回路１３の最前段に設けられたマルチプレ
クサ５７にＡ入力として供給される。このマルチプレク
サ５７には８入力としてスキャン用入力データＳ ＣＡ
Ｎ Ｉ Ｎが供給され、さらにこのマルチプレクサ５７
には制御入力Ｓとして制御信号ＳＩ２が供給される。
このような構成において、通常動作モードの際には、各
入出力回路１３内のトライステートバッファ５３は制御
信号Ｓｌｌにより高インピーダンス状態に設定される。
入出力回路１３内のトライステートバッファ５３は制御
信号Ｓｌｌにより高インピーダンス状態に設定される。
従って、各外部入力端子５２に供給される入力データＩ
ＮＩ、ＩＮ２．ＩＮ３．・・・ＩＮＮは各入出力回路１
３内の入力バッファ５４を介して前記ランダム回路ｔｉ
（第１図に図示）に並列に供給される。
ＮＩ、ＩＮ２．ＩＮ３．・・・ＩＮＮは各入出力回路１
３内の入力バッファ５４を介して前記ランダム回路ｔｉ
（第１図に図示）に並列に供給される。
スキャンテストモードの際には、各入出力回路Ｉ３内の
トライステートバッファ５３は１ｉ！制御ｒｆ号Ｓｌｌ
に基づいてラッチ回路５１の出力を大力バッファ５４に
供給し、マルチプレクサ５７はＢ入力であるスキャン用
入力データ５ＣＡＮＩＮをＺから出力するようにそれぞ
れ制御される。従って、この場合には、スキャン用入力
データＳ ＣＡＮ Ｉ Ｎが、各入出力回路】３内のラ
ッチ回路５■、トライステートバッファ５３、入力バッ
フ７５４及びラッチ回路５５からなり、ラッチ回路５１
をマスター側及びラッチ回路５５をスレーブ側とするマ
スタースレーブ型ラッチ構成により順次シフトされ、最
後段の入出力回路（図中の右端）からスキャン出力デー
タ５ＣＡＮＯＵＴとして出力される。
トライステートバッファ５３は１ｉ！制御ｒｆ号Ｓｌｌ
に基づいてラッチ回路５１の出力を大力バッファ５４に
供給し、マルチプレクサ５７はＢ入力であるスキャン用
入力データ５ＣＡＮＩＮをＺから出力するようにそれぞ
れ制御される。従って、この場合には、スキャン用入力
データＳ ＣＡＮ Ｉ Ｎが、各入出力回路】３内のラ
ッチ回路５■、トライステートバッファ５３、入力バッ
フ７５４及びラッチ回路５５からなり、ラッチ回路５１
をマスター側及びラッチ回路５５をスレーブ側とするマ
スタースレーブ型ラッチ構成により順次シフトされ、最
後段の入出力回路（図中の右端）からスキャン出力デー
タ５ＣＡＮＯＵＴとして出力される。
さらに、コンパクトテストモードの際には、各入出力回
路１３内のトライステートバッファ５３は制御信号Ｓｌ
ｌに基づいてラッチ回路５Ｉの出力を入力バッファ５４
に供給し、マルチプレクサ５７はＡ入力である排他的論
理和回路５６の出力データを出力するようにそれぞれ制
御される。従って、この場合には、全体としてＬＦＳＲ
構成によるランダムパターン発生器を再構成することに
なる。
路１３内のトライステートバッファ５３は制御信号Ｓｌ
ｌに基づいてラッチ回路５Ｉの出力を入力バッファ５４
に供給し、マルチプレクサ５７はＡ入力である排他的論
理和回路５６の出力データを出力するようにそれぞれ制
御される。従って、この場合には、全体としてＬＦＳＲ
構成によるランダムパターン発生器を再構成することに
なる。
また、前記の外部配線テストモード（出力）の際には、
予めシリアル動作によって各ラッチ回路５１に任意の値
を設定しておき、その後、トライステートバッファ５３
を介して外部入力端子５２からデータを出力させること
により、外部配線（図示せず）にデータを供給すること
ができる。一方、前記の外部配線テストモード（入力）
の際には、外部配線（図示せず）からのデータを入力バ
ッファ５４を介してラッチ回路５５に供給し、記憶させ
、この後、シリアル動作によって順次読み出してデータ
を確認することにより外部配線テストができる。
予めシリアル動作によって各ラッチ回路５１に任意の値
を設定しておき、その後、トライステートバッファ５３
を介して外部入力端子５２からデータを出力させること
により、外部配線（図示せず）にデータを供給すること
ができる。一方、前記の外部配線テストモード（入力）
の際には、外部配線（図示せず）からのデータを入力バ
ッファ５４を介してラッチ回路５５に供給し、記憶させ
、この後、シリアル動作によって順次読み出してデータ
を確認することにより外部配線テストができる。
第９図は前記第１図中の複数個の各入出力回路１３が出
力専用の場合に、これら複数個の入出力回路１３の回路
接続状態を示す回路図である。これら各入出力回路１３
は、図示のように、スキャン用データが一方の入力とし
て供給される排他的論理和回路６１と、上記スキャン用
データが八入力として、上記排他的論理和回路６１の出
力がＢ入力としてそれぞれ供給され、制御信号Ｓ２１に
応じて入力を選択し、出力するマルチプレクサ６２と、
前記クロック信号ＡＣＫで制御され、上記マルチプレク
サ６２の出力データをラッチするＤ型のラッチ回路６３
と、このラッチ回路６３の出力がＢ入力として、集積回
路内部で形成され集積回路外部に出力するための出力デ
ータＯＵＴ’がＡ入力としてそれぞれ供給され、制御信
号Ｓ２２に応じて入力を選択し、出力するマルチプレク
サ６４と、このマルチプレクサ６４の出力を制御信号Ｓ
２３に基づいて外部出力端子６５に出力制御するトライ
ステートバッフ７６６と、上記端子６５に接続された入
力バッファ６７と、前記クロック信号ＢＣＫで制御され
、上記入力バッフ７６７の出力データをラッチするＤ型
のラッチ回路６８と、このラッチ回路６８の出力データ
と他の入力回路におけるラッチ回路６８の出力データと
の排他的論理和データを得る排他的論理和回路６９とか
ら構成されている。そして、集積回路内部で形成された
出力データＯＵＴ’ は、上記排他的論理和回路６１に
他方の入力として供給されている。しかし、最前段の入
出力回路１３（図中の左端）では、排他的論理和回路６
】の一方の入力としてスキャン用データではなく、任意
の入出力回路１３内の排他的論理和回路６９の出力が供
給される。なお、この場合にも、上記排他的論理和回路
６９の挿入位置は、後述するように、これら複数個の入
出力回路を用いてＬＦＳＲ構成によるデータ圧縮器を再
構成する際にそのビット長及び方式によって異なるが、
図では全ての位置に挿入した状態を示している。
力専用の場合に、これら複数個の入出力回路１３の回路
接続状態を示す回路図である。これら各入出力回路１３
は、図示のように、スキャン用データが一方の入力とし
て供給される排他的論理和回路６１と、上記スキャン用
データが八入力として、上記排他的論理和回路６１の出
力がＢ入力としてそれぞれ供給され、制御信号Ｓ２１に
応じて入力を選択し、出力するマルチプレクサ６２と、
前記クロック信号ＡＣＫで制御され、上記マルチプレク
サ６２の出力データをラッチするＤ型のラッチ回路６３
と、このラッチ回路６３の出力がＢ入力として、集積回
路内部で形成され集積回路外部に出力するための出力デ
ータＯＵＴ’がＡ入力としてそれぞれ供給され、制御信
号Ｓ２２に応じて入力を選択し、出力するマルチプレク
サ６４と、このマルチプレクサ６４の出力を制御信号Ｓ
２３に基づいて外部出力端子６５に出力制御するトライ
ステートバッフ７６６と、上記端子６５に接続された入
力バッファ６７と、前記クロック信号ＢＣＫで制御され
、上記入力バッフ７６７の出力データをラッチするＤ型
のラッチ回路６８と、このラッチ回路６８の出力データ
と他の入力回路におけるラッチ回路６８の出力データと
の排他的論理和データを得る排他的論理和回路６９とか
ら構成されている。そして、集積回路内部で形成された
出力データＯＵＴ’ は、上記排他的論理和回路６１に
他方の入力として供給されている。しかし、最前段の入
出力回路１３（図中の左端）では、排他的論理和回路６
】の一方の入力としてスキャン用データではなく、任意
の入出力回路１３内の排他的論理和回路６９の出力が供
給される。なお、この場合にも、上記排他的論理和回路
６９の挿入位置は、後述するように、これら複数個の入
出力回路を用いてＬＦＳＲ構成によるデータ圧縮器を再
構成する際にそのビット長及び方式によって異なるが、
図では全ての位置に挿入した状態を示している。
このような構成において、通常動作モードの際には、各
入出力回路１３内のマルチプレクサＢ２はＡ入力である
内部の出力データＯＵＴ’を出力し、かつトライステー
トバッフ７６Ｂは制御信号Ｓ２３に応じてこのマルチプ
レクサ６２の出力を端子６５に供給する。従って、内部
の出力データＯＵＴ’は端子６５から集積回路の外部に
データＯＵＴとして出力される。
入出力回路１３内のマルチプレクサＢ２はＡ入力である
内部の出力データＯＵＴ’を出力し、かつトライステー
トバッフ７６Ｂは制御信号Ｓ２３に応じてこのマルチプ
レクサ６２の出力を端子６５に供給する。従って、内部
の出力データＯＵＴ’は端子６５から集積回路の外部に
データＯＵＴとして出力される。
スキャンテストモードの際に、各入出力回路１３内では
、マルチプレクサ６２が制御信号Ｓ２１に応じて前段の
入出力回路１３からの出力であるスキャンデータを選択
出力する。また、マルチプレクサ６２は制御信号Ｓ２２
に応じてラッチ回路６３の出力を選択出力する。さらに
、トライステートバッフ７６６は制御信号Ｓ２３に応じ
てラッチ回路Ｂ３の出力を端子６５に供給する。従って
、この場合には、スキャン用入力データ５ＣＡＮＩＮが
、各入出力回路１３内のマルチプレクサ６２、ラッチ回
路８３、マルチプレクサ６４、トライステートバッファ
６６、入力バッファ６７及びラッチ回路６８からなり、
ラッチ回路６３をマスター側及びラッチ回路６８をスレ
ーブ側とするマスタースレーブ型ラッチ構成により順次
シフトされ、最後段の入出力回路（図中の右端）からス
キャン出力データ５ＣＡＮＯＵＴとして出力される。
、マルチプレクサ６２が制御信号Ｓ２１に応じて前段の
入出力回路１３からの出力であるスキャンデータを選択
出力する。また、マルチプレクサ６２は制御信号Ｓ２２
に応じてラッチ回路６３の出力を選択出力する。さらに
、トライステートバッフ７６６は制御信号Ｓ２３に応じ
てラッチ回路Ｂ３の出力を端子６５に供給する。従って
、この場合には、スキャン用入力データ５ＣＡＮＩＮが
、各入出力回路１３内のマルチプレクサ６２、ラッチ回
路８３、マルチプレクサ６４、トライステートバッファ
６６、入力バッファ６７及びラッチ回路６８からなり、
ラッチ回路６３をマスター側及びラッチ回路６８をスレ
ーブ側とするマスタースレーブ型ラッチ構成により順次
シフトされ、最後段の入出力回路（図中の右端）からス
キャン出力データ５ＣＡＮＯＵＴとして出力される。
さらに、コンパクトテストモードの際には、各入出力回
路１３内では、マルチプレクサ６２が制御信号Ｓ２１に
応じて排他的論理和回路６１の出力を選択出力する。ま
た、マルチプレクサ６２は制御信号Ｓ２２に応じてラッ
チ回路６３の出力を選択出力する。さらに、トライステ
ートバッフ７６Ｇは制御信号３２３に応じてラッチ回路
６３の出力を端子６５に供給する。従って、この場合に
は、全体としてＬＦＳＲ構成によるデータ圧縮器を再構
成することになる。
路１３内では、マルチプレクサ６２が制御信号Ｓ２１に
応じて排他的論理和回路６１の出力を選択出力する。ま
た、マルチプレクサ６２は制御信号Ｓ２２に応じてラッ
チ回路６３の出力を選択出力する。さらに、トライステ
ートバッフ７６Ｇは制御信号３２３に応じてラッチ回路
６３の出力を端子６５に供給する。従って、この場合に
は、全体としてＬＦＳＲ構成によるデータ圧縮器を再構
成することになる。
また、前記の外部配線テストモード（出力）及び外部配
線テストモード（入力）の際は、第８図の回路の場合と
同様の方法により、それぞれ外部配線テストを行うこと
ができる。
線テストモード（入力）の際は、第８図の回路の場合と
同様の方法により、それぞれ外部配線テストを行うこと
ができる。
第１０図は前記第１図中の複数個の各入出力回路Ｉ３が
入出力兼用の場合に、これら複数個の入出力回路１３の
実際の回路接続状態を示す回路図である。この場合、各
入出力回路１３は外部入出力端子７１に接続されており
、上記第８図の回路と上記第９図の回路との両方を設け
た構成になっている。
入出力兼用の場合に、これら複数個の入出力回路１３の
実際の回路接続状態を示す回路図である。この場合、各
入出力回路１３は外部入出力端子７１に接続されており
、上記第８図の回路と上記第９図の回路との両方を設け
た構成になっている。
そして、図中の上側の回路部分が通常動作時にデータ入
力用として使用され、テスト時にはバウンダリースキャ
ン及びランダムパターン発生のために使用される。さら
に、図中の下側の回路部分が通常動作時にデータ出力用
として使用され、テスト時にはデータ圧縮のために使用
される。
力用として使用され、テスト時にはバウンダリースキャ
ン及びランダムパターン発生のために使用される。さら
に、図中の下側の回路部分が通常動作時にデータ出力用
として使用され、テスト時にはデータ圧縮のために使用
される。
Ｃ発明の効果］
以上説明したようにこの発明によれば、試験対象となる
ディジタル集積回路の性質に影響されない自己テスト可
能なテスト容易化手法が実現できるディジタル集積回路
におけるテスト容易化回路を提供することができる。
ディジタル集積回路の性質に影響されない自己テスト可
能なテスト容易化手法が実現できるディジタル集積回路
におけるテスト容易化回路を提供することができる。
第１図はこの発明の一実施例回路をスキャンテストモー
ド及び外部配線テストモードの状態に設定した場合の構
成を示す回路図、第２図は上記実施例回路におけるモー
ド状態をまとめて示す図、第３図は上記実施例回路を外
部配線テストモードの状態に設定した場合の構成を示す
回路図、第４図は上記実施例回路をコンパクトテストモ
ードの状態に設定した場合の構成を示す回路図、第５図
は上記第１の実施例回路で使用される記憶回路のの具体
的構成を示す回路図、第６図は上記第５図回路の動作モ
ードをまとめて示す図、第７図は上記第１図の実施例回
路で使用される複数個の記憶回路の回路接続状態を示す
回路図、第８図は上記第１図の実施例回路で使用される
複数個の入出力回路の回路接続状態を示す回路図、第９
図は上記第１図の実施例回路で使用される上記とは異な
る複数個の入出力回路の回路接続状態を示す回路図、第
１０図は上記第１図の実施例回路で使用される上記とは
異なる複数個の入出力回路の回路接続状態を示す回路図
、第１１図はスキャンテスト手法を説明するための回路
図、第１２図はコンパクトテスト手法を説明するための
回路図、第１３図はバウンダリースキャン・テスト手法
を説明するための回路図、第１４図はリニアフィードバ
ック・シフトレジスタによるランダムパターン発生器の
一般的な構成を示すブロック図、第１５図はＬＦＳＲに
よるデータ圧縮器の一般的な構成を示すブロック図であ
る。 １０・・・半導体集積回路、１１・・・ランダム回路（
組み合わせ回路）、１２・・・記憶回路、１３・・・入
出力回路、１４・・・ランダムパターン発生器、１５・
・・データ圧縮器、３１、４１．４３．５Ｂ、 ６１．
６９・・・排他的論理和回路、３２、３３．３４．４２
．５７． ［ｉ２． Ｇ４・・・マルチプレクサ、３５
、３Ｂ、 ３７．３８．５１．５５．６３． Ｈ・・・
Ｄ型のラッチ回路、５２・・・外部入力端子、５３．
Ｇｏ・・・トライステートバッファ、５４．６７・・・
入力バッファ、６５・・・外部出力端子、７１・・・外
部入出力端子。
ド及び外部配線テストモードの状態に設定した場合の構
成を示す回路図、第２図は上記実施例回路におけるモー
ド状態をまとめて示す図、第３図は上記実施例回路を外
部配線テストモードの状態に設定した場合の構成を示す
回路図、第４図は上記実施例回路をコンパクトテストモ
ードの状態に設定した場合の構成を示す回路図、第５図
は上記第１の実施例回路で使用される記憶回路のの具体
的構成を示す回路図、第６図は上記第５図回路の動作モ
ードをまとめて示す図、第７図は上記第１図の実施例回
路で使用される複数個の記憶回路の回路接続状態を示す
回路図、第８図は上記第１図の実施例回路で使用される
複数個の入出力回路の回路接続状態を示す回路図、第９
図は上記第１図の実施例回路で使用される上記とは異な
る複数個の入出力回路の回路接続状態を示す回路図、第
１０図は上記第１図の実施例回路で使用される上記とは
異なる複数個の入出力回路の回路接続状態を示す回路図
、第１１図はスキャンテスト手法を説明するための回路
図、第１２図はコンパクトテスト手法を説明するための
回路図、第１３図はバウンダリースキャン・テスト手法
を説明するための回路図、第１４図はリニアフィードバ
ック・シフトレジスタによるランダムパターン発生器の
一般的な構成を示すブロック図、第１５図はＬＦＳＲに
よるデータ圧縮器の一般的な構成を示すブロック図であ
る。 １０・・・半導体集積回路、１１・・・ランダム回路（
組み合わせ回路）、１２・・・記憶回路、１３・・・入
出力回路、１４・・・ランダムパターン発生器、１５・
・・データ圧縮器、３１、４１．４３．５Ｂ、 ６１．
６９・・・排他的論理和回路、３２、３３．３４．４２
．５７． ［ｉ２． Ｇ４・・・マルチプレクサ、３５
、３Ｂ、 ３７．３８．５１．５５．６３． Ｈ・・・
Ｄ型のラッチ回路、５２・・・外部入力端子、５３．
Ｇｏ・・・トライステートバッファ、５４．６７・・・
入力バッファ、６５・・・外部出力端子、７１・・・外
部入出力端子。
Claims (6)
- （１）組み合わせ回路からなるランダム回路と、 複数個の内部記憶回路と、 それぞれが外部端子に接続され集積回路の外部との間で
データの授受を行う複数個の入出力回路とを具備し、 上記複数個の内部記憶回路及び上記複数個の入出力回路
のそれぞれが、テスト時に制御信号に応じて、これら内
部記憶回路及び入出力回路の一部もしくは全てを用いて
リニアフィードバック・シフトレジスタを形成できるよ
うに構成されていることを特徴とするディジタル集積回
路におけるテスト容易化回路。 - （２）テスト時に前記複数個の各内部記憶回路及び入出
力回路によりリニアフィードバック・シフトレジスタ状
のデータ圧縮器及びリニアフィードバック・シフトレジ
スタ状のランダムデータ発生器が形成され、これらデー
タ圧縮器及びランダムデータ発生器を用いて前記ランダ
ム回路のコンパクト・テストが行われることを特徴とす
る請求項１記載のディジタル集積回路におけるテスト容
易化回路。 - （３）前記複数個の各内部記憶回路のそれぞれが、 第１の入力データ、第２の入力データ、第３の入力デー
タがそれぞれ供給される第１、第２、第３の入力ノード
と、 第１の制御信号、第２の制御信号が供給される第４、第
５の入力ノードと、 第１のクロック信号及び第２のクロック信号が供給され
る第６、第７の入力ノードと、 上記第１の入力データと上記第２の入力データとの排他
的論理和を得る排他的論理和回路と、上記第２の入力デ
ータ及び上記排他的論理和回路の出力データが入力とし
て供給され上記第１の制御信号に応じて入力データを選
択して出力する第１の選択回路と、 上記第１の選択回路の出力データ及び上記第１の入力デ
ータが入力として供給され上記第２の制御信号に応じて
入力データを選択して出力する第２の選択回路と、 上記第２の選択回路の出力データを上記第１のクロック
信号に同期してラッチする第１のラッチ回路と、 上記第３の入力データ及び上記第１のラッチ回路の出力
データが入力として供給され上記第２の制御信号に応じ
て入力データを選択して出力する第３の選択回路と、 上記第３の選択回路の出力データを上記第１のクロック
信号に同期してラッチし第１の出力データを発生する第
２のラッチ回路と、 上記第１のラッチ回路の出力データを上記第２のクロッ
ク信号に同期してラッチし第２の出力データを発生する
第３のラッチ回路と、 上記第２のラッチ回路の出力データを上記第２のクロッ
ク信号に同期してラッチし第３の出力データを発生する
第４のラッチ回路と、 上記第１の出力データ、第２の出力データ及び第３の出
力データを内部記憶回路の外部にそれぞれ出力する第１
、第２、第３の出力ノードとから構成されている請求項
１記載のディジタル集積回路におけるテスト容易化回路
。 - （４）前記複数個の内部記憶回路は、 後段の各第２の入力ノード及び各第３の入力ノードが前
段の各第２の出力ノード及び各第３の出力ノードに順次
接続されるように縦列接続され、各第１の入力ノードに
は独立して各第１の入力信号が供給され、 各第４の入力ノードどおしが並列に接続されこれら並列
接続された第４の入力ノードには第１の制御信号が供給
され、 各第５の入力ノードどおしが並列に接続されこれら並列
接続された第５の入力ノードには第２の制御信号が供給
され、 各第６の入力ノードどおしが並列に接続されこれら並列
接続された第６の入力ノードには第１の制御信号が供給
され、 各第７の入力ノードどおしが並列に接続されこれら並列
接続された第７の入力ノードには第２の制御信号が供給
され、 最前段の内部記憶回路の第２の入力ノードには任意段の
内部記憶回路の各第２の出力ノードの排他的論理和信号
が帰還され、 最前段の内部記憶回路の第３の入力ノードには任意段の
内部記憶回路の各第３の出力ノードの排他的論理和信号
が帰還されてなることを特徴とする請求項３記載のディ
ジタル集積回路におけるテスト容易化回路。 - （５）前記入出力回路が入力専用の回路でありこれら各
入力回路のそれぞれが、 スキャン用データをラッチする第１のラッチ回路と、 上記第１のラッチ回路の出力を制御信号に基づいて外部
端子に出力制御する出力回路と、上記外部端子に接続さ
れこの外部端子のデータもしくは上記出力回路の出力デ
ータをラッチする第２のラッチ回路と、 上記第２のラッチ回路の出力データと他の入力回路にお
ける第２のラッチ回路の出力データとの排他的論理和デ
ータを得る排他的論理和回路とから構成されてなること
を特徴とする請求項１記載のディジタル集積回路におけ
るテスト容易化回路。 - （６）前記入出力回路が出力専用の回路であり、この出
力回路のそれぞれが、 一方の入力端子にスキャン用データが供給される第１の
排他的論理和回路と、 第１の制御信号に応じて上記スキャン用データ及び上記
第１の排他的論理和回路の出力データを選択する第１の
選択回路と、 上記第１の選択回路の出力データをラッチする第１のラ
ッチ回路と、 第２の制御信号に応じて上記第１のラッチ回路の出力デ
ータ及び出力用データを選択する第２の選択回路と、 第３の制御信号に基づいて上記第２の選択回路の出力デ
ータを外部端子に出力制御する出力回路と、 外部端子に接続されこの外部端子のデータもしくは上記
出力回路の出力データをラッチする第２のラッチ回路と
、 上記第２のラッチ回路の出力データと他の入力回路にお
ける第２のラッチ回路の出力データとの排他的論理和デ
ータを得る排他的論理和回路とから構成されてなること
を特徴とする請求項１記載のディジタル集積回路におけ
るテスト容易化回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1252185A JPH081457B2 (ja) | 1989-09-29 | 1989-09-29 | ディジタル集積回路におけるテスト容易化回路 |
| US07/588,190 US5175494A (en) | 1989-09-29 | 1990-09-26 | Test simplifying circuit contained in digital integrated circuit |
| KR1019900015504A KR930007487B1 (ko) | 1989-09-29 | 1990-09-28 | 디지탈 집적회로에 있어서의 테스트 용이화 회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1252185A JPH081457B2 (ja) | 1989-09-29 | 1989-09-29 | ディジタル集積回路におけるテスト容易化回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03115872A true JPH03115872A (ja) | 1991-05-16 |
| JPH081457B2 JPH081457B2 (ja) | 1996-01-10 |
Family
ID=17233678
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1252185A Expired - Fee Related JPH081457B2 (ja) | 1989-09-29 | 1989-09-29 | ディジタル集積回路におけるテスト容易化回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5175494A (ja) |
| JP (1) | JPH081457B2 (ja) |
| KR (1) | KR930007487B1 (ja) |
Cited By (3)
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