JPS5988663A - 自己試験方法 - Google Patents

自己試験方法

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JPS5988663A
JPS5988663A JP58171422A JP17142283A JPS5988663A JP S5988663 A JPS5988663 A JP S5988663A JP 58171422 A JP58171422 A JP 58171422A JP 17142283 A JP17142283 A JP 17142283A JP S5988663 A JPS5988663 A JP S5988663A
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    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/3181—Functional testing
    • G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
    • G01R31/318533—Reconfiguring for testing, e.g. LSSD, partitioning using scanning techniques, e.g. LSSD, Boundary Scan, JTAG
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    • G01R31/318547—Data generators or compressors

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  • General Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
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  • Test And Diagnosis Of Digital Computers (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔技術分野〕 本発明は、大規模集積（ＬＳＩ）回路および超大規模集
積（ＶＬＳＩ）回路装置の複雑な組合せおよび順序論理
回路の試験に関するものである。
〔背咀技術〕
かかるＬＳ　Ｉ”！たはＶＬＳＩ回路装置のどこかに故
障が起こると、装置の試験可能な出力に達する前に、そ
の影響が順序論理中の記憶素子により形成される少数の
フィードバック・ループを経て伝搬することがある。こ
のフィードバック・ループ中の伝搬によって試験が複雑
になるのを排除するため、レベル・セノシテイブ・スギ
ャン・デザイン（ＬＳＳＤ）規則が考案された。第１４
回設計自動化会議議事録（ｔｈｅ　　Ｐｒｏｃｅｅｄｉ
ｎｇｓｏｆ　　ｔｈｅ　　１４ｔｈ　　Ｄｅｓｉｇｎ　
　ＡｕｔｏｍａｔｉｏｎＣｏｎｆｅｒｅｎｃｅ）　４６
２〜４６８頁のｒＬＳＩ試験可能な論理設計構造（Ａ　
Ｌｏｇｉｃ　　ＤｅｓｉｇｎＳｔｒｕｃｔｕｒｅ　ｆｏ
ｒ　ＬＳＩ”　Ｔｅ５ｔａｂｉｌｉｔｙ月と題する論文
中でＥ、Ｂ、アイヒルベルガーとＴ。
Ｗ、ウィリアムスが記載しているように、ｒ、、ＳＳＤ
規則は、論理回路の記憶素子に刻時構造を課し、これら
の記憶素子を互いに結合してシフト・レジスタ走査経路
を形成し、記憶素子が全て試験入力点または出力点とし
てアクセスできるようにしている。従って走査経路を用
いることによって、試験入力信号を導入し、あるいは試
験結果を観察することができる。どの記憶素子からでも
論理回路に入って試験信号を導入し、あるいは試験結果
を観察することができるだめ、試験に当っては組合せお
よび順序論理をずっと簡単な組合せ論理として扱うこと
ができ、それによって試験の生成と分析をかなシ簡単に
することができる。
ＬＳＳＤ規則の下では単一のまたは複数の走査経路を実
現することができる。ＩＢＭ　　ＴｅｃｈｎｉｃａｌＤ
ｉｓｃｌｏｓｕｒｅ　Ｂｕｌｌｅｔｉｎ　１９８０年５
月号の５４１４頁に所載のＲ，Ａ、フエレテイクの論文
には、ＬＳＳＤ走査回路に単一経路動作モードと複数経
路動作モードの間でスイッチ切換えするための制御手段
を付与できることが示唆されている。
ＬＳＳＤを使用する場合、単一のスタック・フォールド
・モデル（５ｔｕｃｋ−ｆａｕｌｔ　　ｍｏｄｅｌ）を
使用して、回路に印加されるテスト・パター７を生成し
、各テスト後に出力応答を集めて、予め針突した「良い
回路」の応答と比較する。かかるスタック・フォールト
試験生成は、ＮＰ完全と呼ばれるクラスの難しい数学的
問題の１つである、ここで、「ＮＰ」は非決定論的多項
時間（ｎｏｎ−ｄｅｔｅｒｍｉｎｉｓｔｉｃ　　ｐｏｌ
ｙｎｏｍｉａｌ　　ｔｉｍｅ）を表し、「完全」は、そ
のクラスのある問題にぢする解が全部に拡張できること
を意味している。
どのＮＰ完全な問題でも、問題のサイズが増大するにつ
れて、可能な解の数は目覚ましく増える。すなわち試験
生成計算機時間は回路のサイズに共に指数関数的に増大
することになる。この点からみると、計算機で最良のス
タック・フォールト試験アルゴリズムを実現できるのは
かなり小さなまたは簡単なネットワークについセだけで
あり、■ＬＳＩチップおよびモジュールの回路密度の増
大につれてフォールト指向型のアプローチはひどく高価
になると思われる。
自己試験をＬＳＳＤと一緒に利用することにより、テス
トパター７を生成し、試験を実施するのにかかる時間を
減少させることが、以前に指摘されている。自己試験は
、論理回路装置中に組み込まれた擬似ランダム゛・パタ
ーン発生器および応答圧縮構造の使用を伴っている。か
かるパターン発生器と圧縮構造を使用すると、試験を生
成するのに必要な計算機時間が除かれ、一方これらの試
験素子を、論理を含む装置上に置くと、莫大乃゛数のテ
スト・パターンを妥当な時間中に回路に印加することか
可能になる。これらの試験の際に使用可能な圧縮方法に
は、ＦＴＣ８−５，１９７５年６月号、２１５〜２１９
頁所載の論文「遷移カウンティングによる論理回路の試
験（Ｔｅｓｔｉｎｇ　ＬｏｇｉｃＣｉｒｃｕｉｔｓ　　
ｂｙ　　Ｔｒａｎｓｉｔｉｏｎ　　Ｃｏｕｎｔｊｎｇ、
、１．ｌでＪ、Ｐ、−＼イズが示唆したような、遷移カ
ウンティングや、また最近ではＲ，Ａ、フローヴエルク
がヒユー１ノツト・パラカード雑誌（Ｈｅｗｌ　ｅ　ｔ
　ｔＰａｃｋａｒｄ　Ｊｏｕｒｎａｌ）第２８巻、１９
７７年５月、２〜Ｂ頁所載の「徴候分析：新しいデジク
ル・フ・ｆ−ルド・サービス方法（Ｓｉｇｎａｔｕｒｅ
Ａｎａｌｙｑｉｓ：Ａ　Ｎｅｗ　Ｄｉｇｉｔａｌ　　Ｆ
ｉｅｌｄＳｅｒｖｉｃｅ　　Ｍｅｔｈｏｄ）Ｊで記載し
ているような徴候分析が含まれる。
ローネマン、ムーバ、スウイーホフは、１９７９年Ｉ　
］Ｃ］Ｄ　ｌｉｌ：試験会議（１９７９’　　ＩＥＥＥ
　　Ｔｅ５ｔＣｏｎｆｅｒｅｎｃｅ）チェリーヒル社。
ニューシャーシー州、１９７９年１０月刊、６７〜４１
頁所載の論文ｌ°組込み論理グロック観察技術（Ｂｕｉ
ｌｔ−ｉｎＬｏｇｉｃ　　Ｂｌｏｃｋ　０ｂｓｅｒｖａ
ｔｉｏｎ　　Ｔｅｃｈｎｉｑｕｅｓ）Ｊおよび１ＥＥＥ
固体回路雑誌（Ｉ　Ｅ　Ｆｒ　Ｂ　　Ｊ　ｏ　ｕ　ｒ　
ｎ　ａ　１ｏｆ　　５ｏｌｉｄ−８ｔ、ａｔｅ　　Ｃ１
ｒｃｕｉｔｓ）　　ＳＣ−１５巻６号、１９８０年６月
、５１５−５１９頁所載の論文「複合デジタル集積回路
用組込み試験（Ｂｕｉｌｔ−ｉｎ　　Ｔｅ５ｔ　　ｆｏ
ｒ　　Ｃｏｍｐｌｅｘ　ＤｉｇｉｔａｌＩｎｔｅｇｒａ
ｔｅｄ　　Ｃｌｒｃｕｉｔｓ月に、ランダム刺激徴候分
析を実施するのに必要な構造を、試験される回路装置中
に組み込むことを記載している。
ローネマン等の論文では、シフト・レジスタ走査経路を
再構成して、自己試験徴候分析を実施するだめのランダ
ム入力信号発生器としてもデータ圧縮回路としても働く
、直列接続された線形フィードバック・シフト・レジス
タ（ＬＦ、ＳＲ）回路を形成する。回路の１つは、入力
信号発生器として動作し、もう１つは出力応答王縮器と
しＣ動作する。以後・の試験中にそれらの役割を逆にす
ることができる。しかし、ＬＦＳＲ回口が自己試験中に
同時に入力機能と出力機能の両方を実行することはない
。
し発明の概要〕 本発明によれば、ＬＳＳＤ規則を用Ｇて設計された回路
中で自己試験を実施するだめの新しい構造がもたらされ
る。この新しい構造では、ＬＳＳＤ走査経路中のシフト
・レジスタ・ランチ（ＳＲＬ）が入力信号発生機能と出
力データ圧縮機能の両方を同時に実行する。走査経路は
まず反復可能なデータ・パターンでロードすることによ
り、初期設定される。その後走査経路を再構成して、試
験パターン見生機能と応答データ圧縮機能の両方を同時
に実行する単一の線形フィードバック・／フト・レジス
タ（Ｌ　ｌｉ’　Ｓ　Ｒ）にする。ＳＲＬに交りに走査
経路シフト・サイクルを印加して、ＳＲＬの内容で組合
せ論理を働かせると共に応答の結果を捕捉してＳＲＬ中
に戻し、そこで新しいサイクル用の試験入力としてそれ
を使用する。必要回数のサイクルの終りに、走査経路の
内容を機成として読み出し、所期値と比較する。
従って、本発明の主目的は自己試験を実施するだめの新
しい回路構成を提供することである。
本発明の第２の目的は、ＬＳＳＤ設計規則と回路を使用
して、サイン分析を実現することである。
本発明の第６の目的は、走査サイクルの各ザイクル毎に
１回試験を行う。高速度自己試験構成を提供することで
ある。
本発明の第４の目的は、自己試験徴候分析の実施を単純
化することである。
〔実施例〕
第１図では、モジュール基板１２の上面に、複数の半導
体論理回路チップ１１Ｏが配列され、論理機能を実行す
るために配線ネットによって基板１２内で相互接続され
ている。基板１２の下側には、回路板１４中に差し込ま
れる接続ピンが含壕れておシ、この回路板は回路板１４
内の回路で相互接続された複数のかかる基板１２を保持
している。
回路チップ上の記憶素子または回路は、全て７フト！レ
ジスタ・ラッチ（ＳＲＬ）でおる。
第２図に示すように、１つの５ＲＬｉ、データ入力ラッ
チ（Ｌｌ）と、システムまたはシフト・レジスタの動作
で使用するだめの第２のラッチ（Ｌ２）の２つのラッチ
を含んでいる。
ラッチＬ１は、１つまたは複数のシステム・クロックｃ
±Ｃ１）、極性保持データ入力（±Ｄ−ｉ　）、セット
入力（±Ｓ１）、リセット入力（十Ｒ１）走貞データ入
力（土工）、シフトＡクロック入力（土Ａ）が与えられ
る。ラッチＬ２には、ＯＲ回路１１の出力だけが与えら
れる。ＯＲ回路１１は、±試験モード信号がアップかそ
れともダウンかに応答するゲートとして働（ＡＮＤ回路
１３．１’５の出力を受は取る。十試験モード信号がダ
ウンの場合、ランチＬ１の出力がシフトＢ・クロックと
同局にＡＮＤゲート１３を経てランチＬ２に送られる。
十試験モード信号がアップの場合、排他的ＯＲ回路１７
の出力が、シフトＢ・クロック信号と同時にＡＮＤゲー
ト１５を経て送られる。排他的ＯＲ回Ｎ１７の出力は、
Ｌ１ランチへのシステム・データ入力、Ｄ１〜Ｄｎおよ
びＬ１ラッチの±Ｌ１出力の排他的ＯＲである。
システム・データ出力はラッチＬ１から（±Ｌ１）、ラ
ッチＬ２から（±Ｌ　２　）まだはう２ノチＬ１および
Ｌ２の両方から取り出すことができる。
試験用のシフト・１／ジスタ・データないし走査経路を
与えるためには、ラッチＬ２からの少くとも１つの出力
（十Ｌ２）を使用しなければならない。
第１図の論理回路チップ１０上の全でのＳ　ＲＬは、互
いに接続されて、単一の走査回路となっている。
システム・クロック±Ｃｉは、各システム・クロックが
［オフｊ状態のときシステム・データ入力のどれもがラ
ッチＬ１内の記憶データに影響を与えないように、対応
するシステム・データ入力を制御する。あるシステム・
クロックが「オン」であり、その他のシステム・クロッ
クとシフトＡ・クロックが「オフ」の場合は、対応する
システム・データ入力がランチＬ１の状態を決定する。
シフトＡ・クロックが「オン」であす、各システム・ク
ロックが「オフ」の場合、走査データ入力（±１）がラ
ッチＬ１の状態を決定する。
シフトＢ・クロックが「オン」の場合は、十試験モード
信号がダウンであるかそれともアップであるかに応じて
、ラッチＬ１中に記憶されているデータかまたｄ、排他
的ＯＲ回路の出ガをとる。
シフトＡ・クロックが「オン」、シフトＢ・クロックが
「オン」、十試験モード入方がダウンであり、システム
・クロックｃ１が「オフ」の場合、し１ラノヂとＬ２ラ
ンチは、走査データ入力（十■　）の１直に従う。
十試験モー　ドおよび一試験モードと記号をっけた制倒
線は、互いに逆の関係にある。回路が試験モードでない
（＋試験モードが論理０で、−試験モードが論理■）場
合、ｓＲＬは通常システム・クロックとシステム・デー
タ入力を使ったシステム・ランチとして、捷たけ走査デ
ータ入力およびシフトＡ・クロック、シフトＢ・クロッ
クを使ったジット・し／ジスタ要素として機能する。
試験モードでは、十試験モード入方が論理１、−試験モ
ード入力が論理０である。試験モード中は、７フトＡＩ
クロックとシフトＢ・クロックだけを使用する。各シス
テム・クロックは、常に論理Ｏないし「オフ」である。
Ｌ１ランチは、１ビツト記憶素子として働き、シフトム
クロックが１オン」のとき、サイン・レジスタの前段ｊ
；ＲＬから走査データ入力を介してデータを受けとる。
シフトロクロックがオンのとき（シフトＡとシフトＢの
クロックは重ならないのでシフｌ−Ａ・クロックはオフ
）、走査経路データ＋Ｌ１出力とシステム・データＩ）
１〜Ｄｎの排他的０Ｒ（ＸＯＲ）が、Ｌ２ランチ中にゲ
ートされる。第４図に示すように適当なフィードバック
回路を有するかかるＳＲＬのストリングは、上述のロー
ネマン他による「組込み論理ブロック観察技術」と題す
る論文に示されているような多重入力サイン・レジスタ
を形成する。試験終了時のサインは、Ｌ２ラッチの出力
端子で得られる。
チップ１０上の論理回路は、Ｌ、ＳＳＤ規則ないし制限
を用いて設計される。すなわち、第６図に示すように、
チップ上の全ての５ＲＬ１６は、チップ上の論理機能の
入力および出力とは独立な入力および出力をもつシフト
・レジスタ走査経路１８を形成し、データ入力および出
力とは無関係にこの経路を通してデータをラッチ１６に
入れ壕だそこから移動することができる。その上、各５
ＲＬ１６は組合せ論理回路２０によって互いに分離され
−Ｃいる。上記に指摘したように、ラッチ１６の試験お
よび分離のだめのこの分離した走査経路の配置により、
複雑な順序および組合せ論理回路を、ラッチ回路の入力
と出力を用いてより簡単な組合せ論理回路２０として分
析することができる。
第４図に示すように、モジュール上の全てのチップは、
モジュール人力Ｓｉｎおよびモジュール出力Ｓ　ｏｕｔ
をもつ単一走査経路に接続される。自己試験のため、こ
の走査経路には、排他的ＯＲ回路２１が含−まれ、走査
経８１９への入力Ｓｉｎと走査経路２４の出力Ｓ　ｏｕ
ｔおよび走査経路１９上の１つまたは複数の中間点での
信号５ｊ２７との排他的ＯＲを行う。信号点Ｓｊは、Ｉ
ＥＥＥ会報（ｔｈｅＰｒｏｃｅｅｄｉｎｇ＋１ｏｆ　ｔ
ｈｅ　ＩＥＥＥ）第６４巻第１２号、、１９７６年１２
月、１７１５〜１７２９頁に所載の［擬似ランダム・シ
ーケンスおよびアレイ（Ｐｓｅｕｄｏ−ｒａｎｄｏｍ　
　Ｓｅ’ｑｕｅｎｃｅｓａｎｄ　　Δｒｒａｙｓ）Ｊと
題する、Ｆ”、Ｊ、マックウィリアムズとＮ、Ｊ、Ａス
ロー−ンの論文に記載されているように、排他的ＯＲ２
１を介してＳｊとＳ　ｏｕｔが作シ出すフィードバック
機能が原始多項式を実行するように選択すべきである。
モジュールが試験モードでない場合、ＡＮＤゲート２６
．２５はフィードバック経路２７．２４を切離し、排他
的ＯＲゲート２１によって排他的ＯＲ機１止が実行され
ないようにする。先に説明したＪ、うに、同じ試験モー
ド信号が存在しないと、各５ＲＬＩ６中で排他的ＯＲ機
能が非活動化され、その結果排他的ＯＲゲート２１でも
個々のラッチ１６の排他的ＯＲゲート１７で、も、走査
経路に清って排他的ＯＲ機能が実施されない、従って、
この走査経路は、先行技術によるＬＳＳＤ走査経路と同
様に動作する。しかし、試験モード信号がアップの場合
、Ａ　Ｎ　Ｄゲート２３．２５は、排他的ＯＲゲート２
１の入力において、また各ＳＲＬ段ではＡＮＤゲート１
５により、排他的ＯＲ機能を走査経路中にに必要なラン
ダム信号発生機能と圧縮機能の両方を実行できる線形フ
ィードバック・シフト・レジスタ（ＬＦＳＲ）として機
能する。
モジュール上の全ての５ＲＬ１６が、第２図に示すＬう
に自己試験ＳＲＬである場合は、シフトＡり１コツ、り
とシフトロクロックを交互にパルス駆動することによっ
て、試験が実現される。シフトＡり１コツ、りはストリ
ング中の前段のし２ラツチの内容をＬ１ラッチにゲート
することによって（単一ラッチ設計で）論理的刺激を変
更する。ンフ）Ｂクロックは、ＸｏＲ１７を介して（シ
ステム・デτり紗上の）論理応答を捕捉する。すなわち
、試験し一ドのＳＲＬは、そのシステム・データ・ポー
トを駆動する論理から試験結果を収集し、同時に試験［
直を（−１−Ｌｌおよび−Ｌ１出カを通して）下流の論
理に与える。
次に自己試験のシーケンスを説明する。第５図の同時自
己試験用試験シーケンス・タイミング図を参照する。
１＋試験モ一ド信号をダウンにして、フラッシュ動作に
よシすべての５ＲＬ１６を１つの既知の状態にセットす
る。この動作中、シフト・クロックＡ、　Ｂはオンに保
たれ、各システム・クロックはオフに保たれる。スキャ
ン・イン入力（第４図の５ｉｎ）上の論理値がシフト・
レジスタ・ストリングを介して流され、全てのＳＲＬを
１つの既知の（そして反復可能な）状態にセットする。
２続いて、各マシン・クロックをＮサイクルの間（Ｎは
１０程度）刺激する。このステップの目的は、各Ｌ１ラ
ンチへのシステム・データおよびシステム・クロック入
力を試験することである。
第１のシステム・クロックＣ１を刺激すると、クロック
Ｃ１によって駆動されるＳＲＬのシステム・データ・ポ
ート上の論理値が捕捉される。これらのＳＲＬの変更さ
れたＬ１ラッチの直が、論理を経て他のシステム・デー
タ・ポートに伝搬され、適当なシステム・クロックが刺
激されると次に捕捉される。このプロセスがＮサイクル
の間ＩＭられ、システム・データおよびシステム・クロ
ック・ポートの全てとはいわないまでも大部分が試験さ
れる。Ｎサイクルの終りに、モジュールのし１ラツチは
、既知の反復可能な状態にあ−る。
６次に、モ試験モード入方を上げて、全てのＳＲＬを自
己試験５ＲＬＫ変換し、それらを第４１図に示すＬ　Ｆ
　Ｓ　Ｒ構成に配列する。この行為は、Ｌ１ランチの内
容を妨害するものでないことを指摘しておく。。
４ノ二７　トＢ・クロックから始めて、シフトＡ・クロ
ックとシフトＢ・クロックをプリセントされた回数のす
・ｆクルの間交互に印加する。
５、最後のシフトＢ・クロック・パルスの後ＫＬ２ラッ
・チ中で得られる試験徴候を、所期の徴候と′比較し−
Ｃ、Ｇ　ｏ　／　Ｎ　ｏ　　Ｇ　ｏの試験指示を得る。
上述の構成は、多重入力徴候レジスタに共通なある種の
エラー・マスキングに対する保護をもたらす。かかるマ
スキングは、試験サイクルｊで論理出力１」二に現われ
たエラーが、サイクルＪ＋１で出力ｉ　＋１上に現われ
るエラーによって（徴候レジスタ中で）打ち消される場
合に起こる。この場合、出力ｉ上のエラーは、次のシフ
トロクロックのときＬ２ランチに捕捉される。次のシフ
）Ａクロックで、そのエラーは後続のし１ランチに伝送
され、そのラッチによって駆動される論理を経て直ちに
伝搬され、次のシフトＢクロック時間に恐らく多くの下
流ラッチ中で捕捉される。
こうして、エラーはＳＲＬ゛境界を越えて増倍され、単
純な相関エラーによって打ち消されることはない。
第６図に示したチップにおいて、走査経路１８中のラッ
チ１６は５ＲＬ１６によって区切られた論理回路組合せ
２０を試験するのに使用される。
チップ上でＳＲＬ入力もＳ　ＲＬ出力ももたない回路５
２と５４は、基板上の他のチップからかかるＳＲＬ入力
または出力を受は取る。しかし、この分析が基板１２に
拡張される場合、基板上の回路のある部分は、試験回路
構成にカバーされないことになる。
第６図に示したように、モジュール上の回路構成の部分
５６と５８は、モジュール上のＳ　ＲＬ　１システム環
境外で試験するとき、モジュールを完全にカバ・−する
回路を含む試験ソケッ°トがモジュールに設けられる。
モジュールの入力ビンを追加の擬似ランダム２進数発生
器６０（線形フィードバック・シフト・レジスタ、ケい
しくＬＦＳＲ）によって駆動し、回路５８からの試験応
答を追加の多重入力徴候レジスタＭＩＳＲ６２によって
圧縮する。
ＬＦＳＲ６０がモジュール８４の入力にランダムテ、ベ
ト信号を送ｐ、ＭＩＳＲ６２がモジュール出力からの応
答を圧縮する。この試験ソケットはまたタイミング信号
発生器６４を含み、これはマシン・り１コツク（ＭＣ）
、シフト・クロックＡＢ。
Ｌ　Ｆ　Ｓ　Ｒ６０およびＭＩＳＲ６２（Ｄためのりｏ
ツクを発生すると共に、モジュールへの十試験モード入
力を制御する。またＭＩＳＲ６２、ＬＦＳＲ６０、Ｓ　
ＲＬ　１６を初期設定するために、制御回路６６が設け
られている。最後に、ＭＩＳＲ２４および６２の出力と
良いモジュールの徴候を表す記憶値７２及び７４とを別
々に比較するだめの比較手段６８．７０が設けられてい
る。
再現性を保証するた、めには、このやり方で実施し分析
されるテスト・パターンの数を、厳密に制御しなければ
ならない。１つの方法は、試験ソケット電子装置中にカ
ウンタ７６を組込んで、カウンタが予め定めた回数のＡ
Ｂプサイルを記録したとき試験を止めることである。
最後の走査動作後にＭＩＳＲ中に残ったサインと予め定
めた所期の徴候との比較は、説明したように最終徴候を
比較器に供給してモジュール外で行うことができ、また
個々の５ＲＬ１６に」：って駆動されるＡＮＤゲートを
用いてモジュール上で行うことができる。
上では、回路モジュールがシステム環境の外にある場合
の試験について説明したが、システム環境内にあるとき
は、モジュール・ソケットと関連する回路によって行な
われる機能をシステム自体によって行なうことができる
。
【図面の簡単な説明】
第１図は、回路モジュールの平面図である。 第２図は、本発明で使用するＬ　Ｓ　Ｓ　Ｄシフト・レ
ジスタ・ラッチの回路図である。 第６図は、ＬＳＳＤシフト・レジスタ・ランチの走査経
路を含む回路チップの概略図である。 ＠４図は、本発明に基づく第６図の走査経路構成のゾし
１ツク・ダイアグラムである。 第５図は、第４図のデータ圧縮装置の信号タイミニ７７
図である。 第６図は、本発明と共に用いる試験付属回路の概略図で
ある。

Claims (1)

  1. 【特許請求の範囲】 個々の論理ユニット上の記憶回路が、論理回路試験用の
    シフト・レジスタ走査経路を形成するように一緒に結合
    され、前記論理回路が論理機能を実行しているときは前
    記走査経路を禁止するように分離される、組合せおよび
    順序論理回路において、自己試験のだめのテスト・シー
    ケンスを発生する多段発生手段および論理回路の応答を
    圧縮する多段データ圧縮手段を用いて自己試験を行なう
    方法にして、 論理−＝−−ツ→土の前記シフト・レジスタ走査経路を
    、多段ランダム信号発生手段おＬび多段データ圧縮手段
    を形成しうる単一の線形フィードバック・シフト−レジ
    スタ手段に形成することと、前記線形フィードバック・
    シフト・レジスタ手段を介してデータをシフトさせ、そ
    のデータをテスト入力として伝送すると同時に前記線形
    フィードバック・シフト・レジスタ手段でシフトされる
    データに対する応答を捕捉することと、前記線形フィー
    ドバック・シフト・レジスタ手段の内容を試験結果とし
    て前記走査経路から読出ずことと、 を含む自己試験方法。
JP58171422A 1982-11-08 1983-09-19 自己試験方法 Granted JPS5988663A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US440070 1982-11-08
US06/440,070 US4513418A (en) 1982-11-08 1982-11-08 Simultaneous self-testing system

Publications (2)

Publication Number Publication Date
JPS5988663A true JPS5988663A (ja) 1984-05-22
JPH0150873B2 JPH0150873B2 (ja) 1989-10-31

Family

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