JPS58121447A - 論理集積回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

発明の属する技術分野 本発明は試験データの発生、印加および観測が可能なコ
ンビ、−夕における演算制御装置等に用いる論理集積回
路に関する。 従来技術 論理回路の試験方式には従来広のようなものがある。す
なわち、＠１０方式においては、複数のフリ、プフロ、
プ（以下Ｆ／Ｐ　）を含６論理回路（以下順序回路）に
対して該Ｆ／Ｆに与えられるクロックパルスに同期して
試験データの発生、印加および観測を行っている。しか
し、この方式ではへ試験データの発生に関して効率的な
アルゴリズムを用すてｂなりため試験のために多くの労
力が必要となる。この欠点を２又祷するために、［ｍ接
続したべ／Ｆによりシフトレジスタを構成し、試験時に
これらＦ／Ｆのデータを順次スキャンインしスキャンア
ウトすることにょシ試験を行なうスキャン／％ス方式が
提案されている。この方式（１）　詳細は１９７５年Ｉ
ＥＥＥから発行された刊行物ｒｘｚｔｈＤｅｓｉｇｎ　
Ａｕｔｏｍａｔｉｏｎ　ＣｏｎｆｅｒｅｎｃｅＪの第１
１４頁−第１２２頁記載の阻Ｆｕｎａｔｓｕ　ｅｔ　ａ
ｌＫよる論文”ＴＢ８Ｔ　ＧＥＮＥＲＡＴＩＯＮ　８Ｙ
８ＴＥＭＳ　ＩＮ　ＪＡＰ−ＡＮ”を参照できる。しか
し、この方式には試験データをスキャンインおよびスキ
ャンアウトするために時間がかかるという欠点がある。 この欠点を除去するために前記複数のＦ／Ｆからなるシ
フトレジスタにフィードバックループを設は試験用ビ、
ドパターン

【疑似乱数で発生する機能と複数の前記試験
用ビットパターンのそれぞれ管与えて試験を行ない、そ
れら試験結果の各々に対してではなくそれら結果間で予
め定めた１つの論理演算を行ない、この演算結果を出力
する（該演算結果から前記試験結果は外生できない）こ
とによ）試験結果データの減少を図るデータ圧縮機能と
を備えること４試験を行なう方式も提案されている。こ
の方式の詳細は１９７９年ＩＥＥＥから発行された刊行
物ｒ１９７９　１ＥＥＥ　Ｔｅ５ｔ　　Ｃｏｎｆｅｒｅ
ｎｃｅＪノｇ３７頁から第４１頁記載のＢｅｒｎｄ　Ｋ
ｏｎｅｍａｎｎｅｔ　ａｌＫよる論文”ＢＵＩＬＴ−Ｉ
Ｎ　ＬＯＧＩＣＨＬ−ＯＣＫ　０ＢＳＥＲＶＡＴＩＯＮ
　ＴＥＣ）ＩＮＩＱＵＥＳ”　？参照できる。この方式
では内部で試験用ビットパターンの自動発生と試験結果
の圧縮を行ない、試験対象回路からの出力データ数を減
少させることによ〕試験時間の短線達成を図っている。 しかし、試験対象回路ｔ−複数に分割し、分割されたそ
れぞれの回路に対してそれぞれ試験を行なうことはでき
ない、シ九がって、試埴時にはそれら対象回路全体に対
して試１１＃を行なわなければならず、この結果、多く
の試験データや時間が鷺るという欠点がある。 発明の目的 本発明の目的は上述の欠点′ｆｒ：ｓ決した論理集積回
路ｔ−提供することにある。 発明の構成 本発スの回路は、複数の信号からなるビットパターンを
並列に受はビットパターン金並列に出力する組合せ回路
と、 この組合せ回路からのビットパターンの一部を並列に受
ける！スター側フリップフロップ群ト、これらマスター
側ツリツブフロップ群の各７リツプ７０ツブに対応して
設けられ前記アリ、プフロップ群からの出力ビツトパタ
ーンを受は前記組合せ回路に帰還させるスレーブ側フリ
ップフロップ群と、 前記マスター側フリップフロップ群のそれぞれの７リツ
プフロツプを縦属接続しフィートノ（、クループを有す
るシフトレジスタを構成するよう動作する！スター側接
続回路と、 前記スレーブ側フリップフロップ群のそれぞれのフリッ
プフロップを縦属接続しフィードバックループヲ有する
シフトレジスタを構成するよう動作するスレーブ側接続
回路とを備えている。 発明の実施例 次に本発明について図面を参服して詳細に説明する。 第１図を参照すると、本発明の調理回路は、組合せ回路
１０１、この組合せ回路１０１の一部の出力ｔ−線１３
０−１〜１３０−１ｉｔ−介して入力し、その出力ｔ−
線１４０−１〜１４０−　ｎｋ介して前記組合せ回路１
０１に一部入力するマスタースレーブフリ、プフロップ
（以下Ｆ／Ｆ　）群１０２、前記Ｆ／ＦＮＩ　０２にビ
ットパターンをスキャンインするための端子１０３、ス
キャンアウトするための端子１０４、前記Ｆ／Ｆ群１０
２の動作を制御するための信号端子１０５および１０６
％前記組合せ回路１０１に対する入力端子群１１０−１
〜１１０−ｒ１％および出力端子群１２０−１〜１２０
−ｎから構成されている。 前記組み合わせ回路１０１には、Ｕ、８．Ｐａｔｅｎｔ
ａ７６Ｌ６９５号のＦｉｇ、５に記載されているＣＯＭ
Ｂ−ＩＮＡＴＩＯＮＡＬ　ＮＥＴＷＯＲＫ　４０．４１
および４２を用いることができる。 この回路は通常モードにおける動作においては、Ｆ／Ｆ
群１０２を通常のマスタースレーブＦ／Ｆ群とし＼用い
−ｉｉ図の構成全体である試験対象回路を同期式順序回
路として動作させる。この回路を試験する場合にはｐ／
ｐｐｉ０２を制御信号端子１０５および１０６からの制
御信号によシフトレジスタに交換することによ〕端子１
０３から試験用ビットパターンをシリアルに印加し組合
せ回路１０１０入力を任意のビットに設定することがで
きる。ま＋ｓ　Ｆ／Ｆ群１０２に設定されたビットパタ
ーン値は、端子１０４を介してシリアルＫ１１ｌ測する
ことができるから組合せ回路１０１の出力ビツトパター
ンは出力端子１２０−１〜１２０−ｆｉｌ−介して与え
られる試験結果ビットパターンと併せて完全に観測する
ことができる。 ｇｚ図を参照すると、前記Ｆ／Ｆ群１０２の第１の例は
、マスタ側Ｆ／Ｆ　２０１　、２０２，２０３゜２０〜
・・・・・・２０７、および２０８、スレーブ側Ｆ／Ｆ
２１１，２１２，２１３，２１４．・・・・・・２１７
および２１８、モード切換え回路２２０，２２２゜２３
０、および２４０および排他的論理和回路Ｅｘｃｌｕｓ
ｉｖｅ　ＯＲＣ１ｒｃｕｉｔｓ（ＥσＲ４）２！Ｓｏお
よび２６０から構成されている０通常モードにかける動
作にお−てはビットパターンはマスタ＠Ｆ／Ｆ２０１か
らスレーブ＠Ｆ／Ｆ２１１に流れ、テスト時において初
期ビットパターン金設足するｗｔにはスキャンイン端子
１０３からシフトレジスタ構成をとるＦ／Ｆ２１Ｌ−％
−蝙２１２．・・・・・・２１７および２１８に該ビッ
トパターンがセットされる。 Ｆ／Ｆのど、ドパターン’ｉｍ側する際も同様［シフト
レジスタからスキャンアウト端子１０４を介してビット
パターンが出力される。さらにテスト時においてフィー
ドパ、クループを働かせて、シフトレジスタの前段のビ
ットパターンとループからのビットパターンとのＥＯＩ
Ｌｔとることができる。 第３Ａ図を参即すると、第２図におけるモード切プ換え
回路２２０は、オアゲー）３０１．アントゲ−）３０２
．ＥＯＲゲート３０３および真信号と補信号とをと（に
出す真補ゲート３０４から構成されている。 次にこめモード切換え回路２２０の動作を詳細に脱硼す
る。この回路では、前記端子１０５および１０６からの
値に応じて出力線３１１ＫＦｉｆｆスター儒Ｆ／Ｆ２０
１から線３２１ｔ−介して与えられる入カビットパター
ン、スキャンイン端子１０３から線３２２を介して与え
られるビットパターンおよびフィードバッタループと後
段のＦ／Ｆ２１２とのそれぞれの出力がＥＯＲｆｆｉと
られ１１３２３１介して与えられるビットパターンのい
ずれかが出力されるようになっている。この回路の詳細
な動作は次のように表１で示すことができる。 ｌｌ３８図を参照すると、第２図のモード切〕替え回路
２２２Ｆｉ、オアゲート３０１、アンドゲート３０．２
、および真信号と補信号とをともに出す真補ゲ己、）３
０４り、６構、わ、い６．２゜。あては、纂２図の前記
端子１０５および１０６からの制御信号の値に応じて出
力線３１１には第２図のマスター＠Ｆ／Ｆ２Ｏ３，２０
５および２０７から線３２１ｔ−介して与えられるビッ
トノ（ターンおよび第２図の前段のＦ／Ｆ２１２．２１
４および２１６から線３２２ｔ−介して与えられるビッ
トパターンのいずれかが出力される。この回路の詳表　
　　　　　　１ 表　　　　　　　２ 細な動作は上の表２に示すことができ゛る。 第３Ｃ図を参照すると、第２図におけるモード切〕讐え
回路２３０は、オアゲー）３０１．アンドゲート３０２
．ＥＯＲゲート３０３および真信号およ匡−信号をとも
に出す真補ゲート３０ケか表　　　　　　　　３ ら構成されてｂる。この回路では、第２図の前記端子１
０５および１０６からの制御信号の値に応じて出力線３
３１には第１図の回路１０１から線１３０−１および３
３２に一介して与えられるビ。 ドパターン、フィードバックループと後段のＦ／Ｆ２０
２とのそれぞれの出力がＥＯＲｌとられ線３３３會介し
て与えられるビットノ（ターンおよびことができる。 第３Ｄ図を参照すると、第２図のモード切シ替え回路２
４０は、オアゲー）３０１．アントゲ−）３０２．排他
的論理和回路３０３．および真信号と補信号と會ともに
出す真補ゲート３０４から構成されている。この回路で
は第２図の前記端子１０５および１０６からの制御信号
の値に応じて出力線３３１に：は前段ｏＦ／Ｆ２０２，
２０４＄Ｐよび２０６から線３４１を介して与えられる
ビットパターン、第１図の組合せ回路１０１から１１１
３０−２，１３０−３，１３０−４および３４２ｔ−介
して与えら些るビットパターン、および前記線ｕ１を介
して与えられるビットパターンと前記線３４２を介して
与えられるビットパターンとのＢＯＲがとられたビット
バターｙのいずれかが出力される。 表　　　　　　　　４ きる。 次に本実施例の動作を第１図から第８図および表１から
表４を参照しながら詳細に説明する。この実施例の動作
は通常動作と初期設定、試験および試験結果観測からな
る試験動作とに分かれる。 Ａ０通常動作 第１図の端子１０５および１０６からの制御信号の値が
”１．１″になると、第１図に示す組合せ回路１０１か
ら線１３Ｇ−１〜１３〇−ｍｆ：介してビットパターン
が並列に与えられる。 このビットパターンは、第１図のＦ／Ｆ群１０２内の第
２図の切シ替え回路２３０および２４０１マスタ一側Ｆ
／Ｐ群２０１，２０３，２０５および２０７、切シ替え
回路２２０および２２１％スレーブ側Ｆ／Ｐ群２１１，
２１３，２１５および２１７および線１４０−１．１４
０−２゜１４０−３および１４０−４１−介して前記組
合せ回路１０１にフィードバックされる。なお、前記切
シ替え回路２２０，２２２，２３０および２４０に表１
から表４のノーマルモードにおける動作をする。 Ｂ、試験動作 （ａｌ　　初期設定 初期設定動作はまずリセットモードおよびシフトモード
で実行される。まず、リセットモードにおいて第２図の
全てのＦ／Ｆ　２０１−２０８および２１１−２１８が
＠０″にセ、トされる。前記切夛替先回路２２０，２２
２゜２３０および２４０は表１から表４のノーマルモー
ドにおける動作管する１次にシフトモードにおいて線２
２１を介して与゛見られるクロックパルスに応答してマ
スター側Ｆ／Ｆ群２０１−２０８がシフトモードとして
動作する。このシフトレジスタへの入力ビツトパターン
は切り替え回路２３０の出力ビツトパターンで決定され
る。端子１０５および１０６から与えられる上述のシフ
トモードを形成する制御恢号の値が１１，０”である九
め表３から明らかなようにリセットモードと同じ動作を
し前記切〕替え回路２３０の出カビ、トは１０″とな〕
、前記切夛替え回路２４０ＩＩｉ表４から明らかなよう
にシフトモードの動作をするため！スター側Ｆ／Ｆ群２
０１−２０８がシフトレジスタとして動作し該Ｆ　／　
Ｆ　１ＦＦ２０１−２０８の出力ビットは全て＠０″と
なる。 前記切〕替え回路２２０および２２２も表１および表２
からシフトモードの動作をする九め、スレーブ儒Ｆ／Ｐ
群２１１−２１８もシフトレジスタとして動作する。こ
の人力ビットパターンとして”ｏ、ｏ、ｏおよび１”が
スキャンイン端子１０３に設定されると、前記スレーブ
側Ｆ／Ｆ群２１１−２１８のビットパターンは”１，１
．Ｏ，０，０，ＯおよびＯＩ′となる。これがテスト用
ビットパターンとして回路１０１に設定されるべき初期
値である。 （ｂ）試験 試験はフィードバックモード下で行なわれる。すなわち
、端子１０５および１０６から制御信号＠０．１”が与
えられると、前記切シ讐先回路２２０．２３０および２
４０は表１、表３および表４に示すフィートノ（ツクモ
ードで動作し前記切シ替え回路２２２は表２に示すシフ
トモードで動作する。この結果第２図に示す構成全体は
第４図および第６図に示す構成と等価となる。第２図に
示す構成のうちマスター側Ｆ／Ｆ群２０１−２０８およ
びそれらの周辺回路は第４図に示され、前記構成のうち
スレーブ側Ｆ／Ｆ群２１１−２１８およびその周辺回路
は第６図に示される。 第４図を参照すると、スレーブ側Ｆ／Ｆ２１ｌ−２１８
のそれぞれへのクロックパルスの供給に応答してＦ／Ｆ
回路２１１，２１３，２１５および２１７の出力ビツト
パターンＱ’ｓ　Ｑ２＊Ｑ３およびＱ４は第５図に示す
ように変化する。 第５図を参照すると、クロックサイクル０において前記
出力ビツトパターンＱｌｔ　ＱＬＱ３およびＱ４が”　
１．０．０およびｏ”に設定される、引き続いてクロッ
クサイクル１−１４において全て異なるビットパターン
が順次発生される。クロックサイクル１５−２９におい
ても同様なパターンが前記Ｆ／Ｆ回路２１１゜２１３．
２１５および２１７から発生される。 これらのビットパターンは前記ＱＬＱＩＱＳおよびＱ４
の内容の組合せから決定されるものであ〕、乱数として
使用できる。すなわち、第４図に示す構成は線形、フィ
ードバック・レジスタによる乱数発生器として働く。 １ｓ６図を参照すると、マスター１１Ｆ／Ｆ群２０１−
２０８のそれぞれへのクロ、クパルスの供給に応答して
Ｆ／Ｐ回路２０１　、２０３゜２０５および２０７の出
カビ、ドパターンＱ１゜Ｑ雪、ＱｓおよびＱ４は第７図
のように質化する。 第７図を参照すると、まずクロ、りすイク１　　　　　
　　　　ルＯでは前記Ｆ／Ｆ回路２０１，２０３，２０
５る８次のクロ、クサイクル１で信号線１３０−１，１
３０−２，１３０−３および１３０−４に介してビット
パターン”ｏ、ｏ、ｏおよびｌ”が与えられるとき、前
記Ｆ／Ｆ回路２０１．２０３，２０５および２０７の出
力ビツトパターンＱｌ、ＱＬＱ３およびＱ４は”ｏ、ｏ
、ｏおよび１′″となる。以下同様に１５個のクロック
が与えられかつ第７図に示したようなビットパターンが
供給された場合には、前記Ｆ／Ｆ回路２０１，２０３，
２０５および２０７の出力ビツトパターンＱ１ｔ　Ｑ２
ａＱ３およびＱ４は”１，０．０および１”となる。 第８図ｔＳ照すると、前記組合せ回路１０１の故障検出
は次のようにして行なわれる。すなわち、信号線１３０
−１，１３０−２゜１３０−３．および１３０−４を介
してビットパターンが供給される組み合わせ回路１０１
内に故障が発生する。その故障の影響がクロ、クサイク
ル９の信号１１１３０−３上に出現したとすると、その
影響は！スター側Ｆ／Ｆ群２０１−２０８に順次に伝送
される。この結果、最終的にはクロ、クサイクルＩＳで
の前記Ｆ／Ｐ回路２０１，２０３，２０５：に！ヒ２０
７Ｆ）出７］１’ｙ　）ＡＪ　−ｙＱｔ、　Ｑｓ、　Ｑ
ｓおよびＱ４が（１，１，１お！びＯ）！＝’＆る。 これは正常な場合の前記Ｆ／Ｆ回路２０１゜２０３．２
０５および２０７の出力ビツトパターン、ｔｔわ’ｂ、
［５Ｅｆ）ＱＩＩＱ！＃Ｑ１ｔ？よびＱ４が（１，０，
０およびｌ）であシ、前記パターン（１，１，１および
０）が前記パターン＠１，０，０．１”と異ってくるこ
とによ〕故障の検出を行うことができる。 以上述べたように前記マスター儒Ｆ／Ｆ群２０１−２０
８ｔ！特定な観測サイフル（この例ではクロックすイク
ル１５）でのＰ／Ｐ回路２０１，２０３，２０５および
２０７の出力ビツトパターンを観測することにょ〕、全
″ＧＰ９−イクルでの出力ビツトパターンＱｌ−Ｑ４の
状態を観察することなく故障検出が可能となるので、試
験回路出力のデータ圧縮装置として働く。 すなわち第２図においてマスター側１７１回路２０１，
２０２，２０３．２０４・・・・・・。 ２０７および２０８ｔ−第５図に示すように構成してお
けば、該マスター側Ｆ／Ｆ回路を観測データ圧縮装置と
して使用して組み合わせ［Ｊｌｌｏｌｈらのビットパタ
ーンの効率Ｘい試験が可能となる。第９図および第１０
図はそれぞれ第１図の９７１群１０２の第２０例および
第３の例を示す。 前記Ｐ／Ｆ群１０２の第２図で示す第１の例と萬９図で
示す第２の例とを比較すると、第２図の第１の例ではＥ
ＯＲ回路２５０および２６０の一方の入力端子はＦ／Ｆ
　２０２および２１２の出力端子と接続されている。し
かし、第９図の第２の例ではＥＯＲ２５０および２６０
の一方の入力端子２０４および２１４Ｑ出力端子と接続
されている。 第１図の前記Ｆ／Ｆｉ１０２の第３の例を示す第１０図
と第１の例を示す８ｇ２図とを比較しながら参照すると
、第２図の例ではＥＯＲ２５０および２６Ｇの他方の入
力端子はＦ／Ｆ２Ｏ３および２１８の出力端子と接続さ
れている。しかし纂１０図に示す例ではＥＯＲ２５０訃
よび２６０の他方の入力端子ＦｉＦ／Ｆ２０ｇおよび２
１ｇの出力端子と接続されている。 第１１図から第１３図は第９図の第２の例の動作を説明
する図である８次に、第１図および第９図および第１１
図から第１３図を参照して本発明の第二の実施例の動作
を説明する。この実施例における通常動作と試験動作に
おける初期設定とは、第一の実施例におけるこれらの動
作と同一である。但し、初期設定では第９図に示すスキ
ャンイン端子から入力ビットパターンとして＠０，１．
０および１″が与えられると、前記スレーブ側Ｆ／Ｆ群
２１１−２１８のビットパターンは＠ｌ。 １．０．０，１，１．Ｏおよび０”となる。 ・　７ｘ 第１１図を参照すると、クロックサイクル０において、
前記出力ビツトパターンＱ　ｌｅ　Ｑ　２ｅＱ３および
Ｑ４は”１，０．１およびＯ″に設定される。引き続い
てクロ、クサイクル１−８において全て異なるビットパ
ターンが順次発生される。これらのビットパターンは前
記Ｑ１＃　ＣＣ，ＱＳおよびＱ４の内容の組合せから決
定されるものであり乱数として使用できる。 纂１２図を参照すると、まずクロックサイクル０では前
記Ｆ／Ｆ回路２０１，２０３゜２０５および２０７の出
カビ、ドパターンＱ”ｔＱＬ　ＱＳおよびＱ４が”ｏ、
ｏ、・０および０””１６る０次のクロックサイクルｌ
で信号線！３０−１，１３０−２，１３０−３および１
３０−４１−介してビットパターン”ｏ、ｏ、ｏおよび
ｌｅが与えられるとき前記出力ビツトパターンＱ１．　
Ｑｇ、　ＱｓおよびＱ４は＠ｏ、ｏ、　　　　　　・０
およびＯ″となる。 第１３図を１＃照すると、前記組み合わせ回路１０１の
故障検出は次のよう−にして行なわれる。すなわち、信
号Ｍ１３０−１，１３０−２，１３０−３および１３０
−４１”介してビットパターンを供給する組み合わせ回
路１０１内に故障が発生すると、その故障の影響がクロ
、クサイクルｌの信号線１３０−２上を介してマスター
儒Ｆ／Ｐ群２０１−２０８に順次伝送される。この結果
、クロックサイクル８での出力ビツトパターンＱ１ｓ　
Ｑ２＃　ＱｓおよびＱ４が＠１，１．１およびθ″とな
る。これは正常な場合の第１２図で示す出力ビツトパタ
ーン＠０，１．０および１″と異なってお〕、この相違
によシ故障検出を行なうことがてきる。 以上述べたように、上記マスター側Ｆ／Ｆ群２０１−２
０８はクロックサイクル８でのＦ／Ｆ回路２０１．２０
３１２０！５および２０丁の出カビ、ドパターｙＱｓ−
Ｑ４ｔ−観測することによ〕、全てのクロ、クサイクル
における出カビ、ドパターンＱｌ−Ｑａの状態を観察す
ることなく故障構出が可能となり試験回路出力のデータ
圧縮装置として動作する。 第４４図から第１６図は第１０図の第３の例の動作管説
明する図である０次に第１図。 第１０図および第１４図からｉ＠１６図を参照して本発
明の第３の実施例の動作を説明する。 この冥施例における通常動作と試験動作における初期設
定とは第１の実施例におけるこれらの動作と同一である
。 １１Ｅ１４図を参照すると、クロックサイクルＯにおい
てスｖ−ブ側Ｆ／Ｆ回路２１１．２１３２１５および２
１７の出カビ、ドパターンＱ１−Ｑ４は”１，０．０お
よびθ′に設定される。引き続いてクロ、クサイクル１
−５において全て異なるビットパターンが順次発生され
る。これらのビットパターンはＱｌ−Ｑ４の内容の組合
せから決定されるものであル乱数として使用できる。 纂１５図を参照すると、第１２図における動Ｂと同じよ
うにクロックサイクル０では、Ｆ／Ｆ回路２０１，２０
３，２０５および２０７の出カビ、ドパターンＱｌ−Ｑ
４が”ｏ、ｏ。 ０および０”である０次のクロックサイクルｌで信号線
１３０−１，１３０−２，１３０−３および１３Ｇ−４
を介してピットノくターン＠ｏ、ｏ、ｏおよびｌ”が与
えられると自前配出力ビットパターンＱｌ−Ｑ４は＠ｏ
、ｏ。 ０およびＯ”となる。 第１６図を＃照すると、前記組み合わせ回路１０１の故
障検出は次のようにして行なわれる。 すなわち、信号線１３０−１．１３０−２゜１３０−３
および１３０−４ｔ−介してビットパターンを供給する
組み合わせ回路１０１内に故障が発生するとこの故障の
影響がクロックサイクル１０信勺線１３０−２上に生じ
マスター儒Ｆ／Ｆ群２０１−２０８Ｋｌ［次伝送１　　
　　　　　　　　される、この結果、クロックサイクル
５での出力ビツトパターンＱｌ−Ｑ４が＠１，１．０お
よびｌ”となる、これは正常な場合の第１Ｓ図で示す出
力ピットノくターン”１．１．１および１”と異なって
おシ、この相違により故障検出を行なうことができる０
以上述べ九ように上記！スター側Ｆ’／Ｆ群２０１−２
０８はクロックサイクル５でのＦ／Ｆ回路２０１゜２０
３．２０５および２０７の出力ピットノ（ターンＱｓ−
Ｑ４’を観測することにより、全てのクロ、クサイクル
における出力ピットノ（ターンＱｌ−Ｑ４の状１１を観
察することなく故障検出が可能となシ試験回路出力のデ
ータ圧縮装置として動作する。 発明の効果 す愈わち、本発明には］１】ツブフロップ群をマスタ側
およびスレーブ側の両系列についてフィードバックルー
プ付シフトレジスタとして構成することによυ試験デー
タの発生・印加および１１１演Ｕの各操作を容易に実現
できるという効果がある。

【図面の簡単な説明】

第１図は本発明の構成を示す図、第２図は第１図に示す
Ｆ／Ｆ群の詳細な構成を示す図、第３Ａ図−纂３Ｄ図は
１１２図の切〕換え回路の詳細な構成を示す図、第４図
−第８図は本発明の第１の実施例の動作を説明するため
の図％１１９図−第１Ｏ図は纂２図の変形例を示す図、
第１１図−第１３図は第９図の動作を説明するための図
、纂１４図−第１６図は第１０図の動作を説明するため
の図である。 第１図から第１６図において、 １０１・・・・・・組み合わせ回路、１０２・・・・・
・マスタ／スレーブＦ／Ｆ群、１０３・・・・・・スキ
ャン・イン端子、１０４・・・・・・スキャン・アウト
端子％１０５゜１０６・・・・・・動作モード制御端子
％１１０−１〜１１０−ｊ・・・・・・入力端子群、１
２０−１〜１２０−ｎ・・・・・・出力端子群ｓ　１３
０−１〜１３０−ｍ・・・・・・組み合わせ回路出力ｓ
　１４０−１〜１４０−ｆｉｎ・・・・・・組み合わせ
回路入力％２０１，２０２，２０３゜２０４、°艮Ｏ５
，・・・２・９６，２０７，２０８・・・・・・マスタ
側Ｆ／Ｆ、２１１，２１２，２１３，２１４゜２１５．
２１６，２１７，２１８・・・・・・スレーブ側Ｆ／Ｆ
、、２２０，２２２，２３０，２４０・・・・・・切シ
換え回路、２２１・・・・・・クロック信号％２４１゜
２４２．２４３，２４４，２４５，２４６，２４７゜２
４８・・・・・・％Ｆ／Ｐへのクロック供給信号、　２
５０゜２６０・・・・・・排他的論理和ゲー、）％３０
１・・・・・・ＯＲゲー）、３０２・・・・・・ＡＮＤ
ゲー）％３０３・・・・・・排他的論理和ゲー）、ａｏ
４・・・・・・真補ゲー）、３１１・・・・・・切シ換
え回路２２０，２２２の出力信号、３２１・・・・・・
データ入力信号、３２２・・・・・・シフト。 データ信号、３２３・・・・・・フィード、ノ（ツク信
号、３３１・・・・・・切ル換え回路２３０，２４０の
出力信号、３３２・・・・・・切シ替え回路２３０のデ
ータ入力信号、３３３・・・・・・切ル替え回路２３０
の７４−　）’Ｊ（・ツタ信号、３４ト・・・・・切多
替え回路２４．０のシフト・データ信号、３４２・・・
・・・切夛替え回路２４０のデータ入力信号。 第３Ｃ図 第３Ｄ因 第４図 第５図 第６図 第７図 第８図 第１０図 第１１図 第１２図 第１３図 第１４図

Claims (1)

1. 【特許請求の範囲】 複数の信号からなるビットパターンを並列に受はビット
   パターンを並列に出方する組合せ回路と、この組合せ回
   路からのビットパターンの一部ヲ道列に受けるマスター
   側フリ、ブフロ、プ群ト、これら！スター側アリツブフ
   ロップ群の各フリッ７’７０　、７’［対応して設けら
   れ前記フリップフロ、プ群からのど、ドパターンを受は
   前記組合せ回路に帰還させるスレーゾ側フリップフｏ、
   プ群と、前記！スター側フリップフロップ群のそれぞれ
   １２）７１３ツブフロツプ管従属接続しフィードバック
   ループを有するシフトレジスタを構成するよう動作する
   ！スター＠接続回路と、 前記スレーゾ側アリッゾフロップ群のそれぞれのフリ４
   ７０ツブを従属接続しフィードパ、クループを有するシ
   フトレジスタ金構成するよう動作するスレーブ側接続回
   路とを備えたこと１−特徴とする論理集積回路。