JP3291350B2 - ディジタルシステムをテストするための装置 - Google Patents

ディジタルシステムをテストするための装置

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JP3291350B2
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    • G06F11/24—Marginal checking or other specified testing methods not covered by G06F11/26, e.g. race tests

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、一般に、ディジタル集
積回路のようなディジタルシステムをテストするための
装置に関する。特に走査テスト技術を使用してディジタ
ルシステムをテストするための装置に関する。
【０００２】
【従来の技術】従来のディジタル集積回路は、データ上
の論理動作を実行するための複雑に組合わされた論理素
子回路と、論理素子回路の動作にとって不可欠なメモリ
機能を提供するために論理素子回路と相互に接続された
記憶素子を含んでいる。そのような集積回路は、その動
作の複雑さのためにテストが困難である。
【０００３】現代のディジタル集積回路の設計者は、そ
のような回路がテストできるように設計段階でテスト装
置をディジタル集積回路に取り入れる。レベル感応走査
設計（ＬＳＳＤ）として知られる一つの設計技術におい
ては、設計者は、回路を論理素子回路と、通常フリップ
フロップで構成される走査可能な記憶素子とに区分す
る。このフリップフロップは、（その中でフリップフロ
ップは回路の通常動作をサポートするために必要な回路
として論理素子回路に接続される）動作構成から、（そ
の中でフリップフロップは論理素子回路から開放され、
１以上の「走査チェーン」として知られるシフトレジス
タを形成するために直列に接続された）走査構成に再構
成される。
【０００４】この走査構成は、この回路のテスト中に使
用され、既知のテスト刺激パターンを走査チェーン中に
シフトさせる。フリップフロップは、少くとも１クロッ
ク・サイクの間動作構成中に置かれ、論理素子回路は、
テスト刺激パターンを構成するデータの論理動作を実行
し、フリップフロップ中にストアされたデータを変更す
る。その後、フリップフロップは、走査構成に戻され、
走査チェーンからの変更データをテスト応答パターンと
してシフトする。テスト応答パターンは、計算テスト応
答パターン又は適正に機能する回路から得られる応答パ
ターンと比較され、それによって、テスト中のテストの
回路が正しく機能しているかどうかが判断される。
【０００５】ＵＳ特許の４，５０３，５３７は、マルチ
チップ・モジュールをテストする装置を開示し、そこで
は、単一ランダムパターンジェネレータがランダムテス
ト刺激パターンをマルチチップ・モジュールを形成する
ディジタル集積回路（またはチップ）の各走査チェーン
に並行して供給する。一つの符号レジスタは、評価のた
めに、集積回路の各走査チェーンから並行にテスト応答
パターンを受信する。（Ｗ．Ｈ．ＭｃＡｎｎｅｙの名で
１９８５年３月５日に発行されたＵＳ特許４，５０３，
５３７「並列パス自己テスト・システム」）
【０００６】
【発明が解決しようとする課題】上記のＵＳ特許４，５
０３，５３７に開示されたテスト装置において、個々の
集積回路の各走査チェーンは、全て、同じレートで供給
される。このクロックレートは、マルチチップ・モジュ
ールを形成する全ての集積回路の論理素子回路を介した
走査可能な記憶素子間の最長伝搬遅延時間によって制限
される。 もし高いクロックレートが使われたならば、
一以上の論理素子回路はテスト刺激パターン上で動作す
るための十分な時間がなく、テスト応答パターンはテス
ト刺激パターン上の論理素子回路の動作を正しく示さな
いであろう。
【０００７】論理素子回路を介して走査可能な記憶素子
間で伝搬遅延時間の分布が存在するところでは、ＵＳ特
許の４，５０３，５３７の装置は論理素子回路を必要以
下の低クロックレートでテストするので、それらの論理
素子回路のテストを終了させるのに要する時間が非常に
長くなる。さらに、テスト用のクロックレートは、少な
くとも記憶素子に対する通常動作の間に使用されるクロ
ックレートより一般に低いので、そのテスト結果は、通
常動作速度におけるそれらの記憶素子及びその関連する
論理素子回路の動作を正確に示さない。特に、通常の回
路動作中に、過度の伝搬遅延時間によって生じるある種
の誤りが検知されない場合もある。本発明のテスト装置
は、先に述べたような既知のテスト装置の問題点のいく
つかを取り除き又は軽減する。
【０００８】
【課題を解決するための手段】本発明の一つの面は、複
数の走査可能な記憶素子と、少なくとも一つの論理素子
回路で構成されるディジタルシステムをテストする装置
を提供する。この装置は、次を含む。 （１）走査モードで、記憶素子が複数の走査チェーンを
含むように構成され、 （２）各クロックレートで、テスト刺激パターンを各走
査チェーンに供給し、ここで、少なくとも２つのクロッ
クレートは互いに異なり、 （３）通常動作モードで、各クロックレートの最高レー
トで少なくとも１クロックサイクルの間、記憶素子が論
理素子回路に相互接続されように構成され、 （４）記憶素子を走査モードに構成し、 （５）各クロックレートで各走査チェーンからテスト応
答パターンを供給する。
【０００９】好ましくは、重複期間の間に、テスト刺激
パターンは走査チェーンの全てに供給され、全ての走査
チェーンの記憶素子は重複期間の間に通常動作モードに
構成され、またテスト応答パターンは、重複期間の間
に、全ての走査チェーンから供給され、テストに必要な
時間を減少させる。各走査チェーンが通常動作の間に単
一クロックレートで供給される記憶素子から構成され、
各走査チェーンの各クロックレートがその記憶素子の通
常動作の間クロックレートとほぼ等しいところでは、こ
のテストは、通常動作速度でディジタルシステムの動作
を正しく表示するであろう。
【００１０】本発明の他の面は、走査テストに用いられ
るディジタルシステムをテストするための装置を提供す
る。このディジタルシステムをテストするための装置は
少くとも１つの論理素子回路と、複数の走査可能な記憶
素子とを含む。その記憶素子は、通常動作モードでは、
記憶素子は論理素子回路と相互接続され、走査モードで
は、記憶素子は複数の走査チェーンを構成するために接
続される。さらに、この装置は、各クロックレートにお
いて各走査チェーンの内外からテストパターンを供給す
るための多重クロック信号を発生する多重クロックジェ
ネレータを含み、そのクロック信号の少なくとも２つの
クロックレートは互いに異なる。さらに、この装置は、
記憶素子を走査モードに構成し、各クロックレートでテ
スト刺激パターンを各走査チェーンに供給し、通常動作
モードで各クロックレートの最高レートで少なくとも１
クロックサイクルの間記憶素子を再構成し、走査モード
で各クロックレートで各走査チェーンからのテスト応答
パターンを供給する構成コントローラを含む。
【００１１】好ましくは、この装置は、集積回路を含
み、テスト刺激パターンジェネレータ及びテスト応答パ
ターン処理装置を含む。さらに好ましくは、この集積回
路は、そのデータ入力端子及びデータ出力端子で走査可
能な記憶素子を含むことができ、それらの走査可能な記
憶素子は、境界走査チェーンとして構成できる。この装
置は、また、外部テスタからの制御信号を受信し、外部
テスタにテスト結果を送出するためのテスト・アクセス
ポートを含むことができる。
【００１２】
【作用】本発明のディジタルシステムをテストする装置
において、ディジタルシステムの走査可能な記憶素子は
走査モードに構成される。この走査モードにおいて、記
憶素子は複数の走査チェーンを構成するために接続され
る。テスト刺激パターンは、少なくとも２つのクロック
レートがお互いに異なる各クロックレートにおいて、各
走査チェーンに供給される。その後、各走査チェーンの
記憶素子は通常動作モードに構成される。この通常走査
モードにおいては、記憶素子は、少なくとも１クロック
・サイクル間、各クロックレートの最高のレートで、論
理素子回路と相互接続される。その後、記憶素子は、走
査モードに再構成され、テスト応答パターンは、その各
クロックレートで各走査チェーンから供給される。
【００１３】
【実施例】図１は、走査可能な記憶素子１０の概略ブロ
ック図である。走査可能な記憶素子１０は、データ・マ
ルチプレクサ１２及びエッジ・トリガフリップフロップ
１４を含む。モード選択信号ＭＳに応じて、マルチプレ
クサ１２はデータ入力ＤＩ又は走査入力ＳＩのいずれか
を選択し、フリップフロップ１４のデータ入力Ｄに印加
する。フリップフロップ１４はクロック信号ＣＫによっ
てトリガされるときに、データ出力Ｄの信号を走査出力
ＳＯとデータ出力ＤＯに並行して転送する。
【００１４】図２は、論理素子回路２０に接続され、論
理素子回路２０の走査テストを可能にするための複数の
走査可能な記憶素子１０を示す概略ブロック図である。
記憶素子１０は、通常動作モードを選択するためのモー
ド選択信号ＭＳを印加することにより、各記憶素子１０
でデータ入力ＤＩを選択する。この通常動作モードにお
いて、記憶素子１０は論理素子回路２０と相互接続さ
れ、論理素子回路２０の動作にとって必要なメモリ機能
を供給する。
【００１５】同じく、各記憶素子１０において走査入力
ＳＩの選択をさせるモード選択信号ＭＳを印加すること
によって、記憶素子１０は走査モードに構成される。こ
の走査モードにおいては、記憶素子１０のフリップフロ
ップ１４のデータ入力Ｄは、データ・マルチプレクサ１
２によって論理素子回路２０から開放され、他の記憶素
子１０の走査出力ＳＯに結合され、３つの走査チェーン
３０，４０，５０を構成する。走査チェーン３０，４
０，５０は、データパターンが供給されるシフトレジス
タとして動作する。
【００１６】走査チェーン３０，４０，５０の一つであ
る５０は境界走査チェーンと呼ばれる。その境界走査チ
ェーン５０は、論理素子回路２０と、論理素子回路２０
を外部ネットワークに接続するために使用される入出力
端子５１、５２と間に接続されるからである。境界走査
チェーン５０は、マルチプレクサ５４、５５の形式のデ
ータ・セレクタを含み、このマルチプレクサは各入出力
端子５１、５２と論理素子回路２０の各入出力データと
間に接続される。マルチプレクサ５４は、入力端子５１
に接続され、論理素子回路２０を外部ネットワークから
分離する走査テストの間、対応の論理素子回路２０の入
力を入力端子５１から分離するために使用される。マル
チプレクサ５５は、出力端子５２に接続され、外部ネッ
トワークを論理素子回路２０から分離する走査テストの
間、論理素子回路の対応出力から出力端子５２を分離す
るために使用される。
【００１７】論理素子回路２０の通常の走査テストにお
いて、走査可能な記憶素子１０は適切なモード選択信号
ＭＳを印加することにより走査モードに構成される。そ
して既知のテスト刺激パターンは、共通テスト・クロッ
クレートで各走査チェーン３０，４０，５０に供給され
る。次に、走査可能な記憶素子１０は、少なくとも１テ
スト・クロック・サイクルの間に選択信号ＭＳを変える
ことにより通常動作モードに再構成される。それによっ
て、論理素子回路２０は、テスト刺激パターンを構成す
るデータ上で論理動作を実行し、走査可能な記憶素子１
０のいくつかにストアされたデータを変更する。次に、
走査可能な記憶素子１０は、モード選択信号ＭＳを変え
ることによって走査モードに再構成され、テスト応答パ
ターンは、各走査チェーン３０，４０，５０から共通テ
スト・クロックレートで供給される。テスト応答パター
ンは、予想テスト応答パターンと比較され、論理素子回
路２０と記憶素子１０が予想どおりに動作しているかど
うかが判断される。
【００１８】共通テスト・クロックレートは、ネットワ
ーク２０の中で通常走査テストするために使用され、論
理素子回路２０を経由した最大伝搬遅延時間とテスト・
クロックの信号源によって制限される。従って、共通テ
スト・クロックレートは、少なくともいくつかの記憶素
子１０の通常動作の間に使用されるクロックレートより
一般に低く、そのテスト結果は通常動作速度では、記憶
素子１０及び論理素子回路２０の関連部分の動作を正し
く表示しない。特に、過度の伝搬遅延時間から生じるあ
る種の誤りは検知されない場合がある。
【００１９】図３は、本発明の一実施例によるディジタ
ルシステム１００の概略ブロック図である。ディジタル
システム１００は、先に述べたように、論理素子回路２
０と、複数の走査可能な記憶素子を含む。記憶素子は、
通常動作モードを構成し、その中では記憶素子は論理素
子回路２０と相互接続され、また、走査モードを構成
し、その中では記憶素子は、図３で示すように、走査チ
ェーン３０，４０，５０を構成する。各走査チェーン３
０，４０，５０は、データ入力ＤＩ及びデータ出力ＤＯ
を有し、これらは走査チェーン３０，４０，５０の個々
のメモリセルのデータ入力及びデータ出力に対応する。
記憶素子が通常動作モードに構成されるとき、これらの
データ入力ＤＩ及びデータ出力ＤＯは論理素子回路２０
に接続される。走査チェーン３０，４０，５０の一つの
５０は、境界走査チェーンであり、これらは、図２より
も詳細に示されるように、データ入力ＤＩとデータ出力
ＤＯを持ち、論理素子回路２０の入力端子５１及び出力
端子５２に接続される。各走査チェーン３０，４０，５
０は、同じく、走査入力ＳＩを有し、走査チェーンの記
憶素子が走査モードに構成されるとき、それは走査チェ
ーンの入力端で記憶素子の走査入力に対応する。また、
各走査チェーン３０，４０，５０は、走査出力ＳＯも有
し、走査チェーンの記憶素子が走査モードに構成される
とき、走査チェーンの出力端で、記憶素子の走査出力に
対応する。各走査チェーン３０，４０，５０は、また、
それぞれ走査チェーンの各記憶素子の中のクロック及び
モード選択入力と並列に接続されるクロック入力ＣＫ及
びモード選択入力ＭＳを有する。
【００２０】ディジタルシステム１００は、さらに、組
み込み自己テスト（ＢＩＳＴ）コア６０及びテスト・ア
クセスポート（ＴＡＰ）７０を含む。ＴＡＰ７０はＩＥ
ＥＥ１１４９．１のテスト・インターフェースであり、
ディジタルシステム１００中の少なくとも一つのテスト
入力端子７２及び少なくとも一つのテスト出力端子７４
に接続される。
【００２１】ＢＩＳＴコア６０は、多重クロックジェネ
レータ６１、構成コントローラ６２、テスト刺激パター
ンジェネレータ６３、テスト応答パターン処理装置６４
及びいくつかの制御ロジック６５を含む。制御ロジック
６５は、その入力が少なくとも一つのＴＡＰ７０に接続
され、その出力が多重クロックジェネレータ６１、構成
コントローラ６２、テスト刺激パターンジェネレータ６
３、及び制御バス６７を経由してテスト応答パターン処
理装置６４とに接続される。多重クロックジェネレータ
６１は、ディジタルシステム１００のシステム・クロッ
ク端子６９に接続された入力を有する。またその各出力
はクロック・バス８１を経由して各走査チェーン３０，
４０，５０のクロック入力ＣＫに接続される。構成コン
トローラ６２は、モード選択バス８２を経由して各走査
チェーン３０，４０，５０のモード選択入力ＭＳに接続
された各出力を有する。テスト刺激パターンジェネレー
タ６３は、リニア・フィードバック・シフトレジスタ
（ＬＦＳＲ）を有し、その各出力がテスト刺激バス８３
を経由して各走査チェーン３０，４０，５０の走査入力
ＳＩに接続される。テスト応答パターン処理装置は、残
りの応答バス８４を経由して走査チェーン３０，４０，
５０中の出力ＳＯに接続される各入力を有するＬＦＳＲ
を含む。制御ロジック６５は、同様に、境界走査制御バ
ス８５を経由してマルチプレクサ５４，５５に接続され
る出力を有する。
【００２２】全てのディジタルシステム１００は、単一
のモノリシックＩＣが使用される。ディジタルシステム
１００は、テスト入出力端子７２、７４を介して外部テ
スタに接続され、走査テストが行われる。ＴＡＰ７０
は、外部テスタからの標準プロトコル・テスト制御信号
を制御ロジック６５に伝え、その制御ロジックは複数の
クロックジェネレータ６１、構成コントローラ６２、テ
スト刺激パターンジェネレータ６３及びテスト応答パタ
ーン処理装置６４に対して適切な制御信号を送り、制御
走査を設定及びテストする。
【００２３】ディジタルシステム１００では、走査可能
な記憶素子は、ディジタルシステム１００の通常動作の
間、それらのクロックレートに従って走査チェーンにグ
ループ化される。特に、各走査チェーン３０，４０，５
０は、記憶素子から構成され、その記憶素子は一つのク
ロックレートで通常動作の間に供給される。しかし、走
査チェーン３０，４０，５０の少なくとも２つの各クロ
ックレートはそれぞれ異なる。多重クロックジェネレー
タ６１は、走査チェーン３０，４０，５０に供給するの
に必要な各クロックレートのクロック信号を、各クロッ
クレートの最高のレートで動作するシステム・クロック
信号ＣＳから発生する。必要なクロックレートのクロッ
ク信号は、クロック・バス８１の各ラインを経由して走
査チェーン３０，４０，５０のクロック・バスＣＫに結
合される。構成コントローラ６２は、制御ロジック６５
からの制御信号に応答し、モード選択バス８２の各ライ
ンを経由して、適切なモード選択信号を走査チェーン３
０，４０，５０のモード選択入力ＭＳに印加する。走査
チェーン３０，４０，５０は同じクロックレートでは動
作していないので、各モード選択信号は、以下に詳細に
検討されるように、それぞれ異なる。
【００２４】テスト刺激パターンジェネレータ６３は、
疑似ランダムテスト刺激パターンを発生するために走査
チェーン３０，４０，５０の各最高のクロックレートで
動作する。テスト刺激パターンは、テスト刺激バス８３
を経由して走査チェーン３０，４０，５０の走査入力Ｓ
Ｉに印加される。
【００２５】テスト応答パターン処理装置６４は、走査
チェーン３０，４０，５０の各クロックレートの最高の
レートで動作し、走査チェーン３０，４０，５０から供
給されたテスト応答パターンを処理する。テスト応答パ
ターンは、テスト応答バス８４を経由して、各走査チェ
ーン３０，４０，５０の走査出力ＳＯから受信される。
テスト応答パターン処理装置６４は、テスト応答パター
ンを一つのテスト応答信号に圧縮しＴＡＰ７０とテスト
出力端子７４を経由して外部テスト装置へ転送する。外
部テスト装置は、このテスト応答信号と外部テスト装置
にストアされる予想テスト応答信号と比較する。
【００２６】走査テストを開始する場合は、外部テスタ
はＴＡＰ７０に適切な信号を送出し、そのＴＡＰ７０
は、適切な制御信号を制御ロジック６５に送る。制御ロ
ジック６５は、制御バス６７を経由して、適切な制御信
号を、多重クロックジェネレータ６１、構成コントロー
ラ６２及びテスト刺激パターンジェネレータ６３に送出
する。構成コントローラ６２は、適切なモード選択信号
をモード選択バス８２に印加し、走査チェーン３０，４
０，５０を走査モードにする。テスト刺激パターンジェ
ネレータ６３は、テスト刺激パターンを発生し、走査チ
ェーン３０，４０，５０の各クロックレートで、多重ク
ロックジェネレータが走査チェーン３０，４０，５０に
供給する間テスト刺激パターンをテスト刺激バス８３に
印加する。
【００２７】テスト刺激パターンが３つの走査チェーン
３０，４０，５０に完全にロードされると、構成コント
ローラ６２は、適切なモード選択信号をモード選択バス
８２に印加し、各走査チェーン３０，４０，５０の各ク
ロックレートの少なくとも１クロック・サイクルの間の
通常動作モード中に、走査チェーン３０，４０，５０を
再構成する。この期間に、テスト刺激パターンは、論理
素子回路２０に印加され、少なくともいくつかの記憶素
子にストアされるデータを変化させる。次に、構成コン
トローラ６２は適切なモード選択信号をモード選択バス
８２に印加し、記憶素子を走査モードに再構成し、テス
ト応答パターンが後続のクロック・サイクルの間に、走
査チェーン３０，４０，５０から供給される。テスト応
答パターンは、テスト応答バス８４を経由して、各走査
チェーン３０，４０，５０からテスト応答処理装置６４
に供給される。そのテスト応答処理装置６４は、テスト
応答パターンを一つのテスト応答信号に圧縮する。テス
ト応答処理装置６４は、次に、タップ７０を経由して、
一つのテスト応答信号を外部テスト装置に送出する。外
部テスト装置はテスト応答信号と外部テスト装置にスト
アされた予想テスト応答信号とを比較する。
【００２８】図４は、上述のシーケンスにおいて使用さ
れる信号のタイミング図である。クロック信号ＣＫ１及
びモード選択信号ＭＳ１は、走査チェーン３０に印加さ
れ、クロック信号ＣＫ２及びモード選択信号ＭＳ２は、
走査チェーン４０に印加され、クロック信号ＣＫ３と選
択信号ＭＳ３は走査チェーン５０に印加される。
【００２９】図５は図３の走査チェーン３０及び走査チ
ェーン４０の部分の拡大図である。図５において、各走
査チェーン３０，４０，５０の記憶素子１０のエッジ・
トリガフリップフロップ１４は、図４に示すように、各
クロック信号ＣＫ１，ＣＫ２，ＣＫ３の各正方向の遷移
でアップデートされる。テスト刺激パターンは、各モー
ド選択信号ＭＳ１、ＭＳ２、ＭＳ３がハイに保持されて
いる各走査入力期間中に、テスト刺激パターンジェネレ
ータ６３から各走査チェーン３０，４０，５０に供給さ
れる。全ての各走査入力期間は、最高レートのクロック
ＣＫ１の複数のクロック・サイクル時間で重複し、テス
トパターンが各走査チェーン３０，４０，５０を確実に
満たす程度に十分長いものである。
【００３０】各クロック信号の遷移Ａ１、Ａ２、Ａ３に
よって、モード選択信号ＭＳ１、ＭＳ２、ＭＳ３は、各
通常モード期間ではローに保持され、走査チェーン３
０，４０，５０を通常モードにする。各通常モード期間
は、クロックＣＫ１，ＣＫ２，ＣＫ３の１サイクルに対
応し、全ての通常モード期間は最高レートのクロックＣ
Ｋ１の共通サイクルと重複している。テスト刺激パター
ン上の論理素子回路の動作は、遷移Ｂ１、Ｂ２、Ｂ３で
サンプルされテスト応答パターンを集める。
【００３１】遷移Ｂ１、Ｂ２、Ｂ３の後、モード選択信
号ＭＳ１、ＭＳ２、ＭＳ３は、走査チェーン３０，４
０，５０の各走査出力期間の間ハイ状態に保たれ、各走
査チェーン３０，４０，５０の記憶素子を走査モードに
する。テスト応答パターンは、各走査出力期間の間クロ
ック信号ＣＫ１，ＣＫ２，ＣＫ３の正方向遷移において
走査チェーン３０，４０，５０からテスト応答処理装置
６７に供給される。全ての走査出力期間は、最高のクロ
ックレートＣＫ１において、複数のクロック・サイクル
の間重複し、テストパターンが完全に各走査チェーン３
０，４０，５０から供給されることを確認するためには
その期間は十分に長い。
【００３２】従って、テスト刺激パターンは、重複期間
の間に全ての走査チェーン３０，４０，５０に供給さ
れ、全ての走査チェーン３０，４０，５０の記憶素子
は、重複期間の間、通常動作モードに構成される。また
テスト応答パターンは、全走査チェーンの重複期間の間
に供給される。このことは、論理素子回路２０及び記憶
素子１０の通常動作を正確にシミュレーションする比較
的効率の良いテストを供給する。いくつかの論理素子回
路２０及び記憶素子１０は、通常動作と異なるレートで
供給される。テスト応答パターンは、記憶素子１０が通
常動作モードにある間、遷移Ｂ１、Ｂ２、Ｂ３におい
て、最高のレート・クロック信号ＣＫ１の共通期間の間
に、全ての記憶素子１０をアップデートすることによっ
て集められる。
【００３３】このクロック信号ＣＫ１，ＣＫ２，ＣＫ３
の一つ以上の位相がシフトされ、あるいは他との関係で
「スキュー」される場合には問題が生じる。例えば、
「送信」記憶素子がデータを「受信」記憶素子に供給
し、受信記憶素子に印加されたクロック信号が、送信記
憶素子に印加されたクロック信号より遅れる場合は、受
信記憶素子は送信記憶素子がデータをアップデートした
後にそのデータをサンプルするかもしれない。その場
合、誤ったデータが得られる。
【００３４】そのような問題は、２つのエッジ・クロッ
キング構成を採用することによって避けられる。例えば
受信記憶素子１０は、図５において示されるように、リ
タイミング・ラッチ１６を有する変形記憶素子１０’に
よって置き換えることができる。そのリタイミング・ラ
ッチは記憶素子１０からのデータをブロックすることに
よって、変形記憶素子１０’は２分の１クロック周期だ
け速くデータを効率的にサンプルする。
【００３５】他方、送信記憶素子１０は、図６に示すよ
うに、そのデータ出力においてリタイミング・ラッチ１
８を有する変形記憶素子１０”に置き換えることができ
る。リタイミング・ラッチ１８は、送信記憶素子１０”
のデータ出力において２分の１クロック周期の間、デー
タを保持し、受信記憶素子１０が所望のデータを確実に
サンプルする。
【００３６】クロックのスキューの問題は、同じく二相
クロッキング構成を採用することによって解決できる。
例えば１９９０年３月２７日に発行されたＷｉｌｃｏｘ
等のＵＳ特許４，９１２，３４０、「非重複二相クロッ
クを発生させる回路」に開示されたクロッキング構成が
ある。このＵＳ特許４、９１２、３４０の明細書は本願
で引用されている。
【００３７】いくつかのディジタルシステムにおいて
は、ディジタルシステムの通常動作の間、所望の動作特
性を提供するために、上述の２つ以上のエッジ・トリ
ガ、及び二相、２エッジ・クロッキング構成を含むこと
が望ましい。図７は、クロックが混合された所では注意
深い設計が望ましいことを示しているタイミング図であ
る。二相または２つのエッジ・クロッキング構成におい
ては、第２のクロック信号ＣＫ１’，ＣＫ２’，ＣＫ
３’が各クロック・レート必要である。第２クロック信
号ＣＫ１’，ＣＫ２’，ＣＫ３’は、最高のレート・ク
ロック信号ＣＫ１から得られる。
【００３８】図４で議論されたように、テスト刺激パタ
ーンは、遷移Ａ１，Ａ，Ａ３まで走査チェーンでシフト
される。エッジ・トリガフリップフロップは、遷移Ｂ
１，Ｂ２，Ｂ３において、論理素子回路２０からのデー
タとともにアップデートされる。そのデータは後の遷移
においてエッジ・トリガ・フリップ・フロップによって
シフトされる。しかしながら、２エッジトリガ・記憶素
子は、遷移Ｃ１、Ｃ２，Ｃ３において論理素子回路２０
からのデータをサンプルし、二相トリガ記憶素子は遷移
Ｄ１，Ｄ２，Ｄ３において論理素子回路２０からのデー
タをサンプルする。
【００３９】もし、データが論理素子回路２０を介して
走査チェーン３０から走査チェーン５０へ送られ、走査
チェーン５０の記憶素子が２エッジまたは二相トリガの
場合、走査チェーン５０の記憶素子は、走査チェーン３
０が遷移Ａ１で完全なテストパターンを論理素子回路２
０に印加する前に、遷移Ｃ３、Ｄ３において、論理素子
回路２０からのデータでアップデートされる。従って、
走査チェーン５０の内容は、走査チェーン３０にロード
される完全なテストパターン上の論理素子回路２０の動
作の特徴を示さない。そのようなテストはある値を持っ
た再生可能なテスト結果を提供できるが、このテストの
誤りの範囲は走査チェーン３０、５０と論理素子回路２
０を順序回路としてモデル化することによってのみ計算
できる。しかし、これは非常に難しい作業である。一般
には、そのようなタイミング問題を避けることが好まし
く、そのためには、自動テストパターン生成ソフトウェ
アは、論理素子回路２０を誤り範囲を計算するための比
較的単純な組合わせの回路としてモデル化することが必
要である。
【００４０】そのようなタイミング問題は、論理素子回
路２０を介して走査チェーンからより高いレートで供給
されたデータを受信する全ての記憶素子をエッジ・トリ
ガフリップフロップにすることによって避けられる。
【００４１】一方、図８において示されるようにタイミ
ング構成を修正することができる。この場合、最高のレ
ート・クロック信号ＣＫ１から生成された低レート・ク
ロック信号ＣＫ２、ＣＫ３は、ＣＫ、ＣＫ３と同じ各ク
ロックレートを有するクロック信号ＣＫ２”、ＣＫ３”
によって置き換えられる。しかし、各クロック信号ＣＫ
２”、ＣＫ３”はＣＫ１の逆方向パルスと同じ幅の逆方
向パルスを有する。このタイミングの変更は、二相及び
２エッジのクロッキングのために使用されるクロック信
号ＣＫ２’、ＣＫ３’のパルスをシフトさせる。それに
よって、遷移Ｃ２、Ｃ３、Ｄ２、Ｄ３における記憶素子
のアップデートは、常に、テスト刺激パターンが、遷移
Ａ１で最高のレートの走査チェーン３０に完全にシフト
された後に起こる。
【００４２】ディジタルシステム１００の適切なテスト
においては、一般に、一連の後続テスト刺激パターンシ
ーケンスが論理素子回路２０に印加され、一連の後続の
テスト応答パターンシーケンスが生成されることが必要
である。テスト応答パターンの各シーケンスは、テスト
応答処理装置６４によって、一つのテスト符号に圧縮さ
れ、また、予想されるテスト符号と比較するために外部
テスタに送出される。たいていの誤りがテストの初期段
階の間に現れるとするならば、各後続のテストパターン
シーケンスが前のテストパターンシーケンスより長い一
連の後続テストパターンシーケンスを用いることによっ
て、また、テストパターンシーケンスから生じるどのテ
スト符号もそのテストパターンシーケンスに対する予想
されたテスト符号に対応しない場合は、一連のテストパ
ターンシーケンスを阻止することによって、テスト効率
は改善される。
【００４３】上述の本発明の実施例は、本発明の概念か
らずれることなく変更できる。例えば図４、７、８のタ
イミング図は、モード選択信号ＭＳ１、ＭＳ２、ＭＳ３
を示し、それらは各々クロックＣＫ１、ＣＫ２，ＣＫ３
の単一サイクルの間ローに維持される。実際的なの実施
例においては、一般に、各モード選択信号ＭＳ１，ＭＳ
２，ＭＳ３は、各通常モードの期間中、通常動作モード
の走査チェーン３０，４０，５０を構成する。各通常モ
ードは最高のレート・クロックＣＫ１の少なくとも１サ
イクルの期間で重複する。しかしながら、モード選択信
号ＭＳ１、ＭＳ２、ＭＳ３が、走査チェーンの各クロッ
クレートで完全なクロック・サイクルに対して、通常動
作モードの各走査チェーン３０，４０，５０の記憶素子
を構成するということは重要なことではない。例えばモ
ード選択信号ＭＳ１，ＭＳ２，ＭＳ３は、図４、７、８
のタイミング図で点線で示されるように、最高のレート
のクロックの単一の共通サイクルの間、ローに維持され
る。しかしながら、最高のクロックレートよりかなり低
いクロックレートの２エッジまたは二相クロッキングを
用いる記憶素子を使うときには、特別の注意が必要であ
る。
【００４４】上述のテスト構成は、詳細に上に記述され
た以外の走査テスト装置にも十分使用できる。例えば、
境界走査チェーン５０は、クロック・バス８１の別々の
クロック・ラインから供給され、他の走査チェーン３
０、４０から独立に供給される。さらに、境界走査チェ
ーン中の個々のマルチプレクサ５４、５５は、タップ７
０、ＢＩＳＴコア６０中の制御ロジック６５及び制御バ
ス８５を介して、別々に制御される。その結果、境界走
査チェーン５０は、ディジタルシステム１００の通常動
作の間に、境界条件のサンプリングのために別々に動作
する。
【００４５】上述の実施例において、タップ７０及びＢ
ＩＳＴコア６０は、テストされるディジタル集積回路の
一部として実行され、他のテスト機能は、ＴＡＰ７０を
介してディジタル回路に接続された外部テスト装置によ
って供給される。テスト機能を他の方法で区分すること
も可能である。例えば、タップ及びＢＩＳＴコア機能の
いくつか又は全てがディジタル集積回路外部テスト装置
から外され外部のテスト装置中に置かれ、又は、ある外
部のテスト装置機能をディジタル集積回路の一部として
実装することもできる。多重クロック信号とテスト刺激
パターンを生成し、及び集積回路上のテスト応答パター
ンを圧縮することによって、外部テスト装置とテスト中
のディジタル集積回路の間の高速通信のための要求を減
らすことができる。それにより通常動作速度でディジタ
ル集積回路を高速にテストすることが容易になる。
【００４６】また、ＢＩＳＴコア機能も異なった方法で
構成できる。例えば、上記のＵＳ特許４，５０３，５３
７は、境界走査チェーンとの関連のみで使用される別々
のテスト刺激パターンジェネレータ及び別々のテスト応
答パターン・アナライザを有するテスト・システムを開
示する。
【００４７】ＢＩＳＴコア及びタップ機能もまた異なっ
た方法で構成できる。例えば、タップ７０は、ＩＥＥＥ
１１４９．１テスト・インターフェースである必要はな
い。どのような適切なテスト・インターフェースでもよ
い。テスト刺激パターンジェネレータ６３及びテスト応
答パターン処理装置６４は、ＬＦＳＲ以外の形式のもの
でもよい。例えば、それらは、セルラ・オートマータを
用いることができる。多重クロックジェネレータ６１
は、基本クロック信号を、システム・クロックから受信
する代わりに、外部テスト装置から受信することもでき
る。
【００４８】
【発明の効果】本発明は、以上のように構成されている
ために、通常動作の間、異なる記憶素子が異なるレート
で供給されるディジタル集積回路のようなディジタルシ
ステムを容易にテストすることができる効果を有する。
【図面の簡単な説明】
【図１】本発明の一実施例による走査可能な記憶素子の
概略ブロック図である。
【図２】図１の走査可能な記憶素子の拡大ブロック図で
あり、その中で記憶素子は走査テストが可能なシステム
をつくるために論理素子回路に接続される。
【図３】本発明の一実施例によるディジタルシステムの
ブロック図である。
【図４】図３のディジタルシステムのテストに使用され
る信号のタイミング図である。
【図５】図３の走査チェーン部の一実施例の拡大図であ
る。
【図６】図３の走査チェーン部の他の実施例の拡大図で
ある。
【図７】図３のディジタルシステムのテストに使用され
る他の信号を示すタイミング図である。
【図８】図３のディジタルシステムのテストに使用され
るさらに他の信号を示すタイミング図である。
【符号の説明】
１０ 記憶素子 １０’変形記憶素子 １０”送信記憶素子 １２ マルチプレクサ １４ フリップフロップ １８ ソフトウェアストア ２０ 論理素子回路 ３０ 走査チェーン ４０ 走査チェーン ５０ 境界走査チェーン ５１ 入力端子 ５２ 出力端子 ５４ マルチプレクサ ５５ マルチプレクサ ６０ ＢＩＳＴコア ６１ 多重クロックジェネレータ ６２ 構成コントローラ ６３ テスト刺激パターンジェネレータ ６４ テスト応答パターン処理装置 ６５ 制御ロジック ７０ テスト・アクセスポート（ＴＡＰ） ７２ テスト入力端子 ７４ テスト出力端子 １００ ディジタルシステム
───────────────────────────────────────────────────── フロントページの続き (72)発明者 アブ・サリーム・マフムダル・ハッサン カナダ国，ケイ２ビー，８ジー２，オン タリオ，ネピーン，ウッドリッジ クレ ッセント ＃601−230 (72)発明者 ドワイン・ミカエル・ブレク カナダ国，ケイ２エイチ，５エイ３，オ ンタリオ，ネピーン，メイプルハースト アベニュー 19 (72)発明者 スティーブン・ケネス・サンター カナダ国，ケイ２エイチ，６ジェイ２, オンタリオ，ネピーン，アルベザ スト リート 118 (56)参考文献 特開 平４−225179（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G01R 31/28 G06F 11/22 310

Claims (19)

    (57)【特許請求の範囲】
  1. 【請求項１】 複数の走査可能な記憶素子と、少なくと
    も一つの論理素子からなる論理素子回路で構成されるデ
    ィジタルシステムをテストする装置において： 走査モードで、記憶素子が複数の走査チェーンを含むよ
    うに構成され、 各クロックレートで、テスト刺激パターンを各走査チェ
    ーンに供給し、少なくとも２つのクロックレートは互い
    に異なり、 通常動作モードで、各クロックレートの最高レートで少
    なくとも１クロックサイクルの間、記憶素子が論理素子
    回路に相互接続されように構成され、 記憶素子を走査モードに構成し、 各クロックレートで各走査チェーンからテスト応答パタ
    ーンを供給する、ことを特徴とするディジタルシステム
    をテストするための装置。
  2. 【請求項２】 請求項１の装置において： テスト刺激パターンは、各走査入力期間の間に、各走査
    チェーンに供給され、各走査入力期間は、複数のクロッ
    ク・サイクルで、最高のクロックレート部分で重複し、 各走査チェーンの記憶素子は、各通常モード期間の間、
    通常動作モードに構成され、全ての各走査入力期間は最
    高のクロックレート部分と少なくとも１クロック・サイ
    クル間重複し、 テスト応答パターンは、各走査出力期間の間、各走査チ
    ェーンから供給され、全ての各走査出力期間は最高のク
    ロックレート部分で複数のクロック・サイクル間重複す
    ることを特徴とするディジタルシステムをテストするた
    めの装置。
  3. 【請求項３】 請求項２の装置において： 各走査チェーンに対する各通常モード期間は、最高のク
    ロックレートにおける一つのクロック・サイクルである
    ことを特徴とするディジタルシステムをテストするため
    の装置。
  4. 【請求項４】 請求項２の装置において： 各走査チェーンに対する各通常モード期間は、その走査
    チェーンの各クロックレートにおいて一つのクロック・
    サイクルであることを特徴とするディジタルシステムを
    テストするための装置。
  5. 【請求項５】 請求項２の装置において：さらに、 走査チェーンの最高のクロックレートで動作し、テスト
    刺激パターンを生成する手段と、 走査チェーンの各クロックレートの最高のレートで動作
    するテスト符号処理装置でテスト応答パターンを処理す
    る手段とを備えたことを特徴とするディジタルシステム
    をテストするための装置。
  6. 【請求項６】 請求項５の装置において： 各走査チェーンは、通常動作の間に各クロックレートが
    供給される記憶素子から構成され、 各走査チェーンの各クロックレートは、対応する記憶素
    子の通常動作の各クロックレートとほぼ等しいことを特
    徴とするディジタルシステムをテストするための装置。
  7. 【請求項７】 請求項５の装置において：さらに、 各クロックレートの最高レートで動作する第１のクロッ
    ク信号を供給する手段と、 前記第１のクロック信号から、他の各クロックレートで
    動作する各クロック信号を発生させる手段とを備えたこ
    とを特徴とするディジタルシステムをテストするための
    装置。
  8. 【請求項８】 請求項７の装置において：さらに、 記憶素子が通常動作モードに構成されるとき、第１クロ
    ック信号の共通周期の間に全ての記憶素子をアップデー
    トする手段を備えたことを特徴とするディジタルシステ
    ムをテストするための装置。
  9. 【請求項９】 請求項７の装置において： 第１のクロック信号は第１のパルス幅を有するパルスを
    含み、 クロック信号を発生する手段は、第１クロック信号から
    他の各クロックレートで動作しているクロック信号を発
    生し、その発生されたクロック信号は第１のパルス幅を
    有するパルスで構成されることを特徴とするディジタル
    システムをテストするための装置。
  10. 【請求項１０】 請求項３の装置において：前のテストパターンシーケンスよりも長くない一連の後
    続のテストパターンシーケンスを繰り返す手段と、 各テストパターンシーケンスから得られるテスト符号を
    予想テスト符号と比較する手段とを備え、 テストパターンシーケンスから得られたテスト符号が、
    テストパターンシーケンスに対する予想テスト符号に対
    応しない場合は、一連のテストパターンシーケンスを阻
    止することを特徴とするディジタルシステムをテストす
    る装置。
  11. 【請求項１１】 少なくとも１つの論理素子からなる論
    理素子回路と、通常 動作モードでは、論理素子回路と相互接続され、走
    査モードでは、複数の走査チェーンを構成するために接
    続される複数の走査可能な記憶素子と、各 クロックレートにおいて各走査チェーンの内外からテ
    ストパターンを供給するための、少なくとも２つのクロ
    ックレートが互いに異なる多重クロック信号を発生する
    多重クロックジェネレータと、 記 憶素子を走査モードに構成し、各クロックレートでテ
    スト刺激パターンを各走査チェーンに供給し、および最
    高クロックレートで少なくとも１クロックサイクルの間
    記憶素子を通常動作モードに再構成し、各クロックレー
    トで各走査チェーンからのテスト応答パターンを供給す
    る構成コントローラとを含むことを特徴とするディジタ
    ルシステムをテストするためのシステム。
  12. 【請求項１２】 請求項１１のシステムにおいて：さら
    に、 走査チェーンに供給するためのテスト刺激パターンを発
    生するために走査チェーンの各クロックレートの最高の
    レートで動作可能なテスト刺激パターンジェネレータ
    と、 走査チェーンから供給されたテスト応答パターンを処理
    するために走査チェーンの各クロックレートの最高のレ
    ートで動作可能なテスト応答パター処理装置とを含むこ
    とを特徴とするディジタルシステムをテストするための
    システム。
  13. 【請求項１３】 請求項１２のシステムに論理素子回路
    の入力を外部ネットワークへ接続するための少なくとも
    一つの入力端子を有し、論理素子回路の出力を外部ネッ
    トワークに接続するための少なくとも一つの出力端子を
    有する集積回路を組み込んだシステムにおいて： さらに、各入力端子のための各走査可能な記憶素子と、 各入力端子に印加されたデータと、各走査可能な記憶素
    子にストアされたデータとの間で選択し、論理素子回路
    の対応の入力に印加するように動作する各入力データ・
    セレクタと、 各出力端子のための各走査可能な記憶素子と、論理素子回路 の各出力端子に印加されたデータと、各走
    査可能な記憶素子にストアされたデータとの間で選択
    し、対応の出力端子に印加するように動作する各出力デ
    ータ・セレクタとを含むことを特徴とするディジタルシ
    ステムをテストするためのシステム。
  14. 【請求項１４】 請求項１３のシステムにおいて： 走査可能な記憶素子が走査モードに構成されるときに、
    各入力端子及び各出力端子に対する各走査可能な記憶素
    子は、少なくとも一つの境界走査チェーンを形成するよ
    うに接続されることを特徴とするディジタルシステムを
    テストするためのシステム。
  15. 【請求項１５】 請求項１４のシステムにおいて：前記 境界走査チェーンは、他の走査チェーンと異なるク
    ロックが供給されることを特徴とするディジタルシステ
    ムをテストするためのシステム。
  16. 【請求項１６】 請求項１３のシステムにおいて： さらに、テスト・アクセスポートを含み、そのテスト・
    アクセスポートは外部テスタから制御信号を受信するた
    めの少なくとも一つの入力端子に、及び外部テスタにテ
    スト結果を送出するための少なくとも一つの出力端子に
    結合されていることを特徴とするディジタルシステムを
    テストするためのシステム。
  17. 【請求項１７】 請求項１２のシステムにおいて： 多重クロックジェネレータは、各クロックレートの最高
    レートで動作するクロック信号から他の各クロックレー
    トのクロック信号を発生させることを特徴とするディジ
    タルシステムをテストするためのシステム。
  18. 【請求項１８】 請求項１７のシステムにおいて： 多重クロックジェネレータは、少なくとも前記各クロッ
    クレートのうちの１つを用いて、各クロックレートで動
    作する走査チェーン内でエッジ・トリガ・フリップフロ
    ップタイプの記憶素子用の二位相クロック信号を発生さ
    せることを特徴とする各ディジタルシステムをテストす
    るためのシステム。
  19. 【請求項１９】 請求項１１のシステムにおいて： 記憶素子が通常動作モードに構成されたとき、第１のク
    ロックレートが供給された第１の走査チェーンの第１の
    記憶素子は、データを、論理素子回路を介して、第１の
    クロックレートより低い第２のクロックレートが供給さ
    れた第２の走査チェーンの第２の記憶素子に供給し、 第２の走査チェーンの走査可能な記憶素子は、エッジ・
    トリガ・フリップフロップであることを特徴とするディ
    ジタルシステムをテストするためのシステム。
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Families Citing this family (102)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05273311A (ja) * 1992-03-24 1993-10-22 Nec Corp 論理集積回路
DE4318422A1 (de) * 1993-06-03 1994-12-08 Philips Patentverwaltung Integrierte Schaltung mit Registerstufen
US5490151A (en) * 1993-07-26 1996-02-06 At&T Corp. Boundary scan cell
US5500861A (en) * 1994-01-27 1996-03-19 Convex Computer Corporation Scanning, circuits, systems and methods
US5636227A (en) * 1994-07-08 1997-06-03 Advanced Risc Machines Limited Integrated circuit test mechansim and method
US5617427A (en) * 1994-10-18 1997-04-01 Matsushita Electcric Industrial Co., Ltd. Method for generating test sequences for detecting faults in target scan logical blocks
US5535164A (en) * 1995-03-03 1996-07-09 International Business Machines Corporation BIST tester for multiple memories
US5675545A (en) * 1995-09-08 1997-10-07 Ambit Design Systems, Inc. Method of forming a database that defines an integrated circuit memory with built in test circuitry
US5721863A (en) * 1996-01-29 1998-02-24 International Business Machines Corporation Method and structure for accessing semi-associative cache memory using multiple memories to store different components of the address
US5748645A (en) * 1996-05-29 1998-05-05 Motorola, Inc. Clock scan design from sizzle global clock and method therefor
US5659312A (en) * 1996-06-14 1997-08-19 Logicvision, Inc. Method and apparatus for testing digital to analog and analog to digital converters
US5668817A (en) * 1996-07-11 1997-09-16 Northern Telecom Limited Self-testable digital signal processor and method for self-testing of integrating circuits including DSP data paths
US6018815A (en) * 1996-10-18 2000-01-25 Samsung Electronics Co., Ltd. Adaptable scan chains for debugging and manufacturing test purposes
CA2219847C (en) * 1996-11-20 2000-10-03 Logicvision, Inc. Method and apparatus for scan testing digital circuits
US5835401A (en) * 1996-12-05 1998-11-10 Cypress Semiconductor Corporation Dram with hidden refresh
EP0912904A2 (en) * 1997-04-24 1999-05-06 Koninklijke Philips Electronics N.V. Method for making a digital circuit testable via scan test
DE19724892C2 (de) * 1997-06-12 1999-06-02 Siemens Nixdorf Inf Syst Testverfahren, Testwerkzeuge und Testautomat für den Produktionstest einer digitalen Schaltunsanordnung sowie für diesen Test geeignete Schaltungsanordnung
FR2764991B1 (fr) * 1997-06-24 1999-09-03 Sgs Thomson Microelectronics Procede de test fonctionnel et circuit comprenant des moyens de mise en oeuvre du procede
DE59813158D1 (de) * 1997-09-18 2005-12-08 Infineon Technologies Ag Verfahren zum Testen einer elektronischen Schaltung
US6023778A (en) * 1997-12-12 2000-02-08 Intel Corporation Method and apparatus for utilizing mux scan flip-flops to test speed related defects by delaying an active to inactive transition of a scan mode signal
CA2226061C (en) 1997-12-31 2002-05-28 Logicvision, Inc. Method and apparatus for controlling power level during bist
US7155646B2 (en) * 1999-02-10 2006-12-26 Texas Instruments Incorporated Tap and test controller with separate enable inputs
US6966021B2 (en) * 1998-06-16 2005-11-15 Janusz Rajski Method and apparatus for at-speed testing of digital circuits
WO2000065364A1 (fr) * 1999-04-23 2000-11-02 Hitachi, Ltd. Ci a semi-conducteur et son procede d'elaboration
US6327684B1 (en) 1999-05-11 2001-12-04 Logicvision, Inc. Method of testing at-speed circuits having asynchronous clocks and controller for use therewith
EP1087233A1 (de) * 1999-09-23 2001-03-28 Infineon Technologies AG Verfahren und Anordnung zum datenschützenden Selbsttest für Microcontroller
US6671842B1 (en) * 1999-10-21 2003-12-30 Lsi Logic Corporation Asynchronous bist for embedded multiport memories
US6442722B1 (en) * 1999-10-29 2002-08-27 Logicvision, Inc. Method and apparatus for testing circuits with multiple clocks
US7493540B1 (en) 1999-11-23 2009-02-17 Jansuz Rajski Continuous application and decompression of test patterns to a circuit-under-test
US9664739B2 (en) 1999-11-23 2017-05-30 Mentor Graphics Corporation Continuous application and decompression of test patterns and selective compaction of test responses
US8533547B2 (en) 1999-11-23 2013-09-10 Mentor Graphics Corporation Continuous application and decompression of test patterns and selective compaction of test responses
US6684358B1 (en) * 1999-11-23 2004-01-27 Janusz Rajski Decompressor/PRPG for applying pseudo-random and deterministic test patterns
US6874109B1 (en) 1999-11-23 2005-03-29 Janusz Rajski Phase shifter with reduced linear dependency
US6327687B1 (en) 1999-11-23 2001-12-04 Janusz Rajski Test pattern compression for an integrated circuit test environment
US6353842B1 (en) 1999-11-23 2002-03-05 Janusz Rajski Method for synthesizing linear finite state machines
JP3845016B2 (ja) * 1999-11-23 2006-11-15 メンター・グラフィクス・コーポレーション テスト中回路技術分野へのテストパターンの連続的な適用およびデコンプレッション
US9134370B2 (en) 1999-11-23 2015-09-15 Mentor Graphics Corporation Continuous application and decompression of test patterns and selective compaction of test responses
US6557129B1 (en) * 1999-11-23 2003-04-29 Janusz Rajski Method and apparatus for selectively compacting test responses
US6625559B1 (en) * 2000-05-01 2003-09-23 Hewlett-Packard Development Company, L.P. System and method for maintaining lock of a phase locked loop feedback during clock halt
US6668347B1 (en) * 2000-05-08 2003-12-23 Intel Corporation Built-in self-testing for embedded memory
US6510534B1 (en) 2000-06-29 2003-01-21 Logicvision, Inc. Method and apparatus for testing high performance circuits
DE10038327A1 (de) 2000-08-05 2002-02-14 Philips Corp Intellectual Pty Integrierter Schaltkreis mit Selbsttest-Schaltung
DE10039001A1 (de) * 2000-08-10 2002-02-21 Philips Corp Intellectual Pty Anordnung zum Testen eines integrierten Schaltkreises
US6622274B1 (en) * 2000-09-05 2003-09-16 Advanced Micro Devices, Inc. Method of micro-architectural implementation on bist fronted state machine utilizing ‘death logic’ state transition for area minimization
JP2002174662A (ja) * 2000-12-06 2002-06-21 Hitachi Ltd 半導体集積回路装置とそのテスト方法
US6763489B2 (en) 2001-02-02 2004-07-13 Logicvision, Inc. Method for scan testing of digital circuit, digital circuit for use therewith and program product for incorporating test methodology into circuit description
US8769359B2 (en) 2001-02-15 2014-07-01 Syntest Technologies, Inc. Multiple-capture DFT system for detecting or locating crossing clock-domain faults during self-test or scan-test
US7007213B2 (en) * 2001-02-15 2006-02-28 Syntest Technologies, Inc. Multiple-capture DFT system for detecting or locating crossing clock-domain faults during self-test or scan-test
US8091002B2 (en) 2001-02-15 2012-01-03 Syntest Technologies, Inc. Multiple-capture DFT system to reduce peak capture power during self-test or scan test
JP3851782B2 (ja) 2001-03-07 2006-11-29 株式会社東芝 半導体集積回路及びそのテスト方法
US6954887B2 (en) * 2001-03-22 2005-10-11 Syntest Technologies, Inc. Multiple-capture DFT system for scan-based integrated circuits
GB0119300D0 (en) * 2001-08-08 2001-10-03 Koninkl Philips Electronics Nv Delay fault test circuitry and related method
US6836865B2 (en) * 2001-10-09 2004-12-28 International Business Machines Corporation Method and apparatus for facilitating random pattern testing of logic structures
US20030084390A1 (en) * 2001-10-26 2003-05-01 Mentor Graphics Corporation At-speed test using on-chip controller
US6816991B2 (en) * 2001-11-27 2004-11-09 Sun Microsystems, Inc. Built-in self-testing for double data rate input/output
US7444567B2 (en) * 2002-04-09 2008-10-28 Syntest Technologies, Inc. Method and apparatus for unifying self-test with scan-test during prototype debug and production test
US6983398B2 (en) * 2002-04-24 2006-01-03 Hewlett-Packard Development Company, L.P. Testing processors
JP2005528596A (ja) * 2002-05-06 2005-09-22 ネクステスト システムズ コーポレイション マルチタスク・アルゴリズミック・パターン・ジェネレータを有する半導体試験システム
JP2004157090A (ja) * 2002-11-08 2004-06-03 Matsushita Electric Ind Co Ltd パス遅延測定回路
US7805638B2 (en) * 2003-06-18 2010-09-28 Nethra Imaging, Inc. Multi-frequency debug network for a multiprocessor array
US7210059B2 (en) 2003-08-19 2007-04-24 Micron Technology, Inc. System and method for on-board diagnostics of memory modules
US7310752B2 (en) * 2003-09-12 2007-12-18 Micron Technology, Inc. System and method for on-board timing margin testing of memory modules
US7120743B2 (en) * 2003-10-20 2006-10-10 Micron Technology, Inc. Arbitration system and method for memory responses in a hub-based memory system
GB0330076D0 (en) * 2003-12-27 2004-02-04 Koninkl Philips Electronics Nv Delay fault test circuitry and related method
US7216196B2 (en) * 2003-12-29 2007-05-08 Micron Technology, Inc. Memory hub and method for memory system performance monitoring
US7409613B2 (en) * 2004-01-08 2008-08-05 International Business Machines Corporation Simultaneous AC logic self-test of multiple clock domains
US7146587B2 (en) * 2004-01-08 2006-12-05 International Business Machines Corporation Scalable logic self-test configuration for multiple chips
US7424656B2 (en) * 2004-04-22 2008-09-09 Logicvision, Inc. Clocking methodology for at-speed testing of scan circuits with synchronous clocks
US7310748B2 (en) 2004-06-04 2007-12-18 Micron Technology, Inc. Memory hub tester interface and method for use thereof
DE102004027860A1 (de) * 2004-06-08 2006-01-05 Siemens Ag Testverfahren und Testvorrichtung zum Testen einer integrierten Schaltung
WO2006064300A1 (en) * 2004-12-13 2006-06-22 Infineon Technologies Ag Circuitry and method for an at-speed scan test
US7266745B2 (en) * 2005-02-02 2007-09-04 Kabushiki Kaisha Toshiba Programmable scan shift speed control for LBIST
US20060195288A1 (en) * 2005-02-12 2006-08-31 International Business Machines Corporation Method for at speed testing of multi-clock domain chips
JP2006329810A (ja) * 2005-05-26 2006-12-07 Nec Electronics Corp 半導体集積回路及びそのテスト方法
US7475311B2 (en) * 2005-08-30 2009-01-06 Kabushiki Kaisha Toshiba Systems and methods for diagnosing rate dependent errors using LBIST
US8327204B2 (en) * 2005-10-27 2012-12-04 Dft Microsystems, Inc. High-speed transceiver tester incorporating jitter injection
US7478300B2 (en) * 2006-04-28 2009-01-13 International Business Machines Corporation Method for testing functional boundary logic at asynchronous clock boundaries of an integrated circuit device
US7681091B2 (en) * 2006-07-14 2010-03-16 Dft Microsystems, Inc. Signal integrity measurement systems and methods using a predominantly digital time-base generator
US20080192814A1 (en) * 2007-02-09 2008-08-14 Dft Microsystems, Inc. System and Method for Physical-Layer Testing of High-Speed Serial Links in their Mission Environments
US7877551B2 (en) * 2007-06-26 2011-01-25 International Business Machines Corporation Programmable partitioning for high-performance coherence domains in a multiprocessor system
US8032892B2 (en) * 2007-06-26 2011-10-04 International Business Machines Corporation Message passing with a limited number of DMA byte counters
US8010875B2 (en) 2007-06-26 2011-08-30 International Business Machines Corporation Error correcting code with chip kill capability and power saving enhancement
US8230433B2 (en) 2007-06-26 2012-07-24 International Business Machines Corporation Shared performance monitor in a multiprocessor system
US8509255B2 (en) 2007-06-26 2013-08-13 International Business Machines Corporation Hardware packet pacing using a DMA in a parallel computer
US7802025B2 (en) 2007-06-26 2010-09-21 International Business Machines Corporation DMA engine for repeating communication patterns
US7886084B2 (en) 2007-06-26 2011-02-08 International Business Machines Corporation Optimized collectives using a DMA on a parallel computer
US7793038B2 (en) 2007-06-26 2010-09-07 International Business Machines Corporation System and method for programmable bank selection for banked memory subsystems
US8140925B2 (en) * 2007-06-26 2012-03-20 International Business Machines Corporation Method and apparatus to debug an integrated circuit chip via synchronous clock stop and scan
US8458282B2 (en) 2007-06-26 2013-06-04 International Business Machines Corporation Extended write combining using a write continuation hint flag
US7984448B2 (en) * 2007-06-26 2011-07-19 International Business Machines Corporation Mechanism to support generic collective communication across a variety of programming models
US8103832B2 (en) * 2007-06-26 2012-01-24 International Business Machines Corporation Method and apparatus of prefetching streams of varying prefetch depth
US7827391B2 (en) 2007-06-26 2010-11-02 International Business Machines Corporation Method and apparatus for single-stepping coherence events in a multiprocessor system under software control
US8756350B2 (en) 2007-06-26 2014-06-17 International Business Machines Corporation Method and apparatus for efficiently tracking queue entries relative to a timestamp
US8468416B2 (en) 2007-06-26 2013-06-18 International Business Machines Corporation Combined group ECC protection and subgroup parity protection
US8108738B2 (en) 2007-06-26 2012-01-31 International Business Machines Corporation Data eye monitor method and apparatus
US7917319B2 (en) * 2008-02-06 2011-03-29 Dft Microsystems Inc. Systems and methods for testing and diagnosing delay faults and for parametric testing in digital circuits
US8095837B2 (en) * 2008-03-19 2012-01-10 International Business Machines Corporation Method and apparatus for improving random pattern testing of logic structures
US7839155B2 (en) * 2008-12-15 2010-11-23 Texas Instruments Incorporated Methods and apparatus to analyze on-chip controlled integrated circuits
US8918689B2 (en) * 2010-07-19 2014-12-23 Stmicroelectronics International N.V. Circuit for testing integrated circuits
KR101918627B1 (ko) * 2012-04-04 2018-11-15 삼성전자 주식회사 데이터 수신장치 및 그 테스트 방법
US10162005B1 (en) 2017-08-09 2018-12-25 Micron Technology, Inc. Scan chain operations
US10946287B2 (en) * 2018-09-27 2021-03-16 King.Com Ltd. Method and apparatus controlling a user interface

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3781829A (en) * 1972-06-16 1973-12-25 Ibm Test pattern generator
US4503537A (en) * 1982-11-08 1985-03-05 International Business Machines Corporation Parallel path self-testing system
US4849702A (en) * 1983-08-01 1989-07-18 Schlumberger Techologies, Inc. Test period generator for automatic test equipment
US4759021A (en) * 1985-01-31 1988-07-19 Hitachi, Ltd. Test pattern generator
JPS63243890A (ja) * 1987-03-31 1988-10-11 Toshiba Corp 半導体集積回路装置
US4945536A (en) * 1988-09-09 1990-07-31 Northern Telecom Limited Method and apparatus for testing digital systems
US4912340A (en) * 1988-10-21 1990-03-27 Northern Telecom Circuit for generating non-overlapping two-phase clocks
US5043986A (en) * 1989-05-18 1991-08-27 At&T Bell Laboratories Method and integrated circuit adapted for partial scan testability
US5265102A (en) * 1989-06-16 1993-11-23 Advantest Corporation Test pattern generator
US5159598A (en) * 1990-05-03 1992-10-27 General Electric Company Buffer integrated circuit providing testing interface

Also Published As

Publication number Publication date
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