JP2002174662A - 半導体集積回路装置とそのテスト方法 - Google Patents
半導体集積回路装置とそのテスト方法Info
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- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/36—Data generation devices, e.g. data inverters
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/319—Tester hardware, i.e. output processing circuits
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- General Physics & Mathematics (AREA)
- Tests Of Electronic Circuits (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】
【課題】 高密度で高性能及び高信頼性とテスト時間の
短縮化を図った半導体集積回路装置とそのテスト方法を
提供する。 【解決手段】 クロック信号に従って動作する内部回路
に入力されるテストパタンを保持する第１のラッチ回路
及び上記テストパタンに対応した内部回路の出力信号を
保持する第２のラッチ回路を含むテスト回路を備え、上
記テスト回路において、上記内部回路へのクロック信号
の供給開始時に電源線に発生するノイズ周波数よりも高
い周波数にされたクロック信号を上記内部回路及びテス
ト回路に継続的に供給した状態で、上記第１のラッチ回
路へのテストパタンの入力動作と、上記第２のラッチ回
路に保持された出力信号の出力動作とを上記クロック信
号に対応し、かつその周期よりも長い周期により行う。
短縮化を図った半導体集積回路装置とそのテスト方法を
提供する。 【解決手段】 クロック信号に従って動作する内部回路
に入力されるテストパタンを保持する第１のラッチ回路
及び上記テストパタンに対応した内部回路の出力信号を
保持する第２のラッチ回路を含むテスト回路を備え、上
記テスト回路において、上記内部回路へのクロック信号
の供給開始時に電源線に発生するノイズ周波数よりも高
い周波数にされたクロック信号を上記内部回路及びテス
ト回路に継続的に供給した状態で、上記第１のラッチ回
路へのテストパタンの入力動作と、上記第２のラッチ回
路に保持された出力信号の出力動作とを上記クロック信
号に対応し、かつその周期よりも長い周期により行う。
Description
【０００１】
【発明の属する技術分野】この発明は、半導体集積回路
装置とそのテスト方法に関し、特に高周波数のクロック
信号で動作する大規模集積回路装置とそのテスト方法に
利用して有効な技術に関するものである。
装置とそのテスト方法に関し、特に高周波数のクロック
信号で動作する大規模集積回路装置とそのテスト方法に
利用して有効な技術に関するものである。
【０００２】
【従来の技術】大規模集積回路（ＬＳＩ）に搭載された
ＲＡＭ（ランダム・アクセス・メモリ）をテスト回路Ｂ
ＩＳＴを用いてテストするテスト方法として、米国特許
第５１７３９０６号、日本国特許第２６１４４１３号が
ある。上記のテスト方法では、テスト回路ＢＩＳＴにス
キャン回路付きフリップフロップ回路ＦＦを用いること
を提案している。したがって、上記のテスト方法は、
（１）スキャン回路を用いてＲＡＭ一ＢＩＳＴへの設定
を行なう、（２）評価テスタの処理能力を超える高い周
波数のクロックをＬＳＩに印加し、ＲＡＭ−ＢＩＳＴを
用いたＲＡＭテストを行なう、（３）スキャン回路を用
いて（遅いサイクルで）テスト結果を回収するという手
順が用いられる。
ＲＡＭ（ランダム・アクセス・メモリ）をテスト回路Ｂ
ＩＳＴを用いてテストするテスト方法として、米国特許
第５１７３９０６号、日本国特許第２６１４４１３号が
ある。上記のテスト方法では、テスト回路ＢＩＳＴにス
キャン回路付きフリップフロップ回路ＦＦを用いること
を提案している。したがって、上記のテスト方法は、
（１）スキャン回路を用いてＲＡＭ一ＢＩＳＴへの設定
を行なう、（２）評価テスタの処理能力を超える高い周
波数のクロックをＬＳＩに印加し、ＲＡＭ−ＢＩＳＴを
用いたＲＡＭテストを行なう、（３）スキャン回路を用
いて（遅いサイクルで）テスト結果を回収するという手
順が用いられる。
【０００３】上記のように従来技術では、評価テスタの
処理能力を超える高い周波数サイクルでＲＡＭテストを
行なう場合、まず最初に評価テスタの処理しうる周波数
のサイクルでクロックを印加して、ＲＡＭ−ＢＩＳＴの
レジスタに対して設定を行ない、しかる後に、クロック
サイクルをＲＡＭをテストしたい周波数に高速化する、
もしくは、１度クロックを停止させた後にあらためて所
望の周波数のクロックを印加し、ＲＡＭテストを行な
う。また、ＲＡＭテスト後のテスト結果回収のために
は、ＲＡＭテストを行なったクロックサイクルの周波数
を評価テスタの処理しうる周波数のサイクルに減速させ
る。または、１度クロックを停止させた後に、あらため
て評価テスタの処理しうる周波数サイクルのクロックを
印加して、ＲＡＭテスト結果が格納されているレジスタ
の値を回収する。
処理能力を超える高い周波数サイクルでＲＡＭテストを
行なう場合、まず最初に評価テスタの処理しうる周波数
のサイクルでクロックを印加して、ＲＡＭ−ＢＩＳＴの
レジスタに対して設定を行ない、しかる後に、クロック
サイクルをＲＡＭをテストしたい周波数に高速化する、
もしくは、１度クロックを停止させた後にあらためて所
望の周波数のクロックを印加し、ＲＡＭテストを行な
う。また、ＲＡＭテスト後のテスト結果回収のために
は、ＲＡＭテストを行なったクロックサイクルの周波数
を評価テスタの処理しうる周波数のサイクルに減速させ
る。または、１度クロックを停止させた後に、あらため
て評価テスタの処理しうる周波数サイクルのクロックを
印加して、ＲＡＭテスト結果が格納されているレジスタ
の値を回収する。
【０００４】
【発明が解決しようとする課題】近年のＬＳＩ内素子の
高密度化と各素子の動作高速化により、ＬＳＩの動作電
源ノイズは増加する方向にある。本願発明者等において
は、クロック印加開始時と停止時には、電源に対するＬ
ＳＩのインピーダンスが急変するので大きな電源ノイズ
が発生することを見い出した。この電源ノイズは、ＬＳ
Ｉ内のレジスタのデータを不慮に書き換える恐れがあ
る。したがって、このような電源ノイズによりレジスタ
の誤書き込みが発生した場合、上記ＲＡＭ−ＢＩＳＴの
設定情報は破壊されて正常テスト動作が期待できない。
また、テスト結果情報も同様に破壊されて正しいテスト
結果が得られない。つまり、前記の公知例ではクロック
信号の供給や停止、あるいはクロック周波数の変化時に
発生する電源ノイズによる誤動作への対策について考慮
されていない。
高密度化と各素子の動作高速化により、ＬＳＩの動作電
源ノイズは増加する方向にある。本願発明者等において
は、クロック印加開始時と停止時には、電源に対するＬ
ＳＩのインピーダンスが急変するので大きな電源ノイズ
が発生することを見い出した。この電源ノイズは、ＬＳ
Ｉ内のレジスタのデータを不慮に書き換える恐れがあ
る。したがって、このような電源ノイズによりレジスタ
の誤書き込みが発生した場合、上記ＲＡＭ−ＢＩＳＴの
設定情報は破壊されて正常テスト動作が期待できない。
また、テスト結果情報も同様に破壊されて正しいテスト
結果が得られない。つまり、前記の公知例ではクロック
信号の供給や停止、あるいはクロック周波数の変化時に
発生する電源ノイズによる誤動作への対策について考慮
されていない。
【０００５】上記クロック停止／開始時に電源ノイズが
発生するメカニズムを検討した結果、次のことが原因で
あると推測される。前記のようにＬＳＩの高密度化によ
り、ＬＳＩに搭載されるフリップフロップ回路ＦＦ数
（＝クロック信号に接続される素子数）が膨大となった
場合、クロック信号の供給を開始したときに消費される
電流が、上記のＬＳＩの高密度化により増大する。電源
ノイズ（電源電圧や接地電位の揺れ）は、消費電流変化
と電源給電系の持つインピーダンスとの積に比例する。
つまり、消費電流の変化が大きい程、また、電源系のイ
ンピーダンスが高い程電源ノイズは増大する。半導体ウ
ェハ上に完成されたＬＳＩのテスト時は「針当て」など
の方法で給電を行なうので、実際の製品で使用する場合
よりも電源系のインピーダンスが高い場合が多いため
に、上記の電源ノイズはより深刻な問題となる。
発生するメカニズムを検討した結果、次のことが原因で
あると推測される。前記のようにＬＳＩの高密度化によ
り、ＬＳＩに搭載されるフリップフロップ回路ＦＦ数
（＝クロック信号に接続される素子数）が膨大となった
場合、クロック信号の供給を開始したときに消費される
電流が、上記のＬＳＩの高密度化により増大する。電源
ノイズ（電源電圧や接地電位の揺れ）は、消費電流変化
と電源給電系の持つインピーダンスとの積に比例する。
つまり、消費電流の変化が大きい程、また、電源系のイ
ンピーダンスが高い程電源ノイズは増大する。半導体ウ
ェハ上に完成されたＬＳＩのテスト時は「針当て」など
の方法で給電を行なうので、実際の製品で使用する場合
よりも電源系のインピーダンスが高い場合が多いため
に、上記の電源ノイズはより深刻な問題となる。
【０００６】本願発明者らは、最先端の製品開発の中で
このような電源ノイズの問題に直面した。本願発明者ら
の実験では、クロック信号の供給を開始した瞬間に電源
電圧１．５Ｖに対して０．７Ｖ振幅で約１０ＭＨｚのよ
うな電源ノイズの発生することが観測された。このよう
な電源ノイズの発生する環境では、ＬＳＩ内部のレジス
タのデータが破壊されてしまい、正しいＬＳＩテストを
実施することは困難である。このことは、前記従来技術
のように周波数を切り替えて評価テスタの処理しうる周
波数まで低くしてゆつくりと動作させるようなアプロ一
チでも、電源ノイズを減らすことができないことを意味
する。このような電源ノイズを根本的に低減するため
に、電源系のインピーダンスを減らす目的で、ＬＳＩ内
にハイパスコンデンサを埋め込むことが一般的に行なわ
れているが、これにはチップ上に膨大な必要を割り当て
ることとなり、しかも必ずしも十分な解決とはならない
場合が多い。
このような電源ノイズの問題に直面した。本願発明者ら
の実験では、クロック信号の供給を開始した瞬間に電源
電圧１．５Ｖに対して０．７Ｖ振幅で約１０ＭＨｚのよ
うな電源ノイズの発生することが観測された。このよう
な電源ノイズの発生する環境では、ＬＳＩ内部のレジス
タのデータが破壊されてしまい、正しいＬＳＩテストを
実施することは困難である。このことは、前記従来技術
のように周波数を切り替えて評価テスタの処理しうる周
波数まで低くしてゆつくりと動作させるようなアプロ一
チでも、電源ノイズを減らすことができないことを意味
する。このような電源ノイズを根本的に低減するため
に、電源系のインピーダンスを減らす目的で、ＬＳＩ内
にハイパスコンデンサを埋め込むことが一般的に行なわ
れているが、これにはチップ上に膨大な必要を割り当て
ることとなり、しかも必ずしも十分な解決とはならない
場合が多い。
【０００７】本願発明者らは、上記高密度及び高性能化
したＬＳＩにおいては、電源ノイズの周期がＬＳＩの動
作サイクルに対して比較的低いことに注目した。逆にい
うならば、上記クロック信号の供給を開始した瞬間に発
生するノイズは、前記のように約１０ＭＨｚ程度の周期
を持っており、それよりも十分高い約５００ＭＨｚ〜８
００ＭＨｚのようなクロック信号をＬＳＩに供給した場
合、電源線に発生するノイズが数十ｍＶ程度にしかなら
ないという現象に着目した。この原因は、上記電源ノイ
ズが電源端子での配線抵抗、寄生容量あるいは寄生イン
ダクタンス成分からなる共振回路において、共振周波数
（約１０ＭＨｚ）より高い動作周波数のクロック信号で
は、かかる高い周波数に「追従できなくなる」ことから
ノイズ振幅が減少すると考えられる。実際に、ＬＳＩの
動作サイクル８００ＭＨｚで測定した電源ノイズは数十
ｍＶ程度にしかならないことが実験で確かめられた。こ
のことを利用して、本願発明者においては、高密度、高
性能の半導体集積回路装置とそのテスト方法の開発に至
った。
したＬＳＩにおいては、電源ノイズの周期がＬＳＩの動
作サイクルに対して比較的低いことに注目した。逆にい
うならば、上記クロック信号の供給を開始した瞬間に発
生するノイズは、前記のように約１０ＭＨｚ程度の周期
を持っており、それよりも十分高い約５００ＭＨｚ〜８
００ＭＨｚのようなクロック信号をＬＳＩに供給した場
合、電源線に発生するノイズが数十ｍＶ程度にしかなら
ないという現象に着目した。この原因は、上記電源ノイ
ズが電源端子での配線抵抗、寄生容量あるいは寄生イン
ダクタンス成分からなる共振回路において、共振周波数
（約１０ＭＨｚ）より高い動作周波数のクロック信号で
は、かかる高い周波数に「追従できなくなる」ことから
ノイズ振幅が減少すると考えられる。実際に、ＬＳＩの
動作サイクル８００ＭＨｚで測定した電源ノイズは数十
ｍＶ程度にしかならないことが実験で確かめられた。こ
のことを利用して、本願発明者においては、高密度、高
性能の半導体集積回路装置とそのテスト方法の開発に至
った。
【０００８】この発明の目的は、高密度で高性能及び高
信頼性を実現した半導体集積回路装置とそのテスト方法
を提供することにある。この発明の他の目的は、高密度
で高性能及び高信頼性とテスト時間の短縮化を図った半
導体集積回路装置とそのテスト方法を提供することにあ
る。この発明の前記ならびにそのほかの目的と新規な特
徴は、本明細書の記述および添付図面から明らかになる
であろう。
信頼性を実現した半導体集積回路装置とそのテスト方法
を提供することにある。この発明の他の目的は、高密度
で高性能及び高信頼性とテスト時間の短縮化を図った半
導体集積回路装置とそのテスト方法を提供することにあ
る。この発明の前記ならびにそのほかの目的と新規な特
徴は、本明細書の記述および添付図面から明らかになる
であろう。
【０００９】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、下
記の通りである。クロック信号に従って動作する内部回
路に入力されるテストパタンを保持する第１のラッチ回
路及び上記テストパタンに対応した内部回路の出力信号
を保持する第２のラッチ回路を含むテスト回路を備え、
上記テスト回路において、上記内部回路へのクロック信
号の供給開始時に電源線に発生するノイズ周波数よりも
高い周波数にされたクロック信号を上記内部回路及びテ
スト回路に継続的に供給した状態で、上記第１のラッチ
回路へのテストパタンの入力動作と、上記第２のラッチ
回路に保持された出力信号の出力動作とを上記クロック
信号に対応し、かつその周期よりも長い周期により行
う。
発明のうち代表的なものの概要を簡単に説明すれば、下
記の通りである。クロック信号に従って動作する内部回
路に入力されるテストパタンを保持する第１のラッチ回
路及び上記テストパタンに対応した内部回路の出力信号
を保持する第２のラッチ回路を含むテスト回路を備え、
上記テスト回路において、上記内部回路へのクロック信
号の供給開始時に電源線に発生するノイズ周波数よりも
高い周波数にされたクロック信号を上記内部回路及びテ
スト回路に継続的に供給した状態で、上記第１のラッチ
回路へのテストパタンの入力動作と、上記第２のラッチ
回路に保持された出力信号の出力動作とを上記クロック
信号に対応し、かつその周期よりも長い周期により行
う。
【００１０】本願において開示される発明のうち他の代
表的なものの概要を簡単に説明すれば、下記の通りであ
る。クロック信号に従って動作する内部回路に入力され
るテストパターンを保持する第１のラッチ回路及び上記
テストパターンに対応した内部回路の出力信号を保持す
る第２のラッチ回路を含むテスト回路を用い、上記内部
回路へのクロック信号の供給開始時に電源線に発生する
ノイズ周波数よりも高い周波数にされたクロック信号を
上記内部回路及びテスト回路に継続的に供給し、上記第
１のラッチ回路へのテストパターンの入力動作と、上記
第２のラッチ回路に保持された出力信号の出力動作とを
上記クロック信号に対応し、かつその周期よりも長い周
期により行う。
表的なものの概要を簡単に説明すれば、下記の通りであ
る。クロック信号に従って動作する内部回路に入力され
るテストパターンを保持する第１のラッチ回路及び上記
テストパターンに対応した内部回路の出力信号を保持す
る第２のラッチ回路を含むテスト回路を用い、上記内部
回路へのクロック信号の供給開始時に電源線に発生する
ノイズ周波数よりも高い周波数にされたクロック信号を
上記内部回路及びテスト回路に継続的に供給し、上記第
１のラッチ回路へのテストパターンの入力動作と、上記
第２のラッチ回路に保持された出力信号の出力動作とを
上記クロック信号に対応し、かつその周期よりも長い周
期により行う。
【００１１】
【発明の実施の形態】図１には、この発明に係る半導体
集積回路装置に設けられるテスト回路の一実施例の概略
ブロック図が示されている。この実施例では、半導体集
積回路装置ＬＳＩに形成される図示しない内部回路、例
えば論理回路やメモリ回路に直接的にテストパタンを入
力し、かかるテストパタンに対応した出力信号を取り込
むレジスタ（ａ）ないし（ｄ）と、そのレジスタの選択
回路を構成するレジスタアドレス生成カウンタ、及びレ
ジスタアドレスデコーダからなるテスト回路が設けられ
る。
集積回路装置に設けられるテスト回路の一実施例の概略
ブロック図が示されている。この実施例では、半導体集
積回路装置ＬＳＩに形成される図示しない内部回路、例
えば論理回路やメモリ回路に直接的にテストパタンを入
力し、かかるテストパタンに対応した出力信号を取り込
むレジスタ（ａ）ないし（ｄ）と、そのレジスタの選択
回路を構成するレジスタアドレス生成カウンタ、及びレ
ジスタアドレスデコーダからなるテスト回路が設けられ
る。
【００１２】上記レジスタ（ａ）ないし（ｄ）は、論理
回路をテストするの場合には論理回路の入力と出力の間
に設けらるフリップフロップ回路、メモリ回路をテスト
する場合では入力信号や出力信号を保持するフリップフ
ロップ回路としての機能と、上記テスト動作のためのテ
ストパタンの入力及びかかるテストパタンに対応した論
理回路の出力信号あるいはテストパタンに対応したメモ
リ回路の読み出し信号を取り込む機能とを併せ持つもの
である。
回路をテストするの場合には論理回路の入力と出力の間
に設けらるフリップフロップ回路、メモリ回路をテスト
する場合では入力信号や出力信号を保持するフリップフ
ロップ回路としての機能と、上記テスト動作のためのテ
ストパタンの入力及びかかるテストパタンに対応した論
理回路の出力信号あるいはテストパタンに対応したメモ
リ回路の読み出し信号を取り込む機能とを併せ持つもの
である。
【００１３】データ入力信号、イネーブル信号、書き込
みトリガ信号及びカウントアップ信号とカウンタリセッ
ト信号は、テスト用の入力信号とされる。カウンタリセ
ット信号によりレジスタアドレス生成カウンタをリセッ
トさせ、カウントアップ信号を供給すると、レジスタア
ドレス生成カンウタの計数動作に対応してレジスタ
（ａ）〜（ｄ）を選択するレジスタアドレスを生成す
る。レジスタアドレスデコーダは、上記レジスタアドレ
スを解読し、例えば計数動作に対応させてレジスタ
（ａ）〜（ｄ）の選択信号を形成する。
みトリガ信号及びカウントアップ信号とカウンタリセッ
ト信号は、テスト用の入力信号とされる。カウンタリセ
ット信号によりレジスタアドレス生成カウンタをリセッ
トさせ、カウントアップ信号を供給すると、レジスタア
ドレス生成カンウタの計数動作に対応してレジスタ
（ａ）〜（ｄ）を選択するレジスタアドレスを生成す
る。レジスタアドレスデコーダは、上記レジスタアドレ
スを解読し、例えば計数動作に対応させてレジスタ
（ａ）〜（ｄ）の選択信号を形成する。
【００１４】レジスタ（ａ）〜（ｄ）のＳＤ（セットデ
ータ入力）端子は、共通に接続されて上記データ入力信
号が供給される。レジスタ（ａ）〜（ｄ）のＳＥ（セッ
トイネーブル）端子は、共通に接続されて上記イネーブ
ル信号が供給される。レジスタ（ａ）〜（ｄ）のＳＴ
（セットトリガ）端子は、共通に接続されて上記書き込
みトリガ信号が供給される。上記レジスタ（ａ）〜
（ｄ）のＳＳ（セットセレクト）端子は、上記レジスタ
アドレスデコーダにより形成されたレジスタ選択信号が
それぞれに供給される。そして、半導体集積回路装置Ｌ
ＳＩには、システムクロックが供給されいる。
ータ入力）端子は、共通に接続されて上記データ入力信
号が供給される。レジスタ（ａ）〜（ｄ）のＳＥ（セッ
トイネーブル）端子は、共通に接続されて上記イネーブ
ル信号が供給される。レジスタ（ａ）〜（ｄ）のＳＴ
（セットトリガ）端子は、共通に接続されて上記書き込
みトリガ信号が供給される。上記レジスタ（ａ）〜
（ｄ）のＳＳ（セットセレクト）端子は、上記レジスタ
アドレスデコーダにより形成されたレジスタ選択信号が
それぞれに供給される。そして、半導体集積回路装置Ｌ
ＳＩには、システムクロックが供給されいる。
【００１５】イネーブル信号を有効として上記レジスタ
（ａ）〜 （ｄ）をテストモードに設定し、上記のよう
にカウンタリセット信号によりレジスタアドレス生成カ
ウンタをリセットさせ、カウントアップ信号を供給して
レジスタ（ａ）〜（ｄ）を順次に選択し、かかるカウン
トアップ信号に対応させてデータ入力からテストパタン
を入力し、書き込みトリガ信号を供給すると、シリアル
に入力されたテストパタンはレジスタ（ａ）ないし
（ｄ）に順次に書き込まれる。
（ａ）〜 （ｄ）をテストモードに設定し、上記のよう
にカウンタリセット信号によりレジスタアドレス生成カ
ウンタをリセットさせ、カウントアップ信号を供給して
レジスタ（ａ）〜（ｄ）を順次に選択し、かかるカウン
トアップ信号に対応させてデータ入力からテストパタン
を入力し、書き込みトリガ信号を供給すると、シリアル
に入力されたテストパタンはレジスタ（ａ）ないし
（ｄ）に順次に書き込まれる。
【００１６】上記イネーブル信号を無効にすると、上記
レジスタ（ａ）〜 （ｄ）は前記テストの対象である論
理回路やメモリ回路に対してテストパタンを入力し、か
かるテストパタンに対応した出力信号を保持する。つま
り、このような動作は、上記システムクロックに対応し
たシーケンス動作によって行われる。
レジスタ（ａ）〜 （ｄ）は前記テストの対象である論
理回路やメモリ回路に対してテストパタンを入力し、か
かるテストパタンに対応した出力信号を保持する。つま
り、このような動作は、上記システムクロックに対応し
たシーケンス動作によって行われる。
【００１７】上記イネーブル信号を有効にして再びテス
トモードに設定し、上記のようにカウンタリセット信号
によりレジスタアドレス生成カウンタをリセットさせ、
カウントアップ信号を供給してレジスタ（ａ）〜（ｄ）
を順次に選択すると、カウントアップ信号に対応させて
ＯＲ（論理和）を介してデータ出力がシリアルに得られ
る。この論理和ＯＲは、レジスタ（ａ）〜（ｄ）のＣＱ
（キャプチャデータ出力）端子を共通に接続したワイヤ
ード論理によっても構成することができる。
トモードに設定し、上記のようにカウンタリセット信号
によりレジスタアドレス生成カウンタをリセットさせ、
カウントアップ信号を供給してレジスタ（ａ）〜（ｄ）
を順次に選択すると、カウントアップ信号に対応させて
ＯＲ（論理和）を介してデータ出力がシリアルに得られ
る。この論理和ＯＲは、レジスタ（ａ）〜（ｄ）のＣＱ
（キャプチャデータ出力）端子を共通に接続したワイヤ
ード論理によっても構成することができる。
【００１８】上記のように図１の実施例では、レジスタ
回路を用いた書き込み／読み出し制御回路例であり、例
えばＲＡＭ−ＢＩＳＴを実行する前に値を設定する必要
のあるレジスタ、または、ＲＡＭ一ＢＩＳＴ終了後に値
を読み出す必要のあるレジスタ（ａ）（ｂ）（ｃ）
（ｄ）に対して、書き込み、または読み出しを可能とし
たものである。レジスタ（ａ）（ｂ）（ｃ）（ｄ）の選
択は、レジスタアドレスを生成するカウンタと、レジス
タアドレスデコーダによって形成された信号のハイレベ
ル（ 'Ｈ’）をレジスタのＳＳ端子にを与えることによ
りなされる。システムクロック入力ピンは、高速なパル
スジェネレータに接続され、ＲＡＭテストで必要とする
任意の周波数のクロックパルスが印加される。これに対
して、データ入力、イネーブル、書き込みトリガ、カウ
ントアップ、カウンタリセット、データ出力ピンは、Ｌ
ＳＩテスタと接続され、ＬＳＩテスタの処理しうる周波
数のサイクルで制御が行なわれる。
回路を用いた書き込み／読み出し制御回路例であり、例
えばＲＡＭ−ＢＩＳＴを実行する前に値を設定する必要
のあるレジスタ、または、ＲＡＭ一ＢＩＳＴ終了後に値
を読み出す必要のあるレジスタ（ａ）（ｂ）（ｃ）
（ｄ）に対して、書き込み、または読み出しを可能とし
たものである。レジスタ（ａ）（ｂ）（ｃ）（ｄ）の選
択は、レジスタアドレスを生成するカウンタと、レジス
タアドレスデコーダによって形成された信号のハイレベ
ル（ 'Ｈ’）をレジスタのＳＳ端子にを与えることによ
りなされる。システムクロック入力ピンは、高速なパル
スジェネレータに接続され、ＲＡＭテストで必要とする
任意の周波数のクロックパルスが印加される。これに対
して、データ入力、イネーブル、書き込みトリガ、カウ
ントアップ、カウンタリセット、データ出力ピンは、Ｌ
ＳＩテスタと接続され、ＬＳＩテスタの処理しうる周波
数のサイクルで制御が行なわれる。
【００１９】図２には、この発明に用いられるレジスタ
の基本回路の一実施例の回路図が示されている。この実
施例で用いられるレジスタは全てＭＵＸ一ＳＣＡＮ方式
で自動診断が可能なデータイネーブル（ＤＥ）付きフリ
ップフロップ（ＦＦ）である。ここでＭＵＸ−ＳＣＡＮ
方式のフリップフロップＦＦを利用した理由は、これら
の論理診断方式とこの発明に係るテスト回路ないしテス
ト方法との混在可能であることを示すものである。した
がって、ＬＳＩの診断方式をＭＵＸ−ＳＣＡＮ方式に限
定するものではなく、他の診断方式（例えはＬＳＳＤ方
式）であってもかまわない。また、特にＬＳＩ診断を必
要としないならば、診断なしＦＦとしてもかまわない。
の基本回路の一実施例の回路図が示されている。この実
施例で用いられるレジスタは全てＭＵＸ一ＳＣＡＮ方式
で自動診断が可能なデータイネーブル（ＤＥ）付きフリ
ップフロップ（ＦＦ）である。ここでＭＵＸ−ＳＣＡＮ
方式のフリップフロップＦＦを利用した理由は、これら
の論理診断方式とこの発明に係るテスト回路ないしテス
ト方法との混在可能であることを示すものである。した
がって、ＬＳＩの診断方式をＭＵＸ−ＳＣＡＮ方式に限
定するものではなく、他の診断方式（例えはＬＳＳＤ方
式）であってもかまわない。また、特にＬＳＩ診断を必
要としないならば、診断なしＦＦとしてもかまわない。
【００２０】図２において、ＳＥＮ（スキャンイネーブ
ル；Scan Enable)端子、ＳＩＤ（スキャンインデータ；
Scan In Data) 端子、ＳＯＤ（スキャンアウトデータ；
ScanOut Data)端子は、ＭＵＸ一ＳＣＡＮ方式で自動診
断を行なうために必要な診断ピンである。また、ＣＫは
ＬＳＩのシステムクロックである。これらのピンは説明
の簡略化のため、以降省略してあらわすこととする。
ル；Scan Enable)端子、ＳＩＤ（スキャンインデータ；
Scan In Data) 端子、ＳＯＤ（スキャンアウトデータ；
ScanOut Data)端子は、ＭＵＸ一ＳＣＡＮ方式で自動診
断を行なうために必要な診断ピンである。また、ＣＫは
ＬＳＩのシステムクロックである。これらのピンは説明
の簡略化のため、以降省略してあらわすこととする。
【００２１】図２において、ＤＥ（データイネーブル；
Data Enable)をハイレベル（論理１）にすると、マルチ
プレクサがＤ（データイン；Data In)端子からの信号を
取り込み、ロウレベル（論理０）ならＱ（データアウ
ト；Data Out) の信号を取り込む。上記ＳＥＮ（スキャ
ンイネーブルe)端子をハイレベル（論理１）にすると、
マルチプレクサがＳＩＤ（スキャンインデータ）端子か
らの信号を取り込み、ロウレベル（論理０）なら上記Ｄ
又はＱの信号を取り込む。そして、ＣＫ（クロック；Cl
ock)のハイレベル（論理１）により入力段側のラッチ回
路をスルー状態にして入力データを取り込み、出力段側
のラッチ回路をラッチ状態にして直前に取り込まれたデ
ータを保持する。ＣＫのロウレベル（論理０）により、
入力段側のラッチ回路をラッチ状態にして取り込んでデ
ータを保持し、出力段側のラッチ回路はスルー状態とさ
れて入力段側の出力信号の取り込みを行う。
Data Enable)をハイレベル（論理１）にすると、マルチ
プレクサがＤ（データイン；Data In)端子からの信号を
取り込み、ロウレベル（論理０）ならＱ（データアウ
ト；Data Out) の信号を取り込む。上記ＳＥＮ（スキャ
ンイネーブルe)端子をハイレベル（論理１）にすると、
マルチプレクサがＳＩＤ（スキャンインデータ）端子か
らの信号を取り込み、ロウレベル（論理０）なら上記Ｄ
又はＱの信号を取り込む。そして、ＣＫ（クロック；Cl
ock)のハイレベル（論理１）により入力段側のラッチ回
路をスルー状態にして入力データを取り込み、出力段側
のラッチ回路をラッチ状態にして直前に取り込まれたデ
ータを保持する。ＣＫのロウレベル（論理０）により、
入力段側のラッチ回路をラッチ状態にして取り込んでデ
ータを保持し、出力段側のラッチ回路はスルー状態とさ
れて入力段側の出力信号の取り込みを行う。
【００２２】上記図１のレジスタは、ＤＥ及びＳＥＮを
論理０にすれば、データ端子Ｄからの信号の取り込みと
保持を上記クロック信号ＣＫに動作して実施するもので
あり、通常の論理シーケンスを実行する。ＤＥとＤＥＮ
を論理１にすれば、ＳＩＤからのテストパターンのスキ
ャンインと、保持されたデータのスャキンアウトを実施
することができる。
論理０にすれば、データ端子Ｄからの信号の取り込みと
保持を上記クロック信号ＣＫに動作して実施するもので
あり、通常の論理シーケンスを実行する。ＤＥとＤＥＮ
を論理１にすれば、ＳＩＤからのテストパターンのスキ
ャンインと、保持されたデータのスャキンアウトを実施
することができる。
【００２３】図３には、この発明に用いられるレジスタ
の一実施例のブロック図が示されている。（Ａ）は書き
込み／読み出し可能レジスタであり、（Ｂ）は書き込み
可能レジスタであり、（Ｃ）は読み出し可能レジスタで
ある。（Ａ）の書き込み／読み出しレジスタは、テスト
パタンの入力と、かかるテストパタンに対応した出力信
号の取り込みが可能とされる。（Ｂ）の書き込み可能レ
ジスタは、例えばメモリ回路のようなアドレス信号のよ
うにテスト対象回路に対して入力信号のみを供給する場
合に用いられる。（Ｃ）の読み出しレジスタは、論理回
路やメモリ回路の出力信号のみを取り込む場合に用いら
れる。
の一実施例のブロック図が示されている。（Ａ）は書き
込み／読み出し可能レジスタであり、（Ｂ）は書き込み
可能レジスタであり、（Ｃ）は読み出し可能レジスタで
ある。（Ａ）の書き込み／読み出しレジスタは、テスト
パタンの入力と、かかるテストパタンに対応した出力信
号の取り込みが可能とされる。（Ｂ）の書き込み可能レ
ジスタは、例えばメモリ回路のようなアドレス信号のよ
うにテスト対象回路に対して入力信号のみを供給する場
合に用いられる。（Ｃ）の読み出しレジスタは、論理回
路やメモリ回路の出力信号のみを取り込む場合に用いら
れる。
【００２４】図３の各レジスタ（Ａ）ないし（Ｃ）にお
いて、ブラックボックスで示したレジスタは、前記図２
の回路から構成される。同図では、端子Ｄ，ＤＥ及びＱ
のみが代表として例示的に示され、前記スキャンインや
スキャンアウトに関連する端子ＳＩＤ，ＳＥＮ，ＳＯＤ
は省略されている。クロック端子は三角により表してい
る。
いて、ブラックボックスで示したレジスタは、前記図２
の回路から構成される。同図では、端子Ｄ，ＤＥ及びＱ
のみが代表として例示的に示され、前記スキャンインや
スキャンアウトに関連する端子ＳＩＤ，ＳＥＮ，ＳＯＤ
は省略されている。クロック端子は三角により表してい
る。
【００２５】図３（Ａ）では、２つのマルチプレクサと
２つの論理和ゲート回路が追加される。つまり、ＳＥ
（セットイネーブル；Set Enable) により制御されるマ
ルチプレクサにより前記Ｄ（データイン）とＳＤ（セッ
トデータイン；Set Data In)とがレジスタのＤ端子に入
力される。また、上記ＳＥ（セットイネーブル) により
制御されるマルチプレクサにより前記ＤＥ（データイネ
ーブル）と、ＳＴ（セットトリガ；Set Trigger)とＳＳ
（セットケレクト；Set Select) との論理和がレジスタ
のＤＥ端子に供給される。そして、レジスタからのＱ
（データアウト）信号が、上記ＳＳ（セットセレクト）
により制御される論理和ゲートを介してＣＱ（キャプチ
ャデータアウト；Capture Data Out) として出力され
る。図３（Ｂ）では、（Ａ）の構成に対してＣＱ（キャ
プチャデータアウト）を出力する回路が削除される。図
３（Ｃ）では、（Ａ）の構成に対してＳＥとＳＴによる
入力回路が削除される。
２つの論理和ゲート回路が追加される。つまり、ＳＥ
（セットイネーブル；Set Enable) により制御されるマ
ルチプレクサにより前記Ｄ（データイン）とＳＤ（セッ
トデータイン；Set Data In)とがレジスタのＤ端子に入
力される。また、上記ＳＥ（セットイネーブル) により
制御されるマルチプレクサにより前記ＤＥ（データイネ
ーブル）と、ＳＴ（セットトリガ；Set Trigger)とＳＳ
（セットケレクト；Set Select) との論理和がレジスタ
のＤＥ端子に供給される。そして、レジスタからのＱ
（データアウト）信号が、上記ＳＳ（セットセレクト）
により制御される論理和ゲートを介してＣＱ（キャプチ
ャデータアウト；Capture Data Out) として出力され
る。図３（Ｂ）では、（Ａ）の構成に対してＣＱ（キャ
プチャデータアウト）を出力する回路が削除される。図
３（Ｃ）では、（Ａ）の構成に対してＳＥとＳＴによる
入力回路が削除される。
【００２６】図３（Ａ）ないし（Ｃ）のレジスタは、テ
スト回路ＢＩＳＴに対する設定やテスト結果の読み出し
制御をシステムクロックと、それより低い周波数にされ
た信号ＳＥ、ＳＴ及びＳＳとに対応させて行なう。つま
り、システムクロックをレジスタに対じて高速で、か
つ、連続して印加している状態のまま、レジスタヘの書
き込み、読み出しをシステムクロックに対してあたかも
非同期であるかのようにＬＳＩテスタの処理しうる周波
数のサイクルで行うようにされる。以下の説明におい
て、上記のようなシステムクロックに対してあたかも非
同期であるかのようにＬＳＩテスタの処理しうる周波数
のサイクルで行う動作を、便宜上「擬似的クロック非同
期動作」のように表現するものである。
スト回路ＢＩＳＴに対する設定やテスト結果の読み出し
制御をシステムクロックと、それより低い周波数にされ
た信号ＳＥ、ＳＴ及びＳＳとに対応させて行なう。つま
り、システムクロックをレジスタに対じて高速で、か
つ、連続して印加している状態のまま、レジスタヘの書
き込み、読み出しをシステムクロックに対してあたかも
非同期であるかのようにＬＳＩテスタの処理しうる周波
数のサイクルで行うようにされる。以下の説明におい
て、上記のようなシステムクロックに対してあたかも非
同期であるかのようにＬＳＩテスタの処理しうる周波数
のサイクルで行う動作を、便宜上「擬似的クロック非同
期動作」のように表現するものである。
【００２７】ＲＡＭ一ＢＩＳＴの全てのレジスタに対し
て図３（Ａ）の構成にすることが可能である。しかし、
回路規模、レイアウトサイズを考慮すれば、書き込みが
必要なレジスタ、読み出しが必要なレジスタ、両方が必
要なレジスタ、両方とも必要としないレジスタに分類し
て、図２、図３（Ａ）〜（Ｃ）の回路を使い分けること
が合理的である。
て図３（Ａ）の構成にすることが可能である。しかし、
回路規模、レイアウトサイズを考慮すれば、書き込みが
必要なレジスタ、読み出しが必要なレジスタ、両方が必
要なレジスタ、両方とも必要としないレジスタに分類し
て、図２、図３（Ａ）〜（Ｃ）の回路を使い分けること
が合理的である。
【００２８】図３のレジスタにおいて、書き込み動作に
ついて説明する。ＳＥ（セットネーブル）信号は、レジ
スタに対して、通常動作を行なわせるか、擬似的クロッ
ク非同期書き込み動作を行なわせるかを選択する信号で
ある。ＳＥ信号に対してロウレベル（ 'Ｌ’）を入力し
た場合、レジスタは通常のレジスタとして動作を行な
う。つまり、図３のレジスタのＳＥに 'Ｌ’を入力した
場合、図２の回路と等価である。ＳＥに対して 'Ｈ’を
入力した場合、前記「擬似的クロック非同期書き込み」
モードとなる。つまり、Ｄ、ＤＥの信号を受け付けない
状態になる。
ついて説明する。ＳＥ（セットネーブル）信号は、レジ
スタに対して、通常動作を行なわせるか、擬似的クロッ
ク非同期書き込み動作を行なわせるかを選択する信号で
ある。ＳＥ信号に対してロウレベル（ 'Ｌ’）を入力し
た場合、レジスタは通常のレジスタとして動作を行な
う。つまり、図３のレジスタのＳＥに 'Ｌ’を入力した
場合、図２の回路と等価である。ＳＥに対して 'Ｈ’を
入力した場合、前記「擬似的クロック非同期書き込み」
モードとなる。つまり、Ｄ、ＤＥの信号を受け付けない
状態になる。
【００２９】ＳＤ（セットデータイン）は、「擬似的ク
ロック非同期書き込み」モードにおける、レジスタ書き
込みデータである。つまり、書き込みたい信号（テスト
パタン）をＳＤに入力する。ＳＳ（セットセレクト）
は、「擬似的クロック非同期書き込み」モードにおける
レジスタ選択信号である。つまり、ＳＳがハイレベ
ル（'Ｈ’）の時、レジスタが選択される。ＳＴ（セッ
トトリガ）は、「擬似的クロック非同期書き込み」モー
ドにおけるレジスタ書き込みトリガ信号である。つま
り、パルス入力がハイレベル（ 'Ｈ’）の時、上記ＳＤ
に入力されたデータがレジスタに書き込まれる。
ロック非同期書き込み」モードにおける、レジスタ書き
込みデータである。つまり、書き込みたい信号（テスト
パタン）をＳＤに入力する。ＳＳ（セットセレクト）
は、「擬似的クロック非同期書き込み」モードにおける
レジスタ選択信号である。つまり、ＳＳがハイレベ
ル（'Ｈ’）の時、レジスタが選択される。ＳＴ（セッ
トトリガ）は、「擬似的クロック非同期書き込み」モー
ドにおけるレジスタ書き込みトリガ信号である。つま
り、パルス入力がハイレベル（ 'Ｈ’）の時、上記ＳＤ
に入力されたデータがレジスタに書き込まれる。
【００３０】図４には、図３のレジスタの動作の一例を
説明するためのタイミング図が示されている。図４のタ
イミングでは、図３では省略したＣＫ（システムクロツ
ク）入力信号が記述されていることに注目されたい。図
３のレジスタの核の部分は図２と同じものであり、した
がって、図３のレジスタにおいてもクロックによつて同
期化された回路である。
説明するためのタイミング図が示されている。図４のタ
イミングでは、図３では省略したＣＫ（システムクロツ
ク）入力信号が記述されていることに注目されたい。図
３のレジスタの核の部分は図２と同じものであり、した
がって、図３のレジスタにおいてもクロックによつて同
期化された回路である。
【００３１】図３の実施例回路は、図４のタイミング図
から明らかなように、レジスタに対しては、上記のよう
なシステムクロックＣＫが印加されているにもかかわら
ず、ＳＳ＝ 'Ｈ’（レジスタを選択）かつＳＴ＝ 'Ｈ’
（書き込みを許可）した場合以外に、書き込み動作は発
生しない。したがって、ＳＴ信号を動作トリガのように
取り扱えば、ＳＴ信号の 'Ｈ’パルス幅がシステムクロ
ックＣＫのサイクルに対して十分に広い場合において、
システムクロックＣＫの動作周波数にかかわらず、ＳＴ
信号トリガパルスのサイクルによって制御できることが
判る。
から明らかなように、レジスタに対しては、上記のよう
なシステムクロックＣＫが印加されているにもかかわら
ず、ＳＳ＝ 'Ｈ’（レジスタを選択）かつＳＴ＝ 'Ｈ’
（書き込みを許可）した場合以外に、書き込み動作は発
生しない。したがって、ＳＴ信号を動作トリガのように
取り扱えば、ＳＴ信号の 'Ｈ’パルス幅がシステムクロ
ックＣＫのサイクルに対して十分に広い場合において、
システムクロックＣＫの動作周波数にかかわらず、ＳＴ
信号トリガパルスのサイクルによって制御できることが
判る。
【００３２】上記により、前記５００ＭＨｚ〜８００Ｍ
ｚのような高速サイクルのクロックＣＫが印加されてい
る状態においても、クロックの周波数を落とすことな
く、テスタ処理可能な遅い周波数に適合された遅い周波
数とされた前記の「擬似的クロック非同期書き込み」制
御が実現できる。
ｚのような高速サイクルのクロックＣＫが印加されてい
る状態においても、クロックの周波数を落とすことな
く、テスタ処理可能な遅い周波数に適合された遅い周波
数とされた前記の「擬似的クロック非同期書き込み」制
御が実現できる。
【００３３】図４において、ＳＥをハイレベル（ '
Ｈ’）とした書き込み／読み出しモード（テスト）は、
前記のような「擬似的クロック信号同期動作モード」に
対応されたものである。ＳＤに（論理０）としてテスト
パタンを入力し、ＳＳをハイレベルにして当該レジスタ
を選択する。そして、ＳＴをハイレベルにすると、クロ
ック信号ＣＫに同期して上記ＳＤの論理０がレジスタに
書き込まれる。このとき、クロックＣＫの周波数が高い
ので、上記ＳＴ信号がハイレベルである期間内において
かかるクロックＣＫに同期して上記ＳＤから入力された
テストパタンである論理０が複数回にわたって書き込ま
れる。つまり、同じデータが何回か書き込まれる。
Ｈ’）とした書き込み／読み出しモード（テスト）は、
前記のような「擬似的クロック信号同期動作モード」に
対応されたものである。ＳＤに（論理０）としてテスト
パタンを入力し、ＳＳをハイレベルにして当該レジスタ
を選択する。そして、ＳＴをハイレベルにすると、クロ
ック信号ＣＫに同期して上記ＳＤの論理０がレジスタに
書き込まれる。このとき、クロックＣＫの周波数が高い
ので、上記ＳＴ信号がハイレベルである期間内において
かかるクロックＣＫに同期して上記ＳＤから入力された
テストパタンである論理０が複数回にわたって書き込ま
れる。つまり、同じデータが何回か書き込まれる。
【００３４】ＳＤをハイレベル（論理１）にし、ＳＳを
ロウレベルにして当該レジスタを非選択にすると、ＳＴ
をハイレベルにしても当該レジスタが非選択であるので
上記ＳＤから入力されたハイレベル（論理１）のテスト
パタンが書き込まれてしまうことはない。つまり、この
ときには、ＳＳによって選択された別のレジスタに対し
て上記ＳＤから入力された論理１のテストパタンが上記
ＳＴがハイレベルの期間、クロック信号ＣＫに同期して
何回か繰り返して書き込まれる。上記ＳＳのアドレスス
キャンに対応してレジスタが順次に選択されることに対
応して、上記ＳＤに入力されるテストパタンがシリアル
に各レジスタにセットされる。
ロウレベルにして当該レジスタを非選択にすると、ＳＴ
をハイレベルにしても当該レジスタが非選択であるので
上記ＳＤから入力されたハイレベル（論理１）のテスト
パタンが書き込まれてしまうことはない。つまり、この
ときには、ＳＳによって選択された別のレジスタに対し
て上記ＳＤから入力された論理１のテストパタンが上記
ＳＴがハイレベルの期間、クロック信号ＣＫに同期して
何回か繰り返して書き込まれる。上記ＳＳのアドレスス
キャンに対応してレジスタが順次に選択されることに対
応して、上記ＳＤに入力されるテストパタンがシリアル
に各レジスタにセットされる。
【００３５】図５には、前記図１の実施例回路の動作の
一例を説明するためのタイミング図が示されている。イ
ネーブル信号がハイレベルの期間は、書き込み／読み出
しモード（テスト）とされ、前記のような「擬似的クロ
ック非同期書き込み」制御によって、ＬＳＩテスタの処
理しうる周波数のサイクルに対応したカウンタリセット
信号とカウンタアップ信号によりレジスタアドレスを生
成し、レジスタ（ａ）と（ｂ）を順次に選択し、それに
対応させてデータ入力から論理１、論理０のテストパタ
ンと書き込みトリガを入力する。これにより、レジスタ
（ａ）には論理１が、レジスタ（ｂ）には論理０のテス
トパタンがシリアルに入力される。
一例を説明するためのタイミング図が示されている。イ
ネーブル信号がハイレベルの期間は、書き込み／読み出
しモード（テスト）とされ、前記のような「擬似的クロ
ック非同期書き込み」制御によって、ＬＳＩテスタの処
理しうる周波数のサイクルに対応したカウンタリセット
信号とカウンタアップ信号によりレジスタアドレスを生
成し、レジスタ（ａ）と（ｂ）を順次に選択し、それに
対応させてデータ入力から論理１、論理０のテストパタ
ンと書き込みトリガを入力する。これにより、レジスタ
（ａ）には論理１が、レジスタ（ｂ）には論理０のテス
トパタンがシリアルに入力される。
【００３６】イネーブル信号をロウレベルにすると、通
常モードとなってＲＡＭテストが実施される。つまり、
ＲＡＭに対しては前記レジスタ（ａ）、（ｂ）にセット
されてテストパタンに対応してメモリアクセスが行われ
る。このメモリアクセスにより例えはレジスタ（ｃ）や
（ｄ）には読み出しデータが出力される。
常モードとなってＲＡＭテストが実施される。つまり、
ＲＡＭに対しては前記レジスタ（ａ）、（ｂ）にセット
されてテストパタンに対応してメモリアクセスが行われ
る。このメモリアクセスにより例えはレジスタ（ｃ）や
（ｄ）には読み出しデータが出力される。
【００３７】イネーブル信号を再びハイレベルすると、
書き込み／読み出しモード（テスト）とされ、前記のよ
うな「擬似的クロック非同期読み出し」制御によって、
ＬＳＩテスタの処理しうる周波数のサイクルに対応した
カウンタアップ信号によりレジスタアドレスを生成し、
レジスタ（ｃ）と（ｄ）を順次に選択し、それに対応さ
せてデータ出力から前記テストパタンに対応した読み出
し信号をシリアルに出力させる。
書き込み／読み出しモード（テスト）とされ、前記のよ
うな「擬似的クロック非同期読み出し」制御によって、
ＬＳＩテスタの処理しうる周波数のサイクルに対応した
カウンタアップ信号によりレジスタアドレスを生成し、
レジスタ（ｃ）と（ｄ）を順次に選択し、それに対応さ
せてデータ出力から前記テストパタンに対応した読み出
し信号をシリアルに出力させる。
【００３８】図１及び図５に示した実施例では、イネー
ブルないし書き込みトリガ等の各制御ピン、およびデー
タ出力ピンをＬＳＩピンとし、ＬＳＩテスタによつて直
接的に制御、出力判定するものとして示したが、例えば
これをＪＴＡＧインターフェイス等を介して間接的に制
御することも可能である。
ブルないし書き込みトリガ等の各制御ピン、およびデー
タ出力ピンをＬＳＩピンとし、ＬＳＩテスタによつて直
接的に制御、出力判定するものとして示したが、例えば
これをＪＴＡＧインターフェイス等を介して間接的に制
御することも可能である。
【００３９】図６には、この発明に係る半導体集積回路
装置の一実施例のブロック図が示されている。この実施
例は、ＲＡＭ−ＢＩＳＴに組み込んだ半導体集積回路装
置に向けらている。この実施例の半導体集積回路装置
は、以下の各回路ブロックにより構成される。
装置の一実施例のブロック図が示されている。この実施
例は、ＲＡＭ−ＢＩＳＴに組み込んだ半導体集積回路装
置に向けらている。この実施例の半導体集積回路装置
は、以下の各回路ブロックにより構成される。
【００４０】１はＲＡＭテストパタン生成回路であり、
２はテスト対象ＲＡＭ選択回路である。つまり、１つの
半導体集積回路装置に複数のＲＡＭが搭載された場合、
各ＲＡＭ毎に同じテストパタン生成回路１で生成したテ
ストパタンを用い、上記テスト対象ＲＡＭ選択回路によ
り指定される複数のＲＡＭを順次に切り替えてテストを
実施するものである。
２はテスト対象ＲＡＭ選択回路である。つまり、１つの
半導体集積回路装置に複数のＲＡＭが搭載された場合、
各ＲＡＭ毎に同じテストパタン生成回路１で生成したテ
ストパタンを用い、上記テスト対象ＲＡＭ選択回路によ
り指定される複数のＲＡＭを順次に切り替えてテストを
実施するものである。
【００４１】３は、切替回路であり、テスト動作一シス
テム動作との切替動作を行う。つまり、切替回路３は、
ＲＡＭ１４に対して一般論理で形成された信号による通
常のメモリアクセスと、テストパタン生成回路１で生成
されたテストパタンによるメモリアクセスとの切替を行
う。４はＲＡＭ出力と出力期待値とを比較する判定回路
であり、出力期待値は上記テストパタン生成回路１によ
り形成されたものが伝えられる。５は、判定レジスタで
あり、上記判定回路４の判定結果（テスト結果）を格納
するレジスタである。
テム動作との切替動作を行う。つまり、切替回路３は、
ＲＡＭ１４に対して一般論理で形成された信号による通
常のメモリアクセスと、テストパタン生成回路１で生成
されたテストパタンによるメモリアクセスとの切替を行
う。４はＲＡＭ出力と出力期待値とを比較する判定回路
であり、出力期待値は上記テストパタン生成回路１によ
り形成されたものが伝えられる。５は、判定レジスタで
あり、上記判定回路４の判定結果（テスト結果）を格納
するレジスタである。
【００４２】６は、救済解析回路であり、不良ＲＡＭア
ドレスからフューズによるＲＡＭ欠陥救済方法（救済ア
ドレス）を計算する。この救済解析回路６で計算された
救済アドレスは、救済アドレスレジスタ７に格納され
る。８は不良アドレスを記憶するフューズ回路である。
フューズデータ転送制御回路９は、上記フューズ回路の
不良アドレスデータをＲＡＭ１４に転送する。
ドレスからフューズによるＲＡＭ欠陥救済方法（救済ア
ドレス）を計算する。この救済解析回路６で計算された
救済アドレスは、救済アドレスレジスタ７に格納され
る。８は不良アドレスを記憶するフューズ回路である。
フューズデータ転送制御回路９は、上記フューズ回路の
不良アドレスデータをＲＡＭ１４に転送する。
【００４３】１０はレジスタアドレス生成回路であり、
テスト対象ＲＡＭ選択回路２、テストパタン生成回路
１、判定レジスタ５及び救済アドレスレジスタ７を構成
するレジスタのアドレス信号を生成する。アドレスデコ
ーダ回路１１は、上記アドレス信号を解読して上記レジ
スタの選択信号を形成する。１２は、各レジスタの出力
信号の論理和を取るＯＲ回路であり、選択されたレジス
タの結果出力を行う。１３は、コントロール回路であ
り、以上のＲＡＭ一ＢＩＳＴの各要素回路の動作を制御
する。ＲＡＭ１４は、テスト対象のメモリ回路である。
なお、ＰＬＬはクロックを選択的に分周して、ＭＵＸ−
ＩＮ、ＭＵＸ−ＣよるＭＵＸ一ＳＣＡＮ方式での試験を
行うときのシステムクロックを形成する。
テスト対象ＲＡＭ選択回路２、テストパタン生成回路
１、判定レジスタ５及び救済アドレスレジスタ７を構成
するレジスタのアドレス信号を生成する。アドレスデコ
ーダ回路１１は、上記アドレス信号を解読して上記レジ
スタの選択信号を形成する。１２は、各レジスタの出力
信号の論理和を取るＯＲ回路であり、選択されたレジス
タの結果出力を行う。１３は、コントロール回路であ
り、以上のＲＡＭ一ＢＩＳＴの各要素回路の動作を制御
する。ＲＡＭ１４は、テスト対象のメモリ回路である。
なお、ＰＬＬはクロックを選択的に分周して、ＭＵＸ−
ＩＮ、ＭＵＸ−ＣよるＭＵＸ一ＳＣＡＮ方式での試験を
行うときのシステムクロックを形成する。
【００４４】図６のＲＡＭ一ＢＩＳＴ回路では、ＲＡＭ
一ＢＩＳＴの制御をコントロール回路１３が統括する。
コントロール回路１３は動作モード選択信号で制御され
る。図６のＲＡＭ−ＢＩＳＴ回路でのＲＡＭテストを行
う手順は以下の通りである。システムクロックを印加す
る。クロック周波数はＲＡＭテストを行なうための任意
の周波数、例えば実際の動作周波数に対応された高い周
波数とされ、ＲＡＭ―ＢＩＳＴによる動作終了まで停止
する必要がなく継続的に供給される。
一ＢＩＳＴの制御をコントロール回路１３が統括する。
コントロール回路１３は動作モード選択信号で制御され
る。図６のＲＡＭ−ＢＩＳＴ回路でのＲＡＭテストを行
う手順は以下の通りである。システムクロックを印加す
る。クロック周波数はＲＡＭテストを行なうための任意
の周波数、例えば実際の動作周波数に対応された高い周
波数とされ、ＲＡＭ―ＢＩＳＴによる動作終了まで停止
する必要がなく継続的に供給される。
【００４５】動作モードを「レジスタ設定モード」にす
る。ＲＡＭ−ＢＩＳＴ回路によるＲＡＭテストを行なう
ために、以下の各回路のレジスタに対して条件（テスト
パタン）が設定される。ＲＡＭテストパタン生成回路１
に対しては発生させるテストパタンの内容、テスト対象
ＲＡＭ選択回路２に対してはテストを行なうＲＡＭの選
択（ＲＡＭが複数ある場合）、切替回路３に対してはテ
スト動作を行なうことを設定、判定レジスタ５と救済ア
ドレスレジスタは、初期化される。各レジスタ（図３）
の入力ピンＳＥには 'Ｈ’が設定され、「擬似的クロッ
ク非同期書き込み」状態にされる。レジスタアドレス生
成回路１０への設定と、レジスタに対する書き込み方法
については前記説明した通りである。
る。ＲＡＭ−ＢＩＳＴ回路によるＲＡＭテストを行なう
ために、以下の各回路のレジスタに対して条件（テスト
パタン）が設定される。ＲＡＭテストパタン生成回路１
に対しては発生させるテストパタンの内容、テスト対象
ＲＡＭ選択回路２に対してはテストを行なうＲＡＭの選
択（ＲＡＭが複数ある場合）、切替回路３に対してはテ
スト動作を行なうことを設定、判定レジスタ５と救済ア
ドレスレジスタは、初期化される。各レジスタ（図３）
の入力ピンＳＥには 'Ｈ’が設定され、「擬似的クロッ
ク非同期書き込み」状態にされる。レジスタアドレス生
成回路１０への設定と、レジスタに対する書き込み方法
については前記説明した通りである。
【００４６】動作モードを「ＲＡＭテストモード」にす
る。上記レジスタ（図３）の入力ピンＳＥには 'Ｌ’が
設定され、「通常動作」状態になる。これにより、ＲＡ
Ｍ１４には、上記テストパタン生成回路１で生成された
テストパタンによるメモリアクセスが行われる。図６の
実施例では、ＲＡＭテスト開始トリガ信号が設けられ、
'Ｈ’パルスを入力することにより、ＲＡＭテストを開
始することができる。
る。上記レジスタ（図３）の入力ピンＳＥには 'Ｌ’が
設定され、「通常動作」状態になる。これにより、ＲＡ
Ｍ１４には、上記テストパタン生成回路１で生成された
テストパタンによるメモリアクセスが行われる。図６の
実施例では、ＲＡＭテスト開始トリガ信号が設けられ、
'Ｈ’パルスを入力することにより、ＲＡＭテストを開
始することができる。
【００４７】ＲＡＭテストパタン生成回路１では、テス
トパタンを生成し、切替回路３によりテスト動作を選択
し、判定回路４によりＲＡＭ出力と出力期待値とを比較
し、判定レジスタ５に判定結果（テスト結果）を格納す
る。救済解析回路６は、不良ＲＡＭアドレス救済アドレ
スを計算し、救済アドレスレジスタ７に計算された救済
アドレスを格納する。「ＲＡＭテストモード」では、全
ての回路がクロックＣＫの周波数で動作する。
トパタンを生成し、切替回路３によりテスト動作を選択
し、判定回路４によりＲＡＭ出力と出力期待値とを比較
し、判定レジスタ５に判定結果（テスト結果）を格納す
る。救済解析回路６は、不良ＲＡＭアドレス救済アドレ
スを計算し、救済アドレスレジスタ７に計算された救済
アドレスを格納する。「ＲＡＭテストモード」では、全
ての回路がクロックＣＫの周波数で動作する。
【００４８】動作モードを「レジスタ回収モード」４に
する。ＲＡＭ一ＢＩＳＴによるＲＡＭテスト結果の判定
は、以下の各回路のレジスタ値を読み出すことにより行
なう。判定レジスタ５からは良品／不良品情報が、救済
アドレスレジスタ７からは救済アドレスが読み出され
る。各レジスタ（図３）の入力ピンＳＥには 'Ｈ’が設
定され、「擬似的クロック非同期動作」状態になる。レ
ジスタのＳＴピンに 'Ｈ’が入力されなければ、レジス
タの内容が書き替ることがない。レジスタアドレス生成
回路への設定と、レジスタに対する読み出し方法につい
ては前記に説明した通りである。そして、動作モードを
「システム動作モード」にする。これに対応して切替回
路３は、システム動作を選択し、通常システム動作とな
る。
する。ＲＡＭ一ＢＩＳＴによるＲＡＭテスト結果の判定
は、以下の各回路のレジスタ値を読み出すことにより行
なう。判定レジスタ５からは良品／不良品情報が、救済
アドレスレジスタ７からは救済アドレスが読み出され
る。各レジスタ（図３）の入力ピンＳＥには 'Ｈ’が設
定され、「擬似的クロック非同期動作」状態になる。レ
ジスタのＳＴピンに 'Ｈ’が入力されなければ、レジス
タの内容が書き替ることがない。レジスタアドレス生成
回路への設定と、レジスタに対する読み出し方法につい
ては前記に説明した通りである。そして、動作モードを
「システム動作モード」にする。これに対応して切替回
路３は、システム動作を選択し、通常システム動作とな
る。
【００４９】以上に示す様に、この実施例によれは、Ｒ
ＡＭ−ＢＩＳＴによる全ての動作を、一定の周波数のク
ロックを停止することなく印加し続けた状態で行なうこ
とができ、クロックの開始、停止、変速による電源ノイ
ズの影響を受けることなく、安定した電源のもとでＲＡ
Ｍテストを行なうことができる。
ＡＭ−ＢＩＳＴによる全ての動作を、一定の周波数のク
ロックを停止することなく印加し続けた状態で行なうこ
とができ、クロックの開始、停止、変速による電源ノイ
ズの影響を受けることなく、安定した電源のもとでＲＡ
Ｍテストを行なうことができる。
【００５０】なお、本実施例によれば、ＲＡＭ一ＢＩＳ
Ｔの制御回路そのものの動作テストを、ＭＵＸ−ＳＣＡ
Ｎ方式の診断方法で行なうことができる。前記２図に示
した基本回路に、ＭＵＸ−ＳＣＡＮ方式の診断回路が設
けられており、それをそのまま利用することができる。
Ｔの制御回路そのものの動作テストを、ＭＵＸ−ＳＣＡ
Ｎ方式の診断方法で行なうことができる。前記２図に示
した基本回路に、ＭＵＸ−ＳＣＡＮ方式の診断回路が設
けられており、それをそのまま利用することができる。
【００５１】この実施例では、電源ノイズの少ない「静
かな環境」でＬＳＩのテストを行うためには、クロック
を高速（＝実動作サイクル）に連続印加して、電源を安
定化させてからテストを行なうものである。ただし、高
速サイクルで「テストをする」こと自体は容易ではな
い。現在８００ＭＨｚのテスト能力をそなえたメモリー
テスタは存在しない。仮に開発することを考慮すると膨
大な投資が必要になり、コスト的に見合わないであろ
う。
かな環境」でＬＳＩのテストを行うためには、クロック
を高速（＝実動作サイクル）に連続印加して、電源を安
定化させてからテストを行なうものである。ただし、高
速サイクルで「テストをする」こと自体は容易ではな
い。現在８００ＭＨｚのテスト能力をそなえたメモリー
テスタは存在しない。仮に開発することを考慮すると膨
大な投資が必要になり、コスト的に見合わないであろ
う。
【００５２】もともとＢＩＳＴ回路は、能力の低いテス
タを使つて高い周波数でのＬＳＩテスト行なう目的で設
けられるものである。そこで、クロックを停止すること
なく連続印加した状態により電源を安定化させた状態に
保ち、その上でＲＡＭテストの制御、実行、結果回収を
低速のテスタにより可能とすることにより、超高速ＬＳ
Ｉとそれに適合したＲＡＭ−ＢＩＳＴ回路を提供するこ
とができる。前記により、本願発明では、ＲＡＭテスト
を行なう高速サイクルのクロックを印加したまま、ＲＡ
Ｍ―ＢＩＳＴへの設定動作→ＲＡＭテスト動作→テスト
結果の回収動作を連続して行なう事ができ、クロックの
停止や変速をともなわないので、電源が安定した状態、
つまりは電源ノイズによるレジスタの誤動作が発生しな
い状態でＲＡＭ−ＢＩＳＴ動作を行なうことができるも
のとなる。
タを使つて高い周波数でのＬＳＩテスト行なう目的で設
けられるものである。そこで、クロックを停止すること
なく連続印加した状態により電源を安定化させた状態に
保ち、その上でＲＡＭテストの制御、実行、結果回収を
低速のテスタにより可能とすることにより、超高速ＬＳ
Ｉとそれに適合したＲＡＭ−ＢＩＳＴ回路を提供するこ
とができる。前記により、本願発明では、ＲＡＭテスト
を行なう高速サイクルのクロックを印加したまま、ＲＡ
Ｍ―ＢＩＳＴへの設定動作→ＲＡＭテスト動作→テスト
結果の回収動作を連続して行なう事ができ、クロックの
停止や変速をともなわないので、電源が安定した状態、
つまりは電源ノイズによるレジスタの誤動作が発生しな
い状態でＲＡＭ−ＢＩＳＴ動作を行なうことができるも
のとなる。
【００５３】この実施例では、ＬＳＩの論理診断方式
（たとえば、ＭＵＸ一ＳＣＡＮ方式）の枠組みの中で実
現することが可能であり、ＲＡＭ一ＢＩＳＴ回路自身の
動作確認を上記ＬＳＩの論理診断方式を使って行なうこ
とが可能である。高速サイクル（＝ＬＳＩの実動作サイ
クル）でのクロック動作を連続的に行ない、ＬＳＩの電
源を安定させる。つまり、電源系に含まれる共振回路が
追従できないような高い周波数のクロック信号を供給さ
せた状態とし、その共振周波数付近で発生する大きなノ
イズの発生を抑制して電源ノイズが少ない環境を作り出
す。
（たとえば、ＭＵＸ一ＳＣＡＮ方式）の枠組みの中で実
現することが可能であり、ＲＡＭ一ＢＩＳＴ回路自身の
動作確認を上記ＬＳＩの論理診断方式を使って行なうこ
とが可能である。高速サイクル（＝ＬＳＩの実動作サイ
クル）でのクロック動作を連続的に行ない、ＬＳＩの電
源を安定させる。つまり、電源系に含まれる共振回路が
追従できないような高い周波数のクロック信号を供給さ
せた状態とし、その共振周波数付近で発生する大きなノ
イズの発生を抑制して電源ノイズが少ない環境を作り出
す。
【００５４】そして、テスト対象であるＬＳＩの動作速
度に比べて、能力の低いテスタを使っての低い周波数で
のＬＳＩに対するテスト制御（テストを行なうためのＢ
ＩＳＴに対する設定やテスト結果の読み出し）は、上記
のクロックとは「非同期」つまりは「ゆつくり制御」を
行なう手段を持たせることより、能力の低いテスタを使
つてもテストが可能である。このテスタの能力でのデー
タ入出力は、前記電源回路での共振周波数付近であるこ
とが多い。この発明に係るテスト回路及びテスト方法
は、わざわざ上記共振周波数帯を避けるためにより遅い
周波数で動作させることなく、テスト回路の性能を十分
に発揮させることができるからテスト時間の短縮化を図
る上でも有益なものとなる。
度に比べて、能力の低いテスタを使っての低い周波数で
のＬＳＩに対するテスト制御（テストを行なうためのＢ
ＩＳＴに対する設定やテスト結果の読み出し）は、上記
のクロックとは「非同期」つまりは「ゆつくり制御」を
行なう手段を持たせることより、能力の低いテスタを使
つてもテストが可能である。このテスタの能力でのデー
タ入出力は、前記電源回路での共振周波数付近であるこ
とが多い。この発明に係るテスト回路及びテスト方法
は、わざわざ上記共振周波数帯を避けるためにより遅い
周波数で動作させることなく、テスト回路の性能を十分
に発揮させることができるからテスト時間の短縮化を図
る上でも有益なものとなる。
【００５５】つまり、上記のような共振周波数よりも低
い周波数でのテスタのデータ入出力を行うと、その分テ
スト時間は長くなる。このような低い周波数でのデータ
入出力を行うために、前記クロック信号の周波数を低く
してたり、あるいは変更させると前記のような電源ノイ
ズが発生して、レジスタにおいてテストパタンの保持が
できず、あるいは判定結果の保持ができなくなるが、こ
の発明の適用によってそのような問題も回避することが
できる。
い周波数でのテスタのデータ入出力を行うと、その分テ
スト時間は長くなる。このような低い周波数でのデータ
入出力を行うために、前記クロック信号の周波数を低く
してたり、あるいは変更させると前記のような電源ノイ
ズが発生して、レジスタにおいてテストパタンの保持が
できず、あるいは判定結果の保持ができなくなるが、こ
の発明の適用によってそのような問題も回避することが
できる。
【００５６】この実施例のように、低速なテスト装置を
用いて、ＬＳＩを高速動作させるためには、上記システ
ムクロックだけは高い周波数のものをＬＳＩに供給する
手段が必要になる。この実施例では、ＬＳＩに内蔵のＰ
ＬＬ回路１６により前記のような約８００ＭＨｚのよう
な高周波数のクロック信号が形成される。例えば、ＰＬ
Ｌ回路１６での分周比を１６倍にすれば、低速のテスト
装置側が５０ＭＨｚのようなクロック信号しか供給でき
ない能力しか持たないものでも、ＬＳＩ側ではそれに対
応した８００ＭＨｚのような高い周波数のクロック信号
を生成することができ、かかる高速クロックでの動作が
可能にされる。
用いて、ＬＳＩを高速動作させるためには、上記システ
ムクロックだけは高い周波数のものをＬＳＩに供給する
手段が必要になる。この実施例では、ＬＳＩに内蔵のＰ
ＬＬ回路１６により前記のような約８００ＭＨｚのよう
な高周波数のクロック信号が形成される。例えば、ＰＬ
Ｌ回路１６での分周比を１６倍にすれば、低速のテスト
装置側が５０ＭＨｚのようなクロック信号しか供給でき
ない能力しか持たないものでも、ＬＳＩ側ではそれに対
応した８００ＭＨｚのような高い周波数のクロック信号
を生成することができ、かかる高速クロックでの動作が
可能にされる。
【００５７】このようにＬＳＩにＰＬＬ回路１６を内蔵
させることにより、テスト装置での低速なクロック信号
の周波数を逓倍して高いシステムクロック信号を生成
し、ＬＳＩを動作させることが簡単に行うことができ
る。しかし、このようなＰＬＬ回路１６で生成されたシ
ステムクロック信号と、低速なテスト装置の信号との正
確な同期を採ることは大変困難になるものである。本願
発明では、クロック信号に対して非同期でＲＡＭ−ＢＩ
ＳＴの制御が可能であるので、この構成によるテストを
実現することができる。
させることにより、テスト装置での低速なクロック信号
の周波数を逓倍して高いシステムクロック信号を生成
し、ＬＳＩを動作させることが簡単に行うことができ
る。しかし、このようなＰＬＬ回路１６で生成されたシ
ステムクロック信号と、低速なテスト装置の信号との正
確な同期を採ることは大変困難になるものである。本願
発明では、クロック信号に対して非同期でＲＡＭ−ＢＩ
ＳＴの制御が可能であるので、この構成によるテストを
実現することができる。
【００５８】上記のようにクロック信号に対して非同期
でのＲＡＭ−ＢＩＳＴの制御が可能であることから、前
記実施例のＰＬＬ回路１６に代えて、低速なテスト装置
とクロックのみを高速で供給する装置、つまりパルス発
生回路との組み合わせとしてもよい。このようなパルス
発生回路（パルスジェネータ装置）は、数ＧＨｚのよう
な高い周波数のパルス信号を生成するものが比較的安価
で入手可能であるために、上記パルス発生回路を含めた
テスト装置を安価で形成することができる。
でのＲＡＭ−ＢＩＳＴの制御が可能であることから、前
記実施例のＰＬＬ回路１６に代えて、低速なテスト装置
とクロックのみを高速で供給する装置、つまりパルス発
生回路との組み合わせとしてもよい。このようなパルス
発生回路（パルスジェネータ装置）は、数ＧＨｚのよう
な高い周波数のパルス信号を生成するものが比較的安価
で入手可能であるために、上記パルス発生回路を含めた
テスト装置を安価で形成することができる。
【００５９】図７には、この発明に係る半導体集積回路
装置の他の一実施例のブロック図が示されている。この
実施例は、ＬＯＧＩＣ（論理回路）−ＢＩＳＴに組み込
んだ半導体集積回路装置に向けらている。この実施例の
半導体集積回路装置は、以下の各回路ブロックにより構
成される。
装置の他の一実施例のブロック図が示されている。この
実施例は、ＬＯＧＩＣ（論理回路）−ＢＩＳＴに組み込
んだ半導体集積回路装置に向けらている。この実施例の
半導体集積回路装置は、以下の各回路ブロックにより構
成される。
【００６０】この実施例では、擬似乱数発生器ＲＡＧＲ
（Random Pattern Gneration Register ）と、応答圧縮
器ＭＩＳＲ（Multiple Input Signature Register ）が
設けられる。これらの擬似乱数発生器ＰＡＧＲや応答圧
縮器ＭＩＳＲに設けられたレジスタに対しては、前記図
６のＲＡＭ−ＢＩＳＴで示したのと同じようにＬＳＩの
クロック（ＬＳＩマシンサイクル）を供給した状態で、
それよりも遅い周波数での書き込みや読み出しを行う手
段が設けられる。
（Random Pattern Gneration Register ）と、応答圧縮
器ＭＩＳＲ（Multiple Input Signature Register ）が
設けられる。これらの擬似乱数発生器ＰＡＧＲや応答圧
縮器ＭＩＳＲに設けられたレジスタに対しては、前記図
６のＲＡＭ−ＢＩＳＴで示したのと同じようにＬＳＩの
クロック（ＬＳＩマシンサイクル）を供給した状態で、
それよりも遅い周波数での書き込みや読み出しを行う手
段が設けられる。
【００６１】つまり、図示しないレジスタアドレス生成
カンウタで形成されたレジスタ選択アドレスをデコーダ
で解読し、各レジスタのＳＳ端子に入力する。そして、
前記のようなレジスタ書き込みデータをＳＩＤ端子に供
給し、レジスタ書き込みイネーブルをＳＥ端子に供給
し、ＢＩＳＴ制御回路により形成されたレジスタ書き込
みトリガをＳＴ端子に供給する。
カンウタで形成されたレジスタ選択アドレスをデコーダ
で解読し、各レジスタのＳＳ端子に入力する。そして、
前記のようなレジスタ書き込みデータをＳＩＤ端子に供
給し、レジスタ書き込みイネーブルをＳＥ端子に供給
し、ＢＩＳＴ制御回路により形成されたレジスタ書き込
みトリガをＳＴ端子に供給する。
【００６２】擬似乱数発生器ＰＡＧＲは、このようなレ
ジスタへの書き込みデータを基にしてＰＡＧＲ論理回路
２０によりテストパタンを生成する。この実施例では、
ＢＩＳＴテスト対象である一般論理２１が複数ブロック
に分けられる。そして、かかる一般論理の入力と出力と
の間に設けられるフリップフロップ回路に前記のような
テスト入力機能と出力機能が設けられたテスト対象ＦＦ
（前記図３のレジスタ）が用いられる。
ジスタへの書き込みデータを基にしてＰＡＧＲ論理回路
２０によりテストパタンを生成する。この実施例では、
ＢＩＳＴテスト対象である一般論理２１が複数ブロック
に分けられる。そして、かかる一般論理の入力と出力と
の間に設けられるフリップフロップ回路に前記のような
テスト入力機能と出力機能が設けられたテスト対象ＦＦ
（前記図３のレジスタ）が用いられる。
【００６３】前記ブロック分割された一般論理２１に対
応されたテスト対象ＦＦ（レジスタ）は、各ブロック毎
にテスト入力ＳＩＤと出力ＳＤＯとを用いてシリルアに
接続される。したがって、前記擬似乱数発生器ＰＡＧＲ
も上記ブロック分割に対応して複数個が設けられる。同
様に、上記ブロック分割されたテスト対象ＦＦ（レジス
タ）に対応して、応答圧縮器ＭＩＳＲも複数個が設けら
れる。上記擬似乱数発生器ＰＡＧＲと応答圧縮器ＭＩＳ
Ｒそのものは、公知であるのでその詳細な説明は省略す
る。
応されたテスト対象ＦＦ（レジスタ）は、各ブロック毎
にテスト入力ＳＩＤと出力ＳＤＯとを用いてシリルアに
接続される。したがって、前記擬似乱数発生器ＰＡＧＲ
も上記ブロック分割に対応して複数個が設けられる。同
様に、上記ブロック分割されたテスト対象ＦＦ（レジス
タ）に対応して、応答圧縮器ＭＩＳＲも複数個が設けら
れる。上記擬似乱数発生器ＰＡＧＲと応答圧縮器ＭＩＳ
Ｒそのものは、公知であるのでその詳細な説明は省略す
る。
【００６４】この実施例のＬＯＧＩＣ−ＢＩＳＴの動作
を図８のタイミング図を参照して次に説明する。擬似乱
数発生器ＲＡＧＲと応答圧縮器ＭＩＳＲに対する制御、
つまりはＲＡＧＲとＭＩＳＲ内のＦＦ（レジスタ）の書
き込み／読み出しは、レジスタ書き込みデータ信号（Ｓ
ＩＤ）、レジスタ書き込みイネーブル信号（ＳＥ）、、
レジスタ選択アドレス信号（ＳＳ）とレジスタ書き込み
トリガ信号（ＳＴ）によって前記実施例と同様に行われ
る。
を図８のタイミング図を参照して次に説明する。擬似乱
数発生器ＲＡＧＲと応答圧縮器ＭＩＳＲに対する制御、
つまりはＲＡＧＲとＭＩＳＲ内のＦＦ（レジスタ）の書
き込み／読み出しは、レジスタ書き込みデータ信号（Ｓ
ＩＤ）、レジスタ書き込みイネーブル信号（ＳＥ）、、
レジスタ選択アドレス信号（ＳＳ）とレジスタ書き込み
トリガ信号（ＳＴ）によって前記実施例と同様に行われ
る。
【００６５】このような設定動作が終了すると、ＢＩＳ
Ｔ開始信号によりＢＩＳＴ動作に移行する。このＢＩＳ
Ｔ動作では、まずスキャンイン動作が実施される。上記
擬似乱数発生器ＰＡＧＲで発生されたテストパタンは、
ＬＳＩの論理回路の全てのテスト対象ＦＦにＭＵＸ−Ｓ
ＣＡＮ制御によってシリアルに伝達される。このとき、
レジスタ書き込みトリガＳＴは、クロックに同期して制
御する必要があるので、モード選択信号およびＢＩＳＴ
開始トリガ信号を入力とするＢＩＳＴ制御回路によって
生成される。
Ｔ開始信号によりＢＩＳＴ動作に移行する。このＢＩＳ
Ｔ動作では、まずスキャンイン動作が実施される。上記
擬似乱数発生器ＰＡＧＲで発生されたテストパタンは、
ＬＳＩの論理回路の全てのテスト対象ＦＦにＭＵＸ−Ｓ
ＣＡＮ制御によってシリアルに伝達される。このとき、
レジスタ書き込みトリガＳＴは、クロックに同期して制
御する必要があるので、モード選択信号およびＢＩＳＴ
開始トリガ信号を入力とするＢＩＳＴ制御回路によって
生成される。
【００６６】上記のようなスキャンイン動作が終了する
と、ＢＩＳＴ制御回路はシステムクロックの１周期だけ
ＭＵＸ−スャキン制御信号をロウレベルにする。これに
より、上記テスト対象ＦＦの入力は、前記ＭＵＸ−スャ
キンチェーンから一般論理２１側に切り替えられて論理
動作を実施し、その出力信号が上記テスト対象ＦＦに保
持される。そして、上記ＭＵＸ−スャキン制御信号をハ
イレベルにすることにより、スャキンアウト動作に移行
して上記一般論理２１の出力信号がシリアルに応答圧縮
器ＭＩＳＲの上記一般論理２１に入力されて圧縮された
データがＭＩＳＲ内ＦＦ（レジスタ）に保持される。そ
して、レジスタ書き込みイネーブル信号をハイレベルに
することにより、ＭＩＳＲの読み出しを前記レジスタ選
択アドレス信号（ＳＳ）を用いて行う。
と、ＢＩＳＴ制御回路はシステムクロックの１周期だけ
ＭＵＸ−スャキン制御信号をロウレベルにする。これに
より、上記テスト対象ＦＦの入力は、前記ＭＵＸ−スャ
キンチェーンから一般論理２１側に切り替えられて論理
動作を実施し、その出力信号が上記テスト対象ＦＦに保
持される。そして、上記ＭＵＸ−スャキン制御信号をハ
イレベルにすることにより、スャキンアウト動作に移行
して上記一般論理２１の出力信号がシリアルに応答圧縮
器ＭＩＳＲの上記一般論理２１に入力されて圧縮された
データがＭＩＳＲ内ＦＦ（レジスタ）に保持される。そ
して、レジスタ書き込みイネーブル信号をハイレベルに
することにより、ＭＩＳＲの読み出しを前記レジスタ選
択アドレス信号（ＳＳ）を用いて行う。
【００６７】この実施例のＬＯＧＩＣ−ＢＩＳＴは、前
記図６のＲＡＭ−ＢＩＳＴと共存できる。また、図７の
（―般論理）の中にＲＡＭ−ＢＩＳＴを組み込むことが
可能である。この場合、ＲＡＭ−ＢＩＳＴ自体の論理診
断を、このＬＯＧＩＣ−ＢＩＳＴを使用して行なうこと
ができる。
記図６のＲＡＭ−ＢＩＳＴと共存できる。また、図７の
（―般論理）の中にＲＡＭ−ＢＩＳＴを組み込むことが
可能である。この場合、ＲＡＭ−ＢＩＳＴ自体の論理診
断を、このＬＯＧＩＣ−ＢＩＳＴを使用して行なうこと
ができる。
【００６８】図９には、この発明に係る半導体集積回路
装置の他の一実施例のブロック図が示されている。この
実施例の半導体集積回路装置は、特に制限されないが、
ＤＲＡＭ（ダイナミック型ＲＡＭ）とＳＲＡＭ（スタテ
ィック型ＲＡＭ）と、それを制御するためのユーザーロ
ジック（Ｕser Ｌogic) 及びテスト回路ＢＩＳＴとイン
ターフェイス回路ＪＴＡＧからなる。上記インターフェ
イス回路ＪＡＴＧは、クロック端子ＴＣＫに同期し、モ
ード設定信号ＴＭＳ及びテスト入力データＴＤＩ及びテ
スト出力データＴＤＯをシリアルに入出力する。
装置の他の一実施例のブロック図が示されている。この
実施例の半導体集積回路装置は、特に制限されないが、
ＤＲＡＭ（ダイナミック型ＲＡＭ）とＳＲＡＭ（スタテ
ィック型ＲＡＭ）と、それを制御するためのユーザーロ
ジック（Ｕser Ｌogic) 及びテスト回路ＢＩＳＴとイン
ターフェイス回路ＪＴＡＧからなる。上記インターフェ
イス回路ＪＡＴＧは、クロック端子ＴＣＫに同期し、モ
ード設定信号ＴＭＳ及びテスト入力データＴＤＩ及びテ
スト出力データＴＤＯをシリアルに入出力する。
【００６９】ＤＲＡＭは、特に制限されないが、６４Ｋ
ワード×２８８ビット（約１８．４Ｍビット）のような
大きな記憶容量を持つＤＲＡＭコアと、かかるＤＲＡＭ
コアに対して書き込み用に７２ビットずつの記憶容量を
持つ４つのレジスタと、読み出し用の７２ビットずつの
記憶容量を持つ４つのレジスタとを備える。ＳＲＡＭは
その入出力動作時のバッファレジスタとしての役割を持
ち、特に制限されないが、それぞれが１２８ワード×７
２ビット持つ書き込み用のポートが４個設けられ、それ
ぞれが１２８ワード×７２ビット持つ読み出し用のポー
トが４個設けられる。ユーザーロジックは、７２ビット
の単位で入出力する入出力インターフェイス部と、７２
ビットずつのデータを上記ＳＲＡＭとＤＲＡＭとの間で
伝達するマルチプレクサ等から構成される。
ワード×２８８ビット（約１８．４Ｍビット）のような
大きな記憶容量を持つＤＲＡＭコアと、かかるＤＲＡＭ
コアに対して書き込み用に７２ビットずつの記憶容量を
持つ４つのレジスタと、読み出し用の７２ビットずつの
記憶容量を持つ４つのレジスタとを備える。ＳＲＡＭは
その入出力動作時のバッファレジスタとしての役割を持
ち、特に制限されないが、それぞれが１２８ワード×７
２ビット持つ書き込み用のポートが４個設けられ、それ
ぞれが１２８ワード×７２ビット持つ読み出し用のポー
トが４個設けられる。ユーザーロジックは、７２ビット
の単位で入出力する入出力インターフェイス部と、７２
ビットずつのデータを上記ＳＲＡＭとＤＲＡＭとの間で
伝達するマルチプレクサ等から構成される。
【００７０】テスト回路ＢＩＳＴは、ユーザーロジック
部とにおいてチェーン状にされてレジスタを構成するよ
うにされたラッチ回路に対してシリアルにテストパター
ンを供給し、ユーザーロジック部及びＤＲＡＭやＳＲＡ
Ｍに対する動作を指示する信号をパラレルに送出させる
というＭＵＸ−ＳＣＡＮ経路と、この発明に係る前記
「擬似的クロック非同期動作」によるテスト経路とを備
える。これにより、ＤＲＡＭやＳＲＡＭ及びユーザーロ
ジックは、必要に応じてＭＵＸ−ＳＣＡＮ又は「擬似的
クロック非同期動作」のいずれかの動作モードによりテ
スト回路ＢＩＳＴから供給されるテストパタンによって
内部回路が動作させられてその判定を行うようにするこ
とができる。
部とにおいてチェーン状にされてレジスタを構成するよ
うにされたラッチ回路に対してシリアルにテストパター
ンを供給し、ユーザーロジック部及びＤＲＡＭやＳＲＡ
Ｍに対する動作を指示する信号をパラレルに送出させる
というＭＵＸ−ＳＣＡＮ経路と、この発明に係る前記
「擬似的クロック非同期動作」によるテスト経路とを備
える。これにより、ＤＲＡＭやＳＲＡＭ及びユーザーロ
ジックは、必要に応じてＭＵＸ−ＳＣＡＮ又は「擬似的
クロック非同期動作」のいずれかの動作モードによりテ
スト回路ＢＩＳＴから供給されるテストパタンによって
内部回路が動作させられてその判定を行うようにするこ
とができる。
【００７１】上記の実施例から得られる作用効果は、下
記の通りである。 （１） クロック信号に従って動作する内部回路に入力
されるテストパタンを保持する第１のラッチ回路及び上
記テストパタンに対応した内部回路の出力信号を保持す
る第２のラッチ回路を含むテスト回路を備え、上記テス
ト回路において、上記内部回路へのクロック信号の供給
開始時に電源線に発生するノイズ周波数よりも高い周波
数にされたクロック信号を上記内部回路及びテスト回路
に継続的に供給した状態で、上記第１のラッチ回路への
テストパタンの入力動作と、上記第２のラッチ回路に保
持された出力信号の出力動作とを上記クロック信号に対
応し、かつその周期よりも長い周期により行うことによ
り、クロックの開始や停止及び変速による大きな電源ノ
イズの影響を受けることなく、安定した電源のもとでテ
ストを実施することができるという効果が得られる。
記の通りである。 （１） クロック信号に従って動作する内部回路に入力
されるテストパタンを保持する第１のラッチ回路及び上
記テストパタンに対応した内部回路の出力信号を保持す
る第２のラッチ回路を含むテスト回路を備え、上記テス
ト回路において、上記内部回路へのクロック信号の供給
開始時に電源線に発生するノイズ周波数よりも高い周波
数にされたクロック信号を上記内部回路及びテスト回路
に継続的に供給した状態で、上記第１のラッチ回路への
テストパタンの入力動作と、上記第２のラッチ回路に保
持された出力信号の出力動作とを上記クロック信号に対
応し、かつその周期よりも長い周期により行うことによ
り、クロックの開始や停止及び変速による大きな電源ノ
イズの影響を受けることなく、安定した電源のもとでテ
ストを実施することができるという効果が得られる。
【００７２】（２） 上記に加えて、上記内部回路をメ
モリ回路とし、アドレス信号と動作制御信号とを含むテ
ストパタンを入力し、第２のラッチ回路にメモリ回路の
読み出し信号を取り込むことにより、メモリ回路を内部
の論理回路から切り離した単独でのテストを実施するこ
とができ、テスト時間の短縮化を図ることができるとい
う効果が得られる。
モリ回路とし、アドレス信号と動作制御信号とを含むテ
ストパタンを入力し、第２のラッチ回路にメモリ回路の
読み出し信号を取り込むことにより、メモリ回路を内部
の論理回路から切り離した単独でのテストを実施するこ
とができ、テスト時間の短縮化を図ることができるとい
う効果が得られる。
【００７３】（３） 上記に加えて、上記テスト動作の
ときのクロック信号を、上記メモリ回路の通常の動作状
態に対応した周波数とすることにより、実際の回路動作
に則したテストを実施でき、信頼性の高い判定結果を得
ることができるという効果が得られる。
ときのクロック信号を、上記メモリ回路の通常の動作状
態に対応した周波数とすることにより、実際の回路動作
に則したテストを実施でき、信頼性の高い判定結果を得
ることができるという効果が得られる。
【００７４】（４） 上記に加えて、上記テスト回路と
して、上記メモリ回路に供給されるテストパタンとその
期待値を生成するテストパタン生成回路及び上記第１の
ラッチ回路に保持されたテストパタンの入力と、通常動
作ときの入力とを切り替える切替回路、上記メモリ回路
から読み出された第２のラッチ回路の出力信号と上記期
待値とを比較する比較判定回路とを備えることにより、
簡単なテスタを用いることができるいう効果が得られ
る。
して、上記メモリ回路に供給されるテストパタンとその
期待値を生成するテストパタン生成回路及び上記第１の
ラッチ回路に保持されたテストパタンの入力と、通常動
作ときの入力とを切り替える切替回路、上記メモリ回路
から読み出された第２のラッチ回路の出力信号と上記期
待値とを比較する比較判定回路とを備えることにより、
簡単なテスタを用いることができるいう効果が得られ
る。
【００７５】（５） 上記に加えて、上記テスト回路と
して、上記比較判定回路の判定出力とメモリ回路に入力
されるアドレス信号とを受けて救済を要否を判定する救
済解析回路と、上記救済解析回路での救済アドレスを保
持する救済アドレスレジスタとを更に備えるようにする
ことによって、メモリ回路に冗長機能を持たせることが
できるという効果が得られる。
して、上記比較判定回路の判定出力とメモリ回路に入力
されるアドレス信号とを受けて救済を要否を判定する救
済解析回路と、上記救済解析回路での救済アドレスを保
持する救済アドレスレジスタとを更に備えるようにする
ことによって、メモリ回路に冗長機能を持たせることが
できるという効果が得られる。
【００７６】（６） 上記に加えて、上記メモリ回路を
複数個とし、上記テスト回路に複数個のメモリ回路のう
ち、テスト対象のメモリ回路を指定するメモリ選択回路
を更に備えるようにすることにより、テスト回路の簡素
化を図ることができるという効果が得られる。
複数個とし、上記テスト回路に複数個のメモリ回路のう
ち、テスト対象のメモリ回路を指定するメモリ選択回路
を更に備えるようにすることにより、テスト回路の簡素
化を図ることができるという効果が得られる。
【００７７】（７） 上記に加えて、上記内部回路を論
理回路とし、上記第１と第２のラッチ回路を上記論理回
路の入力部と出力部に設けられるフリップフロップ回路
に組み込むようにすることにより、少ないテストパタン
での論理回路のテストを実施することができる効果が得
られる。
理回路とし、上記第１と第２のラッチ回路を上記論理回
路の入力部と出力部に設けられるフリップフロップ回路
に組み込むようにすることにより、少ないテストパタン
での論理回路のテストを実施することができる効果が得
られる。
【００７８】（８） 上記に加えて、テスト動作のとき
のクロック信号を上記内部回路の通常の動作状態に対応
した周波数することにより、実際の回路動作に則したテ
ストを実施でき、信頼性の高い判定結果を得ることがで
きるという効果が得られる。
のクロック信号を上記内部回路の通常の動作状態に対応
した周波数することにより、実際の回路動作に則したテ
ストを実施でき、信頼性の高い判定結果を得ることがで
きるという効果が得られる。
【００７９】（９） 上記に加えて、上記テスト回路と
して上記論理回路の入力部に設けられた第１のラッチ回
路に供給される入力信号を形成する擬似乱数発生器と、
上記論理回路の出力信号を保持する第２のラッチ回路の
出力信号を受ける応答圧縮器とを更に備えるようにする
ことより、簡単なテスタを用いて内部論理回路の判定を
行うようにすることができるいう効果が得られる。
して上記論理回路の入力部に設けられた第１のラッチ回
路に供給される入力信号を形成する擬似乱数発生器と、
上記論理回路の出力信号を保持する第２のラッチ回路の
出力信号を受ける応答圧縮器とを更に備えるようにする
ことより、簡単なテスタを用いて内部論理回路の判定を
行うようにすることができるいう効果が得られる。
【００８０】（１０） 上記に加えて、内部回路の論理
回路を複数のブロックに分け、各ブロック内の複数のフ
リップフロップ回路を、上記第１と第２のラッチ回路を
介して直列形態に接続し、それに対応された上記擬似乱
数発生器からシリアルに第１のラッチ回路にテストパタ
ンを入力し、かかるテストパタンに対応した第２のラッ
チ回路の出力信号をシリアルに応答圧縮器に出力させる
ことにより、同時並列的に論理回路の検証ができるの
で、テスト時間の短縮化を図ることができるという効果
が得られる。
回路を複数のブロックに分け、各ブロック内の複数のフ
リップフロップ回路を、上記第１と第２のラッチ回路を
介して直列形態に接続し、それに対応された上記擬似乱
数発生器からシリアルに第１のラッチ回路にテストパタ
ンを入力し、かかるテストパタンに対応した第２のラッ
チ回路の出力信号をシリアルに応答圧縮器に出力させる
ことにより、同時並列的に論理回路の検証ができるの
で、テスト時間の短縮化を図ることができるという効果
が得られる。
【００８１】（１１） クロック信号に従って動作する
内部回路に入力されるテストパターンを保持する第１の
ラッチ回路及び上記テストパターンに対応した内部回路
の出力信号を保持する第２のラッチ回路を含むテスト回
路を用い、上記内部回路へのクロック信号の供給開始時
に電源線に発生するノイズ周波数よりも高い周波数にさ
れたクロック信号を上記内部回路及びテスト回路に継続
的に供給し、上記第１のラッチ回路へのテストパターン
の入力動作と、上記第２のラッチ回路に保持された出力
信号の出力動作とを上記クロック信号に対応し、かつそ
の周期よりも長い周期により行うことにより、クロック
の開始や停止及び変速による大きな電源ノイズの影響を
受けることなく、安定した電源のもとでテストを実施す
ることができるという効果が得られる。
内部回路に入力されるテストパターンを保持する第１の
ラッチ回路及び上記テストパターンに対応した内部回路
の出力信号を保持する第２のラッチ回路を含むテスト回
路を用い、上記内部回路へのクロック信号の供給開始時
に電源線に発生するノイズ周波数よりも高い周波数にさ
れたクロック信号を上記内部回路及びテスト回路に継続
的に供給し、上記第１のラッチ回路へのテストパターン
の入力動作と、上記第２のラッチ回路に保持された出力
信号の出力動作とを上記クロック信号に対応し、かつそ
の周期よりも長い周期により行うことにより、クロック
の開始や停止及び変速による大きな電源ノイズの影響を
受けることなく、安定した電源のもとでテストを実施す
ることができるという効果が得られる。
【００８２】（１２） 上記に加えて、上記内部回路を
メモリ回路とし、アドレス信号と動作制御信号とを含む
テストパタンを入力し、第２のラッチ回路にメモリ回路
の読み出し信号を取り込むことにより、メモリ回路を内
部の論理回路から切り離した単独でのテストを実施する
ことができ、テスト時間の短縮化を図ることができると
いう効果が得られる。
メモリ回路とし、アドレス信号と動作制御信号とを含む
テストパタンを入力し、第２のラッチ回路にメモリ回路
の読み出し信号を取り込むことにより、メモリ回路を内
部の論理回路から切り離した単独でのテストを実施する
ことができ、テスト時間の短縮化を図ることができると
いう効果が得られる。
【００８３】（１３） 上記に加えて、上記内部回路を
論理回路とし、上記第１と第２のラッチ回路を上記論理
回路の入力部と出力部に設けられるフリップフロップ回
路に組み込むようにすることにより、少ないテストパタ
ンでの論理回路のテストを実施することができる効果が
得られる。
論理回路とし、上記第１と第２のラッチ回路を上記論理
回路の入力部と出力部に設けられるフリップフロップ回
路に組み込むようにすることにより、少ないテストパタ
ンでの論理回路のテストを実施することができる効果が
得られる。
【００８４】（１４） 上記に加えて、テスト動作のと
きのクロック信号を上記内部回路の通常の動作状態に対
応した周波数することにより、実際の回路動作に則した
テストを実施でき、信頼性の高い判定結果を得ることが
できるという効果が得られる。
きのクロック信号を上記内部回路の通常の動作状態に対
応した周波数することにより、実際の回路動作に則した
テストを実施でき、信頼性の高い判定結果を得ることが
できるという効果が得られる。
【００８５】以上本発明者よりなされた発明を実施例に
基づき具体的に説明したが、本願発明は前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲で種
々変更可能であることはいうまでもない。例えば、レジ
スタのアドレス生成やその選択は、種々の実施形態を採
ることができる。前記レジスタは、ＭＵＸ−ＳＣＡＮ制
御のための入出力機能を省略してもよい。クロック信号
の周波数は、テスト環境にあわせて実際の動作状態の周
波数よりも低い周波数としてもよい。例えば、半導体ウ
ェハ上にＬＳＩが完成された時点でのプロービングで
は、実際の動作状態と同じ高い周波数のクロックの供給
が困難な場合には、それよりも低い周波数を供給して動
作させるものであってもよい。ただし、そのときの電源
系で共振周波数よりも十分に高い周波数であることが必
要である。この発明は、論理回路、メモリ回路を含む各
種半導体集積回路装置とそのテスト方法に広く利用でき
る。
基づき具体的に説明したが、本願発明は前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲で種
々変更可能であることはいうまでもない。例えば、レジ
スタのアドレス生成やその選択は、種々の実施形態を採
ることができる。前記レジスタは、ＭＵＸ−ＳＣＡＮ制
御のための入出力機能を省略してもよい。クロック信号
の周波数は、テスト環境にあわせて実際の動作状態の周
波数よりも低い周波数としてもよい。例えば、半導体ウ
ェハ上にＬＳＩが完成された時点でのプロービングで
は、実際の動作状態と同じ高い周波数のクロックの供給
が困難な場合には、それよりも低い周波数を供給して動
作させるものであってもよい。ただし、そのときの電源
系で共振周波数よりも十分に高い周波数であることが必
要である。この発明は、論理回路、メモリ回路を含む各
種半導体集積回路装置とそのテスト方法に広く利用でき
る。
【００８６】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。クロック信号に従って動作する内部回
路に入力されるテストパタンを保持する第１のラッチ回
路及び上記テストパタンに対応した内部回路の出力信号
を保持する第２のラッチ回路を含むテスト回路を備え、
上記テスト回路において、上記内部回路へのクロック信
号の供給開始時に電源線に発生するノイズ周波数よりも
高い周波数にされたクロック信号を上記内部回路及びテ
スト回路に継続的に供給した状態で、上記第１のラッチ
回路へのテストパタンの入力動作と、上記第２のラッチ
回路に保持された出力信号の出力動作とを上記クロック
信号に対応し、かつその周期よりも長い周期により行う
ことにより、クロックの開始や停止及び変速による大き
な電源ノイズの影響を受けることなく、安定した電源の
もとでテストを実施することができる。
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。クロック信号に従って動作する内部回
路に入力されるテストパタンを保持する第１のラッチ回
路及び上記テストパタンに対応した内部回路の出力信号
を保持する第２のラッチ回路を含むテスト回路を備え、
上記テスト回路において、上記内部回路へのクロック信
号の供給開始時に電源線に発生するノイズ周波数よりも
高い周波数にされたクロック信号を上記内部回路及びテ
スト回路に継続的に供給した状態で、上記第１のラッチ
回路へのテストパタンの入力動作と、上記第２のラッチ
回路に保持された出力信号の出力動作とを上記クロック
信号に対応し、かつその周期よりも長い周期により行う
ことにより、クロックの開始や停止及び変速による大き
な電源ノイズの影響を受けることなく、安定した電源の
もとでテストを実施することができる。
【００８７】クロック信号に従って動作する内部回路に
入力されるテストパターンを保持する第１のラッチ回路
及び上記テストパターンに対応した内部回路の出力信号
を保持する第２のラッチ回路を含むテスト回路を用い、
上記内部回路へのクロック信号の供給開始時に電源線に
発生するノイズ周波数よりも高い周波数にされたクロッ
ク信号を上記内部回路及びテスト回路に継続的に供給
し、上記第１のラッチ回路へのテストパターンの入力動
作と、上記第２のラッチ回路に保持された出力信号の出
力動作とを上記クロック信号に対応し、かつその周期よ
りも長い周期により行うことにより、クロックの開始や
停止及び変速による大きな電源ノイズの影響を受けるこ
となく、安定した電源のもとでテストを実施することが
できる。
入力されるテストパターンを保持する第１のラッチ回路
及び上記テストパターンに対応した内部回路の出力信号
を保持する第２のラッチ回路を含むテスト回路を用い、
上記内部回路へのクロック信号の供給開始時に電源線に
発生するノイズ周波数よりも高い周波数にされたクロッ
ク信号を上記内部回路及びテスト回路に継続的に供給
し、上記第１のラッチ回路へのテストパターンの入力動
作と、上記第２のラッチ回路に保持された出力信号の出
力動作とを上記クロック信号に対応し、かつその周期よ
りも長い周期により行うことにより、クロックの開始や
停止及び変速による大きな電源ノイズの影響を受けるこ
となく、安定した電源のもとでテストを実施することが
できる。
【図１】この発明に係る半導体集積回路装置に設けられ
るテスト回路の一実施例を示す概略ブロック図である。
るテスト回路の一実施例を示す概略ブロック図である。
【図２】この発明に用いられるレジスタの基本回路の一
実施例を示す回路図である。
実施例を示す回路図である。
【図３】この発明に用いられるレジスタの一実施例を示
すブロック図である。
すブロック図である。
【図４】図３のレジスタの動作の一例を説明するための
タイミング図である。
タイミング図である。
【図５】図１の実施例回路の動作の一例を説明するため
のタイミング図である。
のタイミング図である。
【図６】この発明に係る半導体集積回路装置の一実施例
を示すブロック図である。
を示すブロック図である。
【図７】この発明に係る半導体集積回路装置の他の一実
施例を示すブロック図である。
施例を示すブロック図である。
【図８】図７の実施例を説明するためのタイミング図で
ある。
ある。
【図９】この発明に係る半導体集積回路装置の他の一実
施例を示すブロック図である。
施例を示すブロック図である。
１…テストパタン生成回路、２…テスト対象ＲＡＭ選択
回路、３…切替回路、４…比較判定回路、５…判定レジ
スタ、６…救済解析回路、７…救済アドレスレジスタ、
８…フューズ回路、９…フューズデータ転送制御回路、
１０…レジスタアドレス生成回路、１１…アドレスデコ
ーダ回路、１２…オア回路、１３…コントロール回路、
１４…ＲＡＭ、１５…一般論理、１６…ＰＬＬ、ＰＡＧ
Ｒ…擬似乱数発生器、ＭＩＳＲ…応答圧縮器、ＳＲＡＭ
…スタティック型ランダム・アクセス・メモリ、ＤＲＡ
Ｍ…ダイナミック型ランダム・アクセス・メモリ、ＪＴ
ＡＧ…インターフェイス回路、ＢＩＳＴ…テスト回路。
回路、３…切替回路、４…比較判定回路、５…判定レジ
スタ、６…救済解析回路、７…救済アドレスレジスタ、
８…フューズ回路、９…フューズデータ転送制御回路、
１０…レジスタアドレス生成回路、１１…アドレスデコ
ーダ回路、１２…オア回路、１３…コントロール回路、
１４…ＲＡＭ、１５…一般論理、１６…ＰＬＬ、ＰＡＧ
Ｒ…擬似乱数発生器、ＭＩＳＲ…応答圧縮器、ＳＲＡＭ
…スタティック型ランダム・アクセス・メモリ、ＤＲＡ
Ｍ…ダイナミック型ランダム・アクセス・メモリ、ＪＴ
ＡＧ…インターフェイス回路、ＢＩＳＴ…テスト回路。
フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｇ０１Ｒ 31/28 Ｇ (72)発明者 日下田 恵一 東京都青梅市新町六丁目16番地の３ 株式 会社日立製作所デバイス開発センタ内 (72)発明者 中原 茂 東京都青梅市新町六丁目16番地の３ 株式 会社日立製作所デバイス開発センタ内 Ｆターム(参考） 2G032 AA07 AB01 AC03 AE10 AG02 AG10 AK11 AK14 AL00 5L106 DD22 DD23 DD25 GG03
Claims (14)
- 【請求項１】 クロック信号に従って動作する内部回路
と、 上記内部回路に入力されるテストパタンを保持する第１
のラッチ回路及び上記テストパタンに対応した内部回路
の出力信号を保持する第２のラッチ回路を含むテスト回
路とを備え、 上記テスト回路は、 上記内部回路へのクロック信号の供給開始時に電源線に
発生するノイズの周波数よりも高い周波数にされたクロ
ック信号を上記内部回路及びテスト回路に継続的に供給
した状態で、上記第１のラッチ回路へのテストパタンの
入力動作と、上記第２のラッチ回路に保持された出力信
号の出力動作とを上記クロック信号に対応し、かつその
周期よりも長い周期により行うことを特徴とする半導体
集積回路装置。 - 【請求項２】 請求項１において、 上記内部回路は、内蔵されたメモリ回路であり、 上記テストパタンは、上記メモリ回路に供給されるアド
レス信号と動作制御信号とを含み、 上記第２のラッチ回路に取り込まれる出力信号は、メモ
リ回路の読み出し信号であることを特徴とする半導体集
積回路装置。 - 【請求項３】 請求項２において、 上記テスト動作のときのクロック信号は、上記メモリ回
路の通常の動作状態に対応した周波数であることを特徴
とする半導体集積回路装置。 - 【請求項４】 請求項２又は３において、 上記テスト回路は、 上記メモリ回路に供給されるテストパタンとその期待値
を生成するテストパタン生成回路と、 上記第１のラッチ回路に保持されたテストパタンの入力
と、通常動作ときの入力とを切り替える切替回路と、 上記メモリ回路から読み出された第２のラッチ回路の出
力信号と上記期待値とを比較する比較判定回路とを更に
含むことを特徴とする半導体集積回路装置。 - 【請求項５】 請求項４において、 上記テスト回路は、 上記比較判定回路の判定出力とメモリ回路に入力される
アドレス信号とを受けて救済を要否を判定する救済解析
回路と、 上記救済解析回路での救済アドレスを保持する救済アド
レスレジスタとを更に備えてなることを特徴とする半導
体集積回路装置。 - 【請求項６】 請求項４又は５において、 上記メモリ回路は複数個からなり、 上記テスト回路は、上記複数個のメモリ回路のうち、テ
スト対象のメモリ回路を指定するメモリ選択回路を更に
備え、かかるメモリ選択回路で選択されたメモリに対し
て上記テスト動作が実施されることを特徴とする半導体
集積回路装置。 - 【請求項７】 請求項１において、 上記内部回路は、論理回路であり、 上記第１と第２のラッチ回路は、上記論理回路の入力部
と出力部に設けられるフリップフロップ回路に組み込ま
れてなることを特徴とする半導体集積回路装置のテスト
方法。 - 【請求項８】 請求項７において、 上記テスト動作のときのクロック信号は、上記内部回路
の通常の動作状態に対応した周波数であることを特徴と
する半導体集積回路装置。 - 【請求項９】 請求項７又は８において、 上記テスト回路は、 上記論理回路の入力部に設けられた第１のラッチ回路に
供給される入力信号を形成する擬似乱数発生器と、 上記論理回路の出力信号を保持する第２のラッチ回路の
出力信号を受ける応答圧縮器とを更に含むことを特徴と
する半導体集積回路装置。 - 【請求項１０】 請求項９において、 上記内部回路の論理回路は複数のブロックに分けられ、 上記テスト回路は、 上記各ブロック内の複数のフリップフロップ回路を、上
記第１と第２のラッチ回路を介して直列形態に接続し、
それに対応された上記擬似乱数発生器からシリアルに第
１のラッチ回路にテストパタンを入力し、かかるテスト
パタンに対応した第２のラッチ回路の出力信号をシリア
ルに応答圧縮器に出力させることを特徴とする半導体集
積回路装置。 - 【請求項１１】 クロック信号に従って動作する内部回
路に入力されるテストパターンを保持する第１のラッチ
回路及び上記テストパターンに対応した内部回路の出力
信号を保持する第２のラッチ回路を含むテスト回路を用
い、 上記内部回路へのクロック信号の供給開始時に電源線に
発生するノイズの周波数よりも高い周波数にされたクロ
ック信号を上記内部回路及びテスト回路に継続的に供給
し、上記第１のラッチ回路へのテストパターンの入力動
作と、上記第２のラッチ回路に保持された出力信号の出
力動作とを上記クロック信号に対応し、かつその周期よ
りも長い周期により行うことを特徴とする半導体集積回
路装置のテスト方法。 - 【請求項１２】 請求項１１において、 上記内部回路は、内蔵されたメモリ回路であり、 上記テストパターンは、メモリ回路に供給されるアドレ
ス信号と動作制御信号を含み、 上記第２のラッチ回路に取り込まれる出力信号は、メモ
リ回路の読み出し信号であることを特徴とする半導体集
積回路装置のテスト方法。 - 【請求項１３】 請求項１１において、 上記内部回路は、論理回路であり、 上記第１と第２のラッチ回路は、上記論理回路の入力部
と出力部に設けられるフリップフロップ回路に組み込ま
れてなることを特徴とする半導体集積回路装置のテスト
方法。 - 【請求項１４】 請求項１２又は１３において、 上記テスト動作のときのクロック信号は、上記内部回路
の通常の動作状態に対応した周波数であることを特徴と
する半導体集積回路装置のテスト方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000371585A JP2002174662A (ja) | 2000-12-06 | 2000-12-06 | 半導体集積回路装置とそのテスト方法 |
| US09/996,722 US6779144B2 (en) | 2000-12-06 | 2001-11-30 | Semiconductor integrated circuit device and method of testing it |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000371585A JP2002174662A (ja) | 2000-12-06 | 2000-12-06 | 半導体集積回路装置とそのテスト方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002174662A true JP2002174662A (ja) | 2002-06-21 |
Family
ID=18841284
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000371585A Pending JP2002174662A (ja) | 2000-12-06 | 2000-12-06 | 半導体集積回路装置とそのテスト方法 |
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|---|---|
| US (1) | US6779144B2 (ja) |
| JP (1) | JP2002174662A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7114113B2 (en) | 2002-08-30 | 2006-09-26 | Oki Electric Industry Co., Ltd. | Test circuit provided with built-in self test function |
| WO2008069113A1 (en) * | 2006-11-29 | 2008-06-12 | Advantest Corporation | Pattern controlled, full speed ate compare capability for deterministic and non-deterministic ic data |
| JP2010032503A (ja) * | 2008-07-24 | 2010-02-12 | Internatl Business Mach Corp <Ibm> | Ｊｔａｇテスト・データ・レジスタを用いる非同期通信装置 |
Families Citing this family (21)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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