JP5206487B2 - 半導体集積回路の制御方法および半導体集積回路 - Google Patents
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Description
この出願は、半導体集積回路の制御方法および半導体集積回路に関する。
近年、半導体集積回路（ＬＳＩ，チップ）は、高機能化および高集積化されている。具体的に、例えば、１つのＬＳＩに搭載されるＲＡＭ（ＲＡＭブロック）の数も増加してきている。
このようなＬＳＩには、ＢＩＳＴ（Built-In Self-Test：組込自己テスト)回路が設けられ、搭載された複数のＲＡＭをそのＬＳＩ自身で試験するようになっている。
そして、ＬＳＩに搭載される複数のＲＡＭの試験時は、試験時間を短縮するために、複数のＲＡＭを同時に試験し、さらに、システムの周波数（ＬＳＩの動作周波数）で高速に試験するようになってきている。
ところで、従来、試験モードを有する半導体集積回路としては、様々なものが提案されている。例えば、ＬＳＩに搭載される複数のＲＡＭを同時に、しかもシステムの周波数で高速に試験するものが提案されている。
しかしながら、例えば、複数のＲＡＭを高い周波数で同時に試験すると、電源波形が乱れて電源ノイズが発生し、試験を正しく行うことができない場合がある。
すなわち、例えば、半導体集積回路における複数のＲＡＭの試験を同時に行うと、電源ノイズにより試験を正しく行うことができずに、正常品と不良品の識別を正しく行うことができずに、歩留りの低下を招くことにもなっていた。
すなわち、例えば、半導体集積回路における複数のＲＡＭの試験を同時に行うと、電源ノイズにより試験を正しく行うことができずに、正常品と不良品の識別を正しく行うことができずに、歩留りの低下を招くことにもなっていた。
この出願は、上述した課題に鑑み、消費電力の変化による電源ノイズの影響を受けることなくて正しい動作を行うことが可能な半導体集積回路の制御方法および半導体集積回路の提供を目的とする。
第１実施形態によれば、第１消費電力の第１動作モードおよび該第１消費電力とは異なる第２消費電力の第２動作モードを有する半導体集積回路の制御方法であって、前記半導体集積回路に設けられた試験対象回路を試験するための試験用データの設定，および／または，前記試験対象回路からの試験結果の取り出しを行う前記第１動作モードから、設定された前記試験用データにより前記試験対象回路を動作させて試験を行う前記第２動作モードに切り替わった場合に、所定期間前記第２動作モードにおける試験を行って該試験の結果を無効化し、前記所定期間の後は、前記第２動作モードにおける試験の結果を保持する半導体集積回路の制御方法が提供される。
各実施形態によれば、消費電力の変化による電源ノイズの影響を受けることなく正しい動作を行うことが可能な半導体集積回路の制御方法および半導体集積回路を提供することができる。
まず、半導体集積回路の制御方法および半導体集積回路の各実施例を詳述する前に、図１および図２を参照して、従来の半導体集積回路およびその問題点を説明する。
図１は従来の半導体集積回路におけるRAM BIST回路の一例を概略的に示すブロック図であり、半導体集積回路（ＬＳＩ）に搭載されるRAM BIST（ＲＡＭ組込自己テスト）回路２００の一例を概略的に示すものである。
なお、このようなRAM BIST回路２００は、ＬＳＩに複数搭載され、特に、近年では、そのＬＳＩに搭載されるRAM BIST回路２００の数が飛躍的に増加している。
図１に示されるように、RAM BIST回路２００は、それぞれ外部からのクロック信号が供給されたテスト信号生成回路200a，パターン発生回路200b，セレクタ回路200c，ＲＡＭ200dおよび比較回路200eを有する。
さらに、テスト信号生成回路200aには、RAM BIST用データ入力信号ＭＤＩが入力され、また、比較回路200eからは、試験結果の出力信号ＭＤＯが出力される。
テスト信号生成回路200aは、例えば、ＲＡＭ200dの試験を行うための様々な制御信号を生成し、また、パターン発生回路200bは、テスト信号生成回路200aの出力信号およびクロック信号ＣＫに従って試験用パターンを発生する。さらに、セレクタ回路200cは、パターン発生回路200bからの試験用パターンと、実際のデータパターンＲＤとの選択を行う。
比較回路200eは、パターン発生回路200bからの試験用パターンのデータ（期待値）と、ＲＡＭ200dから読み出したデータとの比較を行う。
前述したように、図１に示すRAM BIST回路２００は、ＬＳＩに複数搭載され、通常、テスター（図示しない）の電源電圧Ｖｔを使用して試験を行うようになっている。
図２は図１の半導体集積回路による電源波形の一例を示す図であり、基準電圧を１．２０Ｖとする電源電圧の変動を示すものである。
図２において、期間Ｐ１１，Ｐ１３およびＰ１５は、低速動作モード期間（低速期間）を示し、ＲＡＭ200dを試験するための試験用データの設定，および／または，ＲＡＭ200dからの試験結果の取り出しを行うための期間である。
また、期間Ｐ１２およびＰ１４は、高速動作モード期間（高速期間）を示し、設定された試験用データによりＲＡＭ200dを、例えば、実際のシステムの動作速度で動作させて試験を行うための期間である。
ここで、期間Ｐ１１では、試験パターンＡの試験用データが設定され、また、期間Ｐ１２では、その試験パターンＡによるＲＡＭ200dの試験が行われる。
なお、試験パターンＡによるＲＡＭ200dの試験は、ＬＳＩに設けられた複数のＲＡＭ200d（RAM BIST回路２００）に対して実際のシステムの動作速度（例えば、数百ＭＨｚ）で同時に行われる。
さらに、期間Ｐ１３では、試験パターンＡによる試験結果の取り出しおよび試験パターンＢの試験用データの設定が行われ、そして、期間Ｐ１４では、その試験パターンＢによるＲＡＭ200dの試験が行われる。
そして、期間Ｐ１５では、試験パターンＢによる試験結果の取り出しが行われる。
図２の低速動作モード期間Ｐ１１に示されるように、試験用データの設定は、例えば、スキャンシフトにより低速（例えば、１０ＭＨｚ程度）で行うため、ほとんど電源ドロップ（電源電圧降下）は発生しない。なお、期間Ｐ１１には、例えば、ＰＬＬのロックアップ等の初期設定が含まれる。
一方、図２の高速動作モード期間Ｐ１２，Ｐ１４に示されるように、例えば、テスターからの電源電圧Ｖｔにより、複数のＲＡＭ200d（RAM BIST回路２００）を高速（例えば、数百ＭＨｚ）で同時に動作させると、大きな電圧ドロップが発生する。
具体的に、高速動作モード期間Ｐ１２において、テスターからの電源電圧Ｖｔは、低速動作モード期間の基準電圧１．２０Ｖから、試験パターンＡで複数のＲＡＭ200dの同時試験が開始するする高速動作モード期間Ｐ１２の最初の個所で１．０Ｖまで降下する。
これは、複数のＲＡＭ200dが数百ＭＨｚ程度の高速のクロック信号で試験パターンＡを実行するため、急激に大量の電流が流れ、例えば、テスターの電源応答が間に合わずに電源電圧が降下するためである。
その後、１．０Ｖの電源電圧Ｖｔは、テスターの電源応答により徐々に上昇して基準電圧１．２０Ｖまで戻る。そして、試験パターンＡによる複数のＲＡＭ200dの駆動が終了して、次の低速動作モード期間Ｐ１３になると、急激に負荷電流が減少して電源電圧Ｖｔは高電位側に変動する。
また、電源電圧Ｖｔは、試験パターンＢで複数のＲＡＭ200dの同時試験が開始する高速動作モード期間Ｐ１４の最初の個所で再び降下する。さらに、電源電圧Ｖｔは、テスターの電源応答により徐々に上昇して基準電圧１．２０Ｖまで戻り、次の低速動作モード期間Ｐ１５において高電位側に変動する。
このように、従来の半導体集積回路におけるRAM BIST回路による試験では、低速動作モード期間Ｐ１１，Ｐ１３から高速動作モード期間Ｐ１２，Ｐ１４への切り替わり時に大きな電圧降下が生じている。また、高速動作モード期間Ｐ１２，Ｐ１４から低速動作モード期間Ｐ１３，Ｐ１５への切り替わり時にも電圧上昇が生じている。
そして、上述したような消費電力の変化による電源電圧の変化は電源ノイズとなり、この電源ノイズが発生すると、半導体集積回路における試験を正しく行うことが困難になる。
なお、上述した問題は、複数のRAM BIST回路２００を有する半導体集積回路をテスターからの電源電圧を使用して低速動作から高速動作に変化させて行う試験に限定されるものではなく、様々な半導体集積回路においても生じ得るものである。
以下、半導体集積回路の制御方法および半導体集積回路の実施例を、添付図面を参照して詳述する。
図３は第１実施例の半導体集積回路を概念的に示すブロック図である。図３において、参照符号１は半導体集積回路（ＬＳＩ）、１００はRAM BIST回路、そして、100dは試験対象となるＲＡＭを示している。
図３に示されるように、第１実施例のＬＳＩ１は、外部から制御信号ＤＭＹがRAM BIST回路１００に供給され、その制御信号ＤＭＹにより図６を参照して説明する空回しパターンによる処理期間（Ｐ２，Ｐ５）を制御するようになっている。
ここで、空回しパターンによる処理期間（所定期間）では、試験用データ（試験パターン）の先頭データを発生し、例えば、RAM BIST回路１００のＲＡＭに固定のアドレスを与えてそのＲＡＭを動作させる。
或いは、空回しパターンによる処理期間では、実際の試験と同様に、RAM BIST回路１００のＲＡＭに試験パターンの順次変化するアドレスに与えてそのＲＡＭを動作させる。
すなわち、試験パターンの先頭データを使用して試験時と同様にRAM BIST回路１００を動作させ、電源電圧降下を生じさせ、電源電圧が安定する空回しパターンによる処理期間の後、試験パターンによる試験を行うようになっている。
なお、RAM BIST回路１００は、ＬＳＩ１に複数搭載され、例えば、テスター（図示しない）の電源電圧Ｖｔを使用して試験を行うようになっている。
図４は第１実施例が適用される半導体集積回路の一例の全体構成を示すブロック図である。
図４に示されるように、ＬＳＩ１は、複数のRAM BIST回路１０１〜１０４および１１１〜１１４、ＴＡＰ（Test Access Port）コントローラ２１、マクロテストコントローラ２２、および、ＬＢＩＳＴ（Logic BIST）コントローラ２３を有する。
さらに、ＬＳＩ１は、ロジック回路およびフリップフロップ（F.F.）２０、複数のセレクタ２４１〜２４４、および、アンドゲート２５１，２５２を有する。
ここで、RAM BIST回路１０１〜１０４および１１１〜１１４は、それぞれ同時試験グループ１０および１１に分割されている。
すなわち、例えば、RAM BIST回路１０１〜１０４は、アンドゲート２５１の出力により同時に試験が行われるようになっており、また、RAM BIST回路１１１〜１１４は、アンドゲート２５２の出力により同時に試験が行われるようになっている。
そして、各RAM BIST回路１０１〜１０４および１１１〜１１４には、制御信号ＤＭＹが供給され、第１動作モードから第２動作モードに切り替わった場合に、所定期間だけ第２動作モードにおける処理を行ってその処理結果を無効化（無視）するようになっている。
ここで、第１動作モードは、ＬＳＩ１に設けられたＲＡＭ101d〜104dおよび111d〜114dを試験するための試験用データの設定，および／または，ＲＡＭ101d〜104dおよび111d〜114dからの試験結果の取り出しを行う低速動作モードである。
また、第２動作モードは、設定された試験用データによりＲＡＭ101d〜104dおよび111d〜114dをＬＳＩ１の動作周波数で動作させて試験を行う高速動作モードである。
なお、RAM BIST回路１０１〜１０４および１１１〜１１４には、RAM BIST用データ入力信号ＭＤＩが供給されている。
また、RAM BIST回路１０１〜１０４および１１１〜１１４からの試験結果データMDO-01〜MDO-04またはMDO-11〜MDO-14は、その一方がセレクタ２４１〜２４４で選択され、試験結果MDO-1〜MDO-4としてＬＳＩ１の外部に取り出される。
ＴＡＰコントローラ２１は、例えば、テスターからのＴＡＰコントローラ用のリセット信号TRST,クロック信号ＴＣＫ,ステート遷移信号ＴＭＳおよびテストデータ入力信号ＴＤＩを受け取りマクロテストコントローラ２２およびLBISTコントローラ２３を制御する。なお、ＴＡＰコントローラ２１からは、ＴＡＰコントローラ用テストデータ出力信号ＴＤＯが出力される。
マクロテストコントローラ２２は、ＴＡＰコントローラ２１の出力信号を受け取り、アンドゲート２５１および２５２を制御して、同時試験グループ１０または１１に対するクロック信号ＣＫの供給を制御する。
LBISTコントローラ２３は、例えば、テスターからのスキャンデータ入力信号ＳＤＩを受け取ってロジック回路およびフリップフロップ２０の試験を行い、スキャンデータ出力信号ＳＤＯを出力する。
なお、図４に示す半導体集積回路は、第１実施例が適用される半導体集積回路の単なる一例であり、様々な半導体集積回路に対して適用することが可能なのはいうまでもない。
図５は本実施例の半導体集積回路におけるRAM BIST回路の一例を概略的に示すブロック図である。なお、図５におけるRAM BIST回路１００は、図４における各RAM BIST回路１０１〜１０４および１１１〜１１４に対応する。
図５に示されるように、RAM BIST回路１００は、それぞれ外部からのクロック信号が供給されたテスト信号生成回路100a，パターン発生回路100b，セレクタ回路100c，ＲＡＭ100dおよび比較回路100eを有する。
さらに、テスト信号生成回路100aには、RAM BIST用データ入力信号ＭＤＩが入力され、また、比較回路100eからは、試験結果の出力信号ＭＤＯが出力される。
なお、制御信号ＤＭＹは、図３のように、ＬＳＩ１の外部から供給される信号をそのまま使用してもよいが、後述する図９および図１０のように、ＬＳＩ１の内部において生成される信号を使用することもできる。
テスト信号生成回路100aは、例えば、ＲＡＭ100dの試験を行うための様々な制御信号を生成し、また、パターン発生回路100bは、テスト信号生成回路100aの出力信号およびクロック信号ＣＫに従って試験用パターンを発生する。
さらに、セレクタ回路100cは、パターン発生回路100bからの試験用パターンと、実際のデータパターンＲＤとの選択を行う。ここで、試験対象となるＲＡＭ100dは、例えば、６トランジスタのメモリセルを有するスタティックＲＡＭ（ＳＲＡＭ）等であるが、他の様々なＲＡＭであってもよい。
比較回路100eは、パターン発生回路100bからの試験用パターンのデータと、ＲＡＭ100dから読み出したデータとの比較を行う。すなわち、試験用パターンをＲＡＭ100dに書き込んだ後、ＲＡＭ100dから読み出したデータを本来の試験用パターン（期待値）のデータと比較する。
なお、比較回路100eには、制御信号ＤＭＹが供給され、例えば、後述するように、空回しパターンによる処理期間Ｐ２では、比較回路100eの出力を停止して試験結果を出力しないようになっている。
すなわち、例えば、空回しパターンによる処理期間Ｐ２において、実際の試験と同様に、順次変化するアドレスをＲＡＭ100dに与えて動作させ、その処理結果を無効化する（試験結果を記録しない）ようになっている。
なお、図４を参照して説明したように、図５に示すRAM BIST回路１００は、ＬＳＩに複数搭載され、通常、テスター（図示しない）の電源電圧Ｖｔを使用して試験を行うようになっている。
図６は図５の半導体集積回路による電源波形の一例を示す図であり、基準電圧を１．２０Ｖとする電源電圧の変動を示す。
図６において、期間Ｐ１，Ｐ４およびＰ７は、低速動作モード期間（低速期間）を示し、ＲＡＭ100dを試験するための試験用データの設定，および／または，ＲＡＭ100dからの試験結果の取り出しを行うための期間である。なお、期間Ｐ１には、例えば、ＰＬＬのロックアップ等の初期設定も含まれる。
また、期間Ｐ２，Ｐ３およびＰ５，Ｐ６は、高速動作モード期間（高速期間）を示し、例えば、実際のシステムの動作速度で動作させて試験を行うための期間である。なお、期間Ｐ２およびＰ５は、空回しパターンによる処理期間を示し、また、期間Ｐ３およびＰ６は、試験パターンＡおよびＢによる処理期間を示す。
すなわち、期間Ｐ１において、試験パターンＡの試験用データが設定され、また、期間Ｐ２において、空回しパターンによりＲＡＭ100dが駆動され、そして、期間Ｐ３において、試験パターンＡによるＲＡＭ100dの実際の試験が行われる。
なお、RAM BIST回路１００は、ＬＳＩ１に複数搭載され、例えば、テスター（図示しない）の電源電圧Ｖｔを使用して試験を行うようになっている。
上述したように、空回しパターンによる処理期間（所定期間）Ｐ２，Ｐ５において、例えば、試験パターンＡ，Ｂの先頭データを発生し、ＲＡＭ100dに固定のアドレスに与えてそのＲＡＭ100dを動作させるようになっている。
ここで、空回しパターンによる処理期間Ｐ２，Ｐ５では、固定のアドレスによりＲＡＭ100dを動作させるが、電源電圧Ｖｔの電圧降下が生じるため、その期間Ｐ２，Ｐ５における処理結果は無効化（無視）する。
すなわち、空回しパターンによる処理期間Ｐ２，Ｐ５では、固定のアドレスによりＲＡＭ100dを動作させるが、電源電圧Ｖｔの電圧降下が生じるため、その期間Ｐ２，Ｐ５における処理結果は無視する。
そして、電源電圧を安定させるための空回しパターンによる処理期間Ｐ２，Ｐ５が経過した後、期間Ｐ３，Ｐ６において、試験パターンＡ，Ｂによる試験を行うようになっている。
第１実施例では、所定期間において、試験パターンの先頭データにより空回し処理を行うようになっており、試験パターンによるＲＡＭの試験を空回し処理で行っていた試験パターンの先頭データからそのまま開始するようになっている。
このように、本第１実施例によれば、実際のＲＡＭの試験は、例えば、テスターからの電源電圧Ｖｔが安定した期間Ｐ３，Ｐ６から行われるため、消費電力の変化による電源ノイズの影響を受けることなく正しい試験を行うことが可能になる。
その結果、例えば、テスターの電源容量が小さいことによる電源ノイズの影響で、的確な試験を行うことができず、試験結果により歩留りが低下するといったことがない。
これは、複数のRAM BIST回路が搭載されたＬＳＩ１の試験に限定されるものではなく、様々な半導体集積回路の制御においてもそのまま適用することができる。なお、このような効果は、第１実施例だけに限定されるものではなく、第２および第３実施例でも同様なのはいうまでもない。
図７は図５の半導体集積回路の制御処理を説明するための図であり、RAM BIST回路の試験処理の一例を示すものである。
図７に示されるように、まず、試験処理が開始すると、オペレーションＳＯＡで、例えば、図６の期間Ｐ１におけるＲＡＭ100dを試験するための試験用データの設定を行う。
次に、オペレーションＳＯＢで、例えば、図６の期間Ｐ２における空回しパターンを実施する。
電源電圧Ｖｔは、この空回しパターンにより、期間Ｐ２の最初の個所で、例えば、基準電圧１．２０Ｖから最初の個所で１．０Ｖまで降下するが、その後回復して、期間Ｐ２の最後の個所では、ほぼ基準電圧１．２０Ｖに復帰する。
なお、空回しパターンは、上述した固定のアドレスによりＲＡＭ100dを動作させるものに限定されず、例えば、実際の試験と同様に、順次変化するアドレスに与えてＲＡＭ100dを動作させることもできるのは前述した通りである。
そして、オペレーションＳＯＣで、例えば、図６の期間Ｐ３における試験パターンＡによる試験を実施する。このとき、電源電圧Ｖｔは、ほぼ基準電圧（１．２０Ｖ）になっているため、試験パターンＡによる試験を正しく行うことができる。
具体的に、例えば、高速動作モード期間Ｐ２，Ｐ３において、空回しパターンによる処理期間Ｐ２では制御信号ＤＭＹ＝”０”として試験結果を無視し、期間Ｐ３で制御信号ＤＭＹ＝”１”として試験結果を記録する。
なお、空回しパターンによる処理期間Ｐ２では、例えば、図５を参照して説明したように、比較回路100eの出力を停止して試験結果をそのまま出力しないようになっている。
そして、オペレーションＳＯＤで、例えば、図６の期間Ｐ４における試験パターンＡによる試験結果の取り出しおよび試験パターンＢの試験用データの設定が行われる。なお、そして、試験パターンＢに対しても同様の空回しパターンの実施（ＳＯＢに相当）およびパターンＢの試験実施（ＳＯＣに相当）を行うことになる。
なお、図７の説明において、オペレーションＳＯＡ〜ＳＯＤの各オペレーションは、ステップであってもよい。
図８は本実施例の半導体集積回路におけるRAM BIST回路の他の例を概略的に示すブロック図である。
図８と前述した図５との比較から明らかなように、図８のRAM BIST回路１００’は、さらに、オアゲート100fを有する。オアゲート100fの一方の入力には、制御信号ＤＭＹの反転信号が供給され、他方の入力には、クロック信号ＣＫが入力されている。
そして、オアゲート100fの出力信号ＢＣＫが、テスト信号生成回路100a'およびパターン発生回路100bのクロック信号として供給されている。
これにより、空回しパターンによる処理期間Ｐ２，Ｐ５で制御信号ＤＭＹ＝”０”になると、オアゲート100fの出力信号が”１”になってテスト信号生成回路100a'，パターン発生回路100b，セレクタ回路100c，ＲＡＭ100dおよび比較回路100eに供給される。
すなわち、例えば、空回しパターンによる処理期間Ｐ２において、試験用データの先頭データの固定アドレスによりＲＡＭ100dが駆動されることになる。
なお、期間Ｐ３，Ｐ６でＤＭＹ＝”１”になると、オアゲート100fの出力信号はクロック信号ＣＫとなって、試験パターンＡ，Ｂによる試験が行われることになる。
図９は第２実施例の半導体集積回路を概念的に示すブロック図である。
図９に示されるように、本第２実施例のＬＳＩ１は、RAM BIST回路１００、カウンタ２５，設定値保持回路２６および判定回路２７を有する。
図９に示されるように、本第２実施例のＬＳＩ１は、RAM BIST回路１００、カウンタ２５，設定値保持回路２６および判定回路２７を有する。
設定値保持回路２６に設定する値は、前述した空回しパターンによる処理期間Ｐ２（Ｐ５）に必要とされる時間をカウンタ２５がカウントする値に対応する。なお、この設定値保持回路２６には、例えば、試験に使用するテスターの電源装置を考慮し、期間Ｐ２（Ｐ５）で電源電圧Ｖｔが安定するような値を設定することになる。
これにより、本第２実施例のＬＳＩ１において、制御信号ＤＭＹは、低速動作モードから高速動作モードに切り替わってから、判定回路２７が、カウンタ２５の値が設定値保持回路２６の設定値になったと判断するまで出力（ＤＭＹ＝”０”）される。
図１０は第３実施例の半導体集積回路を概念的に示すブロック図である。
図１０に示されるように、本第３実施例のＬＳＩ１は、RAM BIST回路１００および電源電圧Ｖｔのレベルを検出する電源電圧検出回路２８を有する。
図１０に示されるように、本第３実施例のＬＳＩ１は、RAM BIST回路１００および電源電圧Ｖｔのレベルを検出する電源電圧検出回路２８を有する。
本第３実施例のＬＳＩ１において、制御信号ＤＭＹは、低速動作モードから高速動作モードに切り替わってから、電源電圧検出回路２８が、電源電圧Ｖｔのレベルが基準電圧（例えば、１．２０Ｖ）になるまで出力（ＤＭＹ＝”０”）される。
このように、本第３実施例によれば、例えば、電源容量が異なるテスターを使用して電源電圧Ｖｔの降下および基準電圧への復帰特性が異なる場合でも、設定値の変更を行うことなく、そのまま試験を行うことができる。
ここで、第２および第３実施例において、RAM BIST回路としては、図５のRAM BIST回路１００或いは図８のRAM BIST回路１００’をそのまま適用することができる。また、低速動作モードから高速動作モードへの切り替わりタイミングは、例えば、図４のＴＡＰコントローラ２１の出力信号（ステート信号）により判断することができる。
なお、上述した低速動作モードから高速動作モードへの切り替わりでのテスターからの電源電圧の降下が生じる場合は単なる例であり、各実施例は、様々な半導体集積回路の制御に幅広く適用することができる。
以上の実施例を含む実施形態に関し、さらに、以下の付記を開示する。
（付記１）
第１消費電力の第１動作モードおよび該第１消費電力とは異なる第２消費電力の第２動作モードを有する半導体集積回路の制御方法であって、
前記第１動作モードから前記第２動作モードに切り替わった場合に、所定期間前記第２動作モードにおける処理を行ってその処理結果を無効化することを特徴とする半導体集積回路の制御方法。
（付記１）
第１消費電力の第１動作モードおよび該第１消費電力とは異なる第２消費電力の第２動作モードを有する半導体集積回路の制御方法であって、
前記第１動作モードから前記第２動作モードに切り替わった場合に、所定期間前記第２動作モードにおける処理を行ってその処理結果を無効化することを特徴とする半導体集積回路の制御方法。
（付記２）
付記１に記載の半導体集積回路の制御方法において、
前記半導体集積回路は、テスターからの電源電圧の供給を受け、
前記第２消費電力は、前記第１消費電力よりも大きく、
前記所定期間は、前記第１動作モードから前記第２動作モードに切り替わった後における電圧変動が安定するまでの期間であることを特徴とする半導体集積回路の制御方法。
付記１に記載の半導体集積回路の制御方法において、
前記半導体集積回路は、テスターからの電源電圧の供給を受け、
前記第２消費電力は、前記第１消費電力よりも大きく、
前記所定期間は、前記第１動作モードから前記第２動作モードに切り替わった後における電圧変動が安定するまでの期間であることを特徴とする半導体集積回路の制御方法。
（付記３）
付記２に記載の半導体集積回路の制御方法において、
前記第１動作モードは、前記半導体集積回路に設けられた試験対象回路を試験するための試験用データの設定，および／または，該試験対象回路からの試験結果の取り出しを行う低速動作モードであり、
前記第２動作モードは、設定された前記試験用データにより前記試験対象回路を前記半導体集積回路の動作周波数で動作させて試験を行う高速動作モードであることを特徴とする半導体集積回路の制御方法。
付記２に記載の半導体集積回路の制御方法において、
前記第１動作モードは、前記半導体集積回路に設けられた試験対象回路を試験するための試験用データの設定，および／または，該試験対象回路からの試験結果の取り出しを行う低速動作モードであり、
前記第２動作モードは、設定された前記試験用データにより前記試験対象回路を前記半導体集積回路の動作周波数で動作させて試験を行う高速動作モードであることを特徴とする半導体集積回路の制御方法。
（付記４）
付記３に記載の半導体集積回路の制御方法において、
前記試験対象回路は、複数の組込自己テスト回路を有し、
前記所定期間は、前記複数の組込自己テスト回路を任意のデータを与えて動作させるが、該複数の組込自己テスト回路の試験結果は無効化し、
前記高速動作モードにおける前記所定期間の後は、前記複数の組込自己テスト回路に前記試験用データを与えて動作させ、該複数の組込自己テスト回路の試験結果を保持することを特徴とする半導体集積回路の制御方法。
付記３に記載の半導体集積回路の制御方法において、
前記試験対象回路は、複数の組込自己テスト回路を有し、
前記所定期間は、前記複数の組込自己テスト回路を任意のデータを与えて動作させるが、該複数の組込自己テスト回路の試験結果は無効化し、
前記高速動作モードにおける前記所定期間の後は、前記複数の組込自己テスト回路に前記試験用データを与えて動作させ、該複数の組込自己テスト回路の試験結果を保持することを特徴とする半導体集積回路の制御方法。
（付記５）
付記４に記載の半導体集積回路の制御方法において、
前記組込自己テスト回路は、RAM BIST回路であり、
前記所定期間は、前記複数のRAM BIST回路に対して前記試験用データの先頭データを、固定のアドレスに与えて前記RAM BIST回路におけるＲＡＭを動作させることを特徴とする半導体集積回路の制御方法。
付記４に記載の半導体集積回路の制御方法において、
前記組込自己テスト回路は、RAM BIST回路であり、
前記所定期間は、前記複数のRAM BIST回路に対して前記試験用データの先頭データを、固定のアドレスに与えて前記RAM BIST回路におけるＲＡＭを動作させることを特徴とする半導体集積回路の制御方法。
（付記６）
付記４に記載の半導体集積回路の制御方法において、
前記組込自己テスト回路は、RAM BIST回路であり、
前記所定期間は、前記複数のRAM BIST回路に対して前記試験用データを、実際の試験と同様に、順次変化するアドレスに与えて前記RAM BIST回路におけるＲＡＭを動作させることを特徴とする半導体集積回路の制御方法。
付記４に記載の半導体集積回路の制御方法において、
前記組込自己テスト回路は、RAM BIST回路であり、
前記所定期間は、前記複数のRAM BIST回路に対して前記試験用データを、実際の試験と同様に、順次変化するアドレスに与えて前記RAM BIST回路におけるＲＡＭを動作させることを特徴とする半導体集積回路の制御方法。
（付記７）
付記４〜６のいずれか１項に記載の半導体集積回路の制御方法において、
前記所定期間は、前記半導体集積回路の外部から供給される制御信号に従って規定されることを特徴とする半導体集積回路の制御方法。
付記４〜６のいずれか１項に記載の半導体集積回路の制御方法において、
前記所定期間は、前記半導体集積回路の外部から供給される制御信号に従って規定されることを特徴とする半導体集積回路の制御方法。
（付記８）
付記４〜６のいずれか１項に記載の半導体集積回路の制御方法において、
前記所定期間は、前記半導体集積回路の内部において生成される制御信号に従って規定されることを特徴とする半導体集積回路の制御方法。
付記４〜６のいずれか１項に記載の半導体集積回路の制御方法において、
前記所定期間は、前記半導体集積回路の内部において生成される制御信号に従って規定されることを特徴とする半導体集積回路の制御方法。
（付記９）
付記８に記載の半導体集積回路の制御方法において、
前記制御信号は、予め設定された時間に従って出力されることを特徴とする半導体集積回路の制御方法。
付記８に記載の半導体集積回路の制御方法において、
前記制御信号は、予め設定された時間に従って出力されることを特徴とする半導体集積回路の制御方法。
（付記１０）
付記８に記載の半導体集積回路の制御方法において、
前記制御信号は、前記低速動作モードから前記高速動作モードに切り替わって前記複数の組込自己テスト回路の電源電圧降下を検出した後、前記電源電圧降下が終了したときに出力されることを特徴とする半導体集積回路の制御方法。
付記８に記載の半導体集積回路の制御方法において、
前記制御信号は、前記低速動作モードから前記高速動作モードに切り替わって前記複数の組込自己テスト回路の電源電圧降下を検出した後、前記電源電圧降下が終了したときに出力されることを特徴とする半導体集積回路の制御方法。
（付記１１）
複数の組込自己テスト回路を有し、該複数の組込自己テスト回路を試験するための試験用データの設定，および／または，該複数の組込自己テスト回路からの試験結果の取り出しを行う低速動作モードと、前記試験用データにより前記複数の組込自己テスト回路を実際の動作速度で動作させる高速動作モードと、を有する半導体集積回路であって、
前記低速動作モードから前記高速動作モードに切り替わった場合に、制御信号に従って、所定期間前記高速動作モードにおける処理を行ってその処理結果を無効化することを特徴とする半導体集積回路。
複数の組込自己テスト回路を有し、該複数の組込自己テスト回路を試験するための試験用データの設定，および／または，該複数の組込自己テスト回路からの試験結果の取り出しを行う低速動作モードと、前記試験用データにより前記複数の組込自己テスト回路を実際の動作速度で動作させる高速動作モードと、を有する半導体集積回路であって、
前記低速動作モードから前記高速動作モードに切り替わった場合に、制御信号に従って、所定期間前記高速動作モードにおける処理を行ってその処理結果を無効化することを特徴とする半導体集積回路。
（付記１２）
付記１１に記載の半導体集積回路において、
前記制御信号は、前記半導体集積回路の外部から供給されることを特徴とする半導体集積回路。
付記１１に記載の半導体集積回路において、
前記制御信号は、前記半導体集積回路の外部から供給されることを特徴とする半導体集積回路。
（付記１３）
付記１１に記載の半導体集積回路において、
前記制御信号は、前記半導体集積回路の内部において生成されることを特徴とする半導体集積回路。
付記１１に記載の半導体集積回路において、
前記制御信号は、前記半導体集積回路の内部において生成されることを特徴とする半導体集積回路。
（付記１４）
付記１３に記載の半導体集積回路において、さらに、
カウンタと、該カウンタの設定値を保持する設定値保持回路と、前記カウンタのカウント値が前記設定値保持回路に設定された値に一致するかどうかを判定する判定回路と、を有し、
前記制御信号は、前記低速動作モードから前記高速動作モードに切り替わってから前記判定回路が一致を判定するまで出力されることを特徴とする半導体集積回路。
付記１３に記載の半導体集積回路において、さらに、
カウンタと、該カウンタの設定値を保持する設定値保持回路と、前記カウンタのカウント値が前記設定値保持回路に設定された値に一致するかどうかを判定する判定回路と、を有し、
前記制御信号は、前記低速動作モードから前記高速動作モードに切り替わってから前記判定回路が一致を判定するまで出力されることを特徴とする半導体集積回路。
（付記１５）
付記１３に記載の半導体集積回路において、さらに、
前記複数の組込自己テスト回路の電源電圧のレベルを検出する電源電圧検出回路を有し、前記制御信号は、前記低速動作モードから前記高速動作モードに切り替わってから前記電源電圧検出回路が前記電源電圧のレベルが基準電圧に戻ったことを検出するまで出力されることを特徴とする半導体集積回路。
付記１３に記載の半導体集積回路において、さらに、
前記複数の組込自己テスト回路の電源電圧のレベルを検出する電源電圧検出回路を有し、前記制御信号は、前記低速動作モードから前記高速動作モードに切り替わってから前記電源電圧検出回路が前記電源電圧のレベルが基準電圧に戻ったことを検出するまで出力されることを特徴とする半導体集積回路。
（付記１６）
付記１１〜１５のいずれか１項に記載の半導体集積回路において、
前記組込自己テスト回路は、RAM BIST回路であり、
該各RAM BIST回路は、
試験対象となるＲＡＭと、
前記制御信号およびクロック信号を受け取って、BIST制御信号を生成するテスト信号生成回路と、
前記テスト信号生成回路の出力信号を受け取って、前記ＲＡＭのアドレスデータ，ライトデータおよび期待値データのパターンを発生するパターン発生回路と、
前記パターン発生回路の出力信号を受け取って、ユーザ信号と前記アドレスデータおよびライトデータとを選択する選択回路と、
前記ＲＡＭの出力信号と前記期待値データとを比較する比較回路と、を有することを特徴とする半導体集積回路。
付記１１〜１５のいずれか１項に記載の半導体集積回路において、
前記組込自己テスト回路は、RAM BIST回路であり、
該各RAM BIST回路は、
試験対象となるＲＡＭと、
前記制御信号およびクロック信号を受け取って、BIST制御信号を生成するテスト信号生成回路と、
前記テスト信号生成回路の出力信号を受け取って、前記ＲＡＭのアドレスデータ，ライトデータおよび期待値データのパターンを発生するパターン発生回路と、
前記パターン発生回路の出力信号を受け取って、ユーザ信号と前記アドレスデータおよびライトデータとを選択する選択回路と、
前記ＲＡＭの出力信号と前記期待値データとを比較する比較回路と、を有することを特徴とする半導体集積回路。
（付記１７）
付記１６に記載の半導体集積回路において、
前記パターン発生回路は、前記所定期間において、前記試験用データの先頭データを発生し、前記ＲＡＭに固定のアドレスに与えて当該ＲＡＭを動作させることを特徴とする半導体集積回路。
付記１６に記載の半導体集積回路において、
前記パターン発生回路は、前記所定期間において、前記試験用データの先頭データを発生し、前記ＲＡＭに固定のアドレスに与えて当該ＲＡＭを動作させることを特徴とする半導体集積回路。
（付記１８）
付記１６に記載の半導体集積回路において、
前記パターン発生回路は、前記所定期間において、実際の試験と同様に、前記試験用データを発生し、前記ＲＡＭに順次変化するアドレスに与えて当該ＲＡＭを動作させることを特徴とする半導体集積回路。
付記１６に記載の半導体集積回路において、
前記パターン発生回路は、前記所定期間において、実際の試験と同様に、前記試験用データを発生し、前記ＲＡＭに順次変化するアドレスに与えて当該ＲＡＭを動作させることを特徴とする半導体集積回路。
（付記１９）
付記１６〜１８のいずれか１項に記載の半導体集積回路において、さらに、
前記ＲＡＭとの間でデータの遣り取りを行うロジック回路を有することを特徴とする半導体集積回路。
付記１６〜１８のいずれか１項に記載の半導体集積回路において、さらに、
前記ＲＡＭとの間でデータの遣り取りを行うロジック回路を有することを特徴とする半導体集積回路。
（付記２０）
付記１１〜１９のいずれか１項に記載の半導体集積回路において、
前記半導体集積回路は、テスターからの電源電圧の供給を受け、
前記所定期間は、前記低速動作モードから前記高速動作モードに切り替わった後における電圧変動が安定するまでの期間であることを特徴とする半導体集積回路。
付記１１〜１９のいずれか１項に記載の半導体集積回路において、
前記半導体集積回路は、テスターからの電源電圧の供給を受け、
前記所定期間は、前記低速動作モードから前記高速動作モードに切り替わった後における電圧変動が安定するまでの期間であることを特徴とする半導体集積回路。
（付記２１）
第１消費電力の第１動作モードおよび該第１消費電力とは異なる第２消費電力の第２動作モードを有する半導体集積回路の制御方法であって、
前記第１動作モードから前記第２動作モードに切り替わった場合に、記憶装置に対して所定期間前記記憶装置へのアドレス設定を含む処理を行い、
前記半導体集積回路に電源電圧を供給可能なテスターに前記アドレス設定に基づく処理結果が出力されている場合に、前記テスターにおいて前記処理結果を無効化させることを特徴とする半導体集積回路の制御方法。
第１消費電力の第１動作モードおよび該第１消費電力とは異なる第２消費電力の第２動作モードを有する半導体集積回路の制御方法であって、
前記第１動作モードから前記第２動作モードに切り替わった場合に、記憶装置に対して所定期間前記記憶装置へのアドレス設定を含む処理を行い、
前記半導体集積回路に電源電圧を供給可能なテスターに前記アドレス設定に基づく処理結果が出力されている場合に、前記テスターにおいて前記処理結果を無効化させることを特徴とする半導体集積回路の制御方法。
１ 半導体集積回路（ＬＳＩ）
１０，１１ 同時試験グループ
２０ さらに、ＬＳＩ１は、ロジック回路およびフリップフロップ（F.F.）
２１ ＴＡＰコントローラ
２２ マクロテストコントローラ
２３ ＬＢＩＳＴコントローラ
２５ カウンタ
２６ 設定値保持回路
２７ 判定回路
２８ 電源電圧検出回路
１００，１００’，１０１〜１０４，１１１〜１１４，２００ RAM BIST回路
100a，100a'，200a テスト信号生成回路
100b，200b パターン発生回路
100c，200c セレクタ回路
100d，200d，101d〜104d，111d〜114d 試験対象（ＲＡＭ）
100e，200e 比較回路
２４１〜２４４ 複数のセレクタ
１０，１１ 同時試験グループ
２０ さらに、ＬＳＩ１は、ロジック回路およびフリップフロップ（F.F.）
２１ ＴＡＰコントローラ
２２ マクロテストコントローラ
２３ ＬＢＩＳＴコントローラ
２５ カウンタ
２６ 設定値保持回路
２７ 判定回路
２８ 電源電圧検出回路
１００，１００’，１０１〜１０４，１１１〜１１４，２００ RAM BIST回路
100a，100a'，200a テスト信号生成回路
100b，200b パターン発生回路
100c，200c セレクタ回路
100d，200d，101d〜104d，111d〜114d 試験対象（ＲＡＭ）
100e，200e 比較回路
２４１〜２４４ 複数のセレクタ
Claims (9)
- 第１消費電力の第１動作モードおよび該第１消費電力とは異なる第２消費電力の第２動作モードを有する半導体集積回路の制御方法であって、
前記半導体集積回路に設けられた試験対象回路を試験するための試験用データの設定，および／または，前記試験対象回路からの試験結果の取り出しを行う前記第１動作モードから、設定された前記試験用データにより前記試験対象回路を動作させて試験を行う前記第２動作モードに切り替わった場合に、所定期間前記第２動作モードにおける試験を行って該試験の結果を無効化し、
前記所定期間の後は、前記第２動作モードにおける試験の結果を保持することを特徴とする半導体集積回路の制御方法。 - 請求項１に記載の半導体集積回路の制御方法において、
前記第２動作モードは、前記試験対象回路を前記半導体集積回路の動作周波数で動作させて試験を行うことを特徴とする半導体集積回路の制御方法。 - 請求項２に記載の半導体集積回路の制御方法において、
前記試験対象回路は、複数の組込自己テスト回路を有し、
前記第２の動作モードは、前記試験用データを前記複数の組込自己テスト回路に与えて動作させて試験を行うことを特徴とする半導体集積回路の制御方法。 - 請求項１または請求項２に記載の半導体集積回路の制御方法において、
前記所定期間は、前記半導体集積回路の外部から供給される制御信号に従って規定されることを特徴とする半導体集積回路の制御方法。 - 請求項１または請求項２に記載の半導体集積回路の制御方法において、
前記所定期間は、前記半導体集積回路の内部において生成される制御信号に従って規定されることを特徴とする半導体集積回路の制御方法。 - 複数の組込自己テスト回路を有し、該複数の組込自己テスト回路を試験するための試験用データの設定，および／または，該複数の組込自己テスト回路からの試験結果の取り出しを行う第１動作モードと、前記試験用データにより前記複数の組込自己テスト回路を実際の動作速度で動作させる第２動作モードと、を有する半導体集積回路であって、
前記第１動作モードから前記第２動作モードに切り替わった場合に、制御信号に従って、所定期間前記第２動作モードにおける処理を行って該処理結果を無効化し、
前記所定期間の後、前記第２動作モードにおける処理結果を保持することを特徴とする半導体集積回路。 - 請求項６に記載の半導体集積回路において、
前記組込自己テスト回路は、RAM BIST回路であり、
該各RAM BIST回路は、
試験対象となるＲＡＭと、
前記制御信号およびクロック信号を受け取って、BIST制御信号を生成するテスト信号生成回路と、
前記テスト信号生成回路の出力信号を受け取って、前記ＲＡＭのアドレスデータ，ライトデータおよび期待値データのパターンを発生するパターン発生回路と、
前記パターン発生回路の出力信号を受け取って、ユーザ信号と前記アドレスデータおよびライトデータとを選択する選択回路と、
前記ＲＡＭの出力信号と前記期待値データとを比較する比較回路と、を有することを特徴とする半導体集積回路。 - 請求項７に記載の半導体集積回路において、
前記パターン発生回路は、前記所定期間において、前記試験用データの先頭データを発生し、前記ＲＡＭに固定のアドレスに与えて当該ＲＡＭを動作させることを特徴とする半導体集積回路。 - 請求項７に記載の半導体集積回路において、
前記パターン発生回路は、前記所定期間において、実際の試験と同様に、前記試験用データを発生し、前記ＲＡＭに順次変化するアドレスに与えて当該ＲＡＭを動作させることを特徴とする半導体集積回路。
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