KR20170130683A - 반도체장치 - Google Patents

반도체장치 Download PDF

Info

Publication number
KR20170130683A
KR20170130683A KR1020160061100A KR20160061100A KR20170130683A KR 20170130683 A KR20170130683 A KR 20170130683A KR 1020160061100 A KR1020160061100 A KR 1020160061100A KR 20160061100 A KR20160061100 A KR 20160061100A KR 20170130683 A KR20170130683 A KR 20170130683A
Authority
KR
South Korea
Prior art keywords
signal
control signal
pattern
selection
enabled
Prior art date
Application number
KR1020160061100A
Other languages
English (en)
Inventor
한동희
김생환
김인태
이병철
장문선
Original Assignee
에스케이하이닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이하이닉스 주식회사 filed Critical 에스케이하이닉스 주식회사
Priority to KR1020160061100A priority Critical patent/KR20170130683A/ko
Priority to US15/267,424 priority patent/US10024915B2/en
Publication of KR20170130683A publication Critical patent/KR20170130683A/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/36—Data generation devices, e.g. data inverters
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/3177—Testing of logic operation, e.g. by logic analysers
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/31703—Comparison aspects, e.g. signature analysis, comparators
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/3181—Functional testing
    • G01R31/319—Tester hardware, i.e. output processing circuits
    • G01R31/3193—Tester hardware, i.e. output processing circuits with comparison between actual response and known fault free response
    • G01R31/31935—Storing data, e.g. failure memory
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
    • G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
    • G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
    • G06F11/1048—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices using arrangements adapted for a specific error detection or correction feature
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/36—Handling requests for interconnection or transfer for access to common bus or bus system
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/38—Response verification devices
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/38—Response verification devices
    • G11C29/42—Response verification devices using error correcting codes [ECC] or parity check

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Quality & Reliability (AREA)
  • Dram (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)

Abstract

반도체장치는 제1 어드레스 및 제2 어드레스 중 적어도 하나에 포함된 비트들의 논리레벨조합에 따라 반전신호를 생성하는 반전신호생성회로; 상기 반전신호에 응답하여 전치제어신호로부터 패턴제어신호를 생성하는 패턴제어신호생성회로; 및 상기 패턴제어신호에 응답하여 로컬입출력라인에 실린 데이터로부터 내부입출력라인을 구동하는 데이터입출력회로를 포함한다.

Description

반도체장치{SEMICONDUCTOR DEVICE}
본 발명은 테스트를 위한 데이터패턴을 생성할 수 있는 반도체장치에 관한 것이다.
최근 반도체장치의 동작속도를 증가시키기 위해 클럭 사이클(cycle)마다 4비트 또는 8비트의 데이터를 입/출력하는 DDR2, DDR3 방식 등이 사용되고 있다. 데이터의 입/출력 속도가 빨라지는 경우 데이터가 전송되는 과정 중 발생되는 오류의 발생 확률도 증가 되므로, 데이터 전송의 신뢰성을 보장하기 위한 별도의 장치와 방법이 추가적 으로 요구되고 있다.
데이터 전송시마다 오류 발생 여부를 확인할 수 있는 오류코드를 생성하여 데이터와 함께 전송함으로써, 데이터 전송의 신뢰성을 보장하는 방법을 사용하고 있다. 오류코드에는 발생한 오류를 검출할 수 있는 오류검출코드(Error Detection Code, EDC)와, 오류 발생시 이를 자체적으로 정정할 수 있는 오류정정코드(Error Correction Code, ECC) 등이 있다.
본 발명은 다양한 패턴조합을 갖는 데이터를 용이하게 생성할 수 있는 반도체장치를 제공한다.
이를 위해 본 발명은 제1 어드레스 및 제2 어드레스 중 적어도 하나에 포함된 비트들의 논리레벨조합에 따라 반전신호를 생성하는 반전신호생성회로; 상기 반전신호에 응답하여 전치제어신호로부터 패턴제어신호를 생성하는 패턴제어신호생성회로; 및 상기 패턴제어신호에 응답하여 로컬입출력라인에 실린 데이터로부터 내부입출력라인을 구동하는 데이터입출력회로를 포함하는 반도체장치를 제공한다.
또한, 본 발명은 선택제어신호에 응답하여 테스트패턴신호를 통해 입력되는 패턴조합을 입력받아 래치하고, 어드레스에 응답하여 상기 래치된 패턴조합을 전치제어신호로 출력하는 전치제어신호생성회로; 반전신호에 응답하여 상기 전치제어신호로부터 패턴제어신호를 생성하는 패턴제어신호생성회로; 및 상기 패턴제어신호에 응답하여 로컬입출력라인에 실린 데이터로부터 내부입출력라인을 구동하는 데이터입출력회로를 포함하는 반도체장치를 제공한다.
본 발명에 의하면 어드레스에 의해 결정된 반전 여부에 따라 생성된 패턴조합을 갖는 데이터를 생성하거나, 어드레스에 의해 래치된 패턴조합들 중 하나를 갖는 데이터를 생성함으로써, 다양한 패턴조합을 갖는 데이터를 이용하는 테스트에 있어 데이터 생성에 필요한 시간을 감소시킬 수 있는 효과가 있다.
도 1은 본 발명의 일 실시예에 따른 반도체장치의 구성을 도시한 블록도이다.
도 2는 도 1에 도시된 반도체장치에 포함된 반전신호생성회로의 일 실시예에 따른 회로도이다.
도 3은 도 1에 도시된 반도체장치에 포함된 전치제어신호생성회로의 일 실시예에 따른 구성을 도시한 블럭도이다.
도 4는 도 3에 도시된 전치제어신호생성회로에 포함된 선택신호생성회로의 일 실시예에 따른 회로도이다.
도 5는 도 3에 도시된 전치제어신호생성회로에 포함된 제어신호출력회로의 일 실시예에 따른 회로도이다.
도 6은 도 1에 도시된 반도체장치에 포함된 패턴제어신호생성회로의 일 실시예에 따른 회로도이다.
도 7은 도 1에 도시된 반도체장치에 포함된 데이터입출력회로의 일 실시예에 따른 구성을 도시한 도면이다.
도 8 내지 도 12는 도 1에 도시된 반도체장치의 동작을 설명하기 위한 표이다.
도 13은 본 발명의 다른 실시예에 따른 반도체장치의 구성을 도시한 블록도이다.
도 13은 도 1에 도시된 반도체장치가 적용된 전자시스템의 일 실시예에 따른 구성을 도시한 도면이다.
이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실시예에 의해 제한되는 것은 아니다.
도 1에 도시된 바와 같이, 본 발명의 일 실시예에 따른 반도체장치는 반전신호생성회로(1), 전치제어신호생성회로(2), 패턴제어신호생성회로(3) 및 데이터입출력회로(4)를 포함할 수 있다.
반전신호생성회로(1)는 제1 및 제2 로우어드레스(XADD<1:2>), 컬럼어드레스(YADD), 제1 및 제2 타겟어드레스(TADD<1:2>)와, 제1 내지 제4 테스트모드신호(TM<1:4>)에 응답하여 반전신호(RVS)를 생성할 수 있다. 제1 테스트모드신호(TM<1>)는 제1 테스트모드에 진입하기 위해 인에이블될 수 있고, 제2 테스트모드신호(TM<2>)는 제2 테스트모드에 진입하기 위해 인에이블될 수 있으며, 제3 테스트모드신호(TM<3>)는 제3 테스트모드에 진입하기 위해 인에이블될 수 있고, 제4 테스트모드신호(TM<4>)는 제4 테스트모드에 진입하기 위해 인에이블될 수 있다. 반전신호생성회로(1)는 제1 및 제2 테스트모드에서 제1 및 제2 로우어드레스(XADD<1:2>)에 포함된 비트들의 논리레벨 조합에 따라 반전신호(RVS)를 생성할 수 있다. 반전신호생성회로(1)는 제3 테스트모드에서 컬럼어드레스(YADD)의 논리레벨에 따라 반전신호(RVS)를 생성할 수 있다. 반전신호생성회로(1)는 제4 테스트모드에서 제1 및 제2 로우어드레스(XADD<1:2>)와 제1 및 제2 타겟어드레스(TADD<1:2>)를 비교하여 반전신호(RVS)를 생성할 수 있다. 반전신호생성회로(1)의 구성 및 동작에 대한 구체적인 설명은 도 2를 참고하여 후술한다.
전치제어신호생성회로(2)는 컬럼어드레스(YADD), 제5 테스트모드신호(TM<5>), 테스트패턴신호(TPH_DQ<1:8>)와, 제1 및 제2 선택제어신호(SEL_CNT<1:2>)에 응답하여 전치제어신호(TPH_PRE<1:8>)를 생성할 수 있다. 테스트패턴신호(TPH_DQ<1:8>)는 반도체장치 외부에서 인가되거나 반도체장치 내부에 저장된 신호일 수 있다. 제5 테스트모드신호(TM<5>)는 제5 테스트모드에 진입하기 위해 인에이블될 수 있다. 전치제어신호생성회로(2)는 제5 테스트모드에서 제1 및 제2 선택제어신호(SEL_CNT<1:2>)에 응답하여 테스트패턴신호(TPH_DQ<1:8>)를 통해 입력되는 제1 및 제2 패턴조합을 입력받아 래치하고, 컬럼어드레스(YADD)에 응답하여 래치된 제1 및 제2 패턴조합을 전치제어신호(TPH_PRE<1:8>)로 출력할 수 있다. 전치제어신호생성회로(2)의 구성 및 동작에 대한 구체적인 설명은 도 3 내지 도 5를 참고하여 후술한다.
패턴제어신호생성회로(3)는 반전신호(RVS)에 응답하여 전치제어신호(TPH_PRE<1:8>)로부터 패턴제어신호(TPH_CNT<1:8>)를 생성할 수 있다. 패턴제어신호생성회로(3)는 반전신호(RVS)가 인에이블되는 경우 전치제어신호(TPH_PRE<1:8>)를 반전 버퍼링하여 패턴제어신호(TPH_CNT<1:8>)로 출력할 수 있다. 패턴제어신호생성회로(3)는 반전신호(RVS)가 디스에이블되는 경우 전치제어신호(TPH_PRE<1:8>)를 버퍼링하여 패턴제어신호(TPH_CNT<1:8>)로 출력할 수 있다. 패턴제어신호생성회로(3)의 구성 및 동작에 대한 구체적인 설명은 도 6을 참고하여 후술한다.
데이터입출력회로(4)는 제1 및 제2 구동선택신호(GSEL<1:2>)와 패턴제어신호(TPH_CNT<1:8>)에 응답하여 로컬입출력라인(LIO<1:8>)에 실린 데이터로부터 내부입출력라인(EIO<1:8>)을 구동할 수 있다. 데이터입출력회로(4)의 구성 및 동작에 대한 구체적인 설명은 도 7을 참고하여 후술한다.
도 2를 참고하면 반전신호생성회로(1)는 전치반전신호생성기(11) 및 반전신호출력회로(12)를 포함할 수 있다. 전치반전신호생성기(11)는 제1 전치반전신호생성기(111), 제2 전치반전신호생성기(112), 제3 전치반전신호생성기(113) 및 제4 전치반전신호생성기(114)를 포함할 수 있다.
제1 전치반전신호생성기(111)는 제1 테스트모드신호(TM<1>)에 응답하여 제1 로우어드레스(XADD<1>)로부터 제1 전치반전신호(R_PRE1)를 생성할 수 있다. 제1 전치반전신호생성기(111)는 제1 테스트모드에 진입한 상태에서 로직로우레벨의 제1 로우어드레스(XADD<1>)가 입력되는 경우 로직하이레벨로 인에이블되는 제1 전치반전신호(R_PRE1)를 생성할 수 있다.
제2 전치반전신호생성기(112)는 제2 테스트모드신호(TM<2>)에 응답하여 제2 로우어드레스(XADD<2>)로부터 제2 전치반전신호(R_PRE2)를 생성할 수 있다. 제2 전치반전신호생성기(112)는 제2 테스트모드에 진입한 상태에서 로직로우레벨의 제2 로우어드레스(XADD<2>)가 입력되는 경우 로직하이레벨로 인에이블되는 제2 전치반전신호(R_PRE2)를 생성할 수 있다.
제3 전치반전신호생성기(113)는 제3 테스트모드신호(TM<3>)에 응답하여 컬럼어드레스(YADD)로부터 제3 전치반전신호(R_PRE3)를 생성할 수 있다. 제3 전치반전신호생성기(113)는 제3 테스트모드에 진입한 상태에서 로직하이레벨의 컬럼어드레스(YADD)가 입력되는 경우 로직하이레벨로 인에이블되는 제3 전치반전신호(R_PRE3)를 생성할 수 있다.
제4 전치반전신호생성기(114)는 제4 테스트모드신호(TM<4>)에 응답하여 제1 및 제2 로우어드레스(XADD<1:2>)와 제1 및 제2 타겟어드레스(TADD<1:2>)를 비교하여 제4 전치반전신호(R_PRE4)를 생성할 수 있다. 제4 전치반전신호생성기(114)는 제4 테스트모드에 진입한 상태에서 제1 및 제2 로우어드레스(XADD<1:2>)와 제1 및 제2 타겟어드레스(TADD<1:2>)의 논리레벨조합이 동일한 경우 로직하이레벨로 인에이블되는 제4 전치반전신호(R_PRE4)를 생성할 수 있다.
반전신호출력회로(12)는 제1 전치반전신호(R_PRE1), 제2 전치반전신호(R_PRE2), 제3 전치반전신호(R_PRE3) 및 제4 전치반전신호(R_PRE4)에 응답하여 반전신호(RVS)를 생성할 수 있다. 반전신호출력회로(12)는 제1 전치반전신호(R_PRE1), 제2 전치반전신호(R_PRE2), 제3 전치반전신호(R_PRE3) 및 제4 전치반전신호(R_PRE4) 중 적어도 하나가 로직하이레벨로 인에이블되는 경우 로직하이레벨로 인에이블되는 반전신호(RVS)를 생성할 수 있다.
이상 살펴본 바와 같이 구성된 반전신호생성회로(1)는 제1 테스트모드에서 로직로우레벨의 제1 로우어드레스(XADD<1>)가 입력되는 경우 로직하이레벨로 인에이블되는 반전신호(RVS)를 생성할 수 있고, 제2 테스트모드에서 로직로우레벨의 제2 로우어드레스(XADD<2>)가 입력되는 경우 로직하이레벨로 인에이블되는 반전신호(RVS)를 생성할 수 있다. 또한, 반전신호생성회로(1)는 제3 테스트모드에서 로직하이레벨의 컬럼어드레스(YADD)가 입력되는 경우 로직하이레벨로 인에이블되는 반전신호(RVS)를 생성할 수 있고, 제4 테스트모드에서 제1 및 제2 로우어드레스(XADD<1:2>)와 제1 및 제2 타겟어드레스(TADD<1:2>)의 논리레벨조합이 동일한 경우 로직하이레벨로 인에이블되는 반전신호(RVS)를 생성할 수 있다.
도 3을 참고하면 전치제어신호생성회로(2)는 선택신호생성회로(21) 및 제어신호출력회로(22)를 포함할 수 있다.
선택신호생성회로(21)는 제5 테스트모드신호(TM<5>) 및 컬럼어드레스(YADD)에 응답하여 제1 내지 제3 선택신호(SEL<1:3>) 및 제1 내지 제3 반전선택신호(SELB<1:3>)를 생성할 수 있다. 제5 테스트모드신호(TM<5>)는 제5 테스트모드에 진입하기 위해 인에이블될 수 있다. 선택신호생성회로(21)는 제5 테스트모드에서 기설정된 제1 논리레벨의 컬럼어드레스(YADD)가 입력되는 경우 인에이블되는 제1 선택신호(SEL<1>) 및 제1 반전선택신호(SELB<1>)를 생성할 수 있다. 선택신호생성회로(21)는 제5 테스트모드에서 기설정된 제2 논리레벨의 컬럼어드레스(YADD)가 입력되는 경우 인에이블되는 제2 선택신호(SEL<2>) 및 제2 반전선택신호(SELB<2>)를 생성할 수 있다. 선택신호생성회로(21)는 제5 테스트모드에 진입하지 않는 상태에서 인에이블되는 제3 선택신호(SEL<3>) 및 제3 반전선택신호(SELB<3>)를 생성할 수 있다.
제어신호출력회로(22)는 제1 및 제2 선택제어신호(SEL_CNT<1:2>)에 응답하여 테스트패턴신호(TPH_DQ<1:8>)를 통해 입력되는 제1 및 제2 패턴조합을 입력받아 래치하고, 제1 내지 제3 선택신호(SEL<1:3>) 및 제1 내지 제3 반전선택신호(SELB<1:3>)에 응답하여 래치된 제1 및 제2 패턴조합을 전치제어신호(TPH_PRE<1:8>)로 출력할 수 있다. 제어신호출력회로(22)는 제1 선택제어신호(SEL_CNT<1>)가 인에이블되는 경우 테스트패턴신호(TPH_DQ<1:8>)를 통해 입력되는 제1 패턴조합을 입력받아 래치할 수 있다. 제어신호출력회로(22)는 제2 선택제어신호(SEL_CNT<2>)가 인에이블되는 경우 테스트패턴신호(TPH_DQ<1:8>)를 통해 입력되는 제2 패턴조합을 입력받아 래치할 수 있다. 제어신호출력회로(22)는 제1 선택신호(SEL<1>) 및 제1 반전선택신호(SELB<1>)가 인에이블되는 경우 래치된 제1 패턴조합을 전치제어신호(TPH_PRE<1:8>)로 출력할 수 있다. 제어신호출력회로(22)는 제2 선택신호(SEL<2>) 및 제2 반전선택신호(SELB<2>)가 인에이블되는 경우 래치된 제2 패턴조합을 전치제어신호(TPH_PRE<1:8>)로 출력할 수 있다. 제어신호출력회로(22)는 제3 선택신호(SEL<3>) 및 제3 반전선택신호(SELB<3>)가 인에이블되는 경우 테스트패턴신호(TPH_DQ<1:8>)를 버퍼링하여 전치제어신호(TPH_PRE<1:8>)로 출력할 수 있다.
도 4를 참고하면 선택신호생성회로(21)는 낸드게이트들(NAND21, NAND22)과 인버터들(IV21, IV22, IV23, IV24, IV25)을 포함할 수 있다. 제5 테스트모드신호(TM<5>)가 로직하이레벨인 경우 제5 테스트모드에 진입하고, 제5 테스트모드신호(TM<5>)가 로직로우레벨인 상태에서 제5 테스트모드에 진입하지 않은 상태로 설정되는 것이 바람직하다. 선택신호생성회로(21)는 제5 테스트모드에서 로직하이레벨의 컬럼어드레스(YADD)가 입력되는 경우 로직하이레벨로 인에이블되는 제1 선택신호(SEL<1>)와 로직로우레벨로 인에이블되는 제1 반전선택신호(SELB<1>)를 생성할 수 있다. 선택신호생성회로(21)는 제5 테스트모드에서 로직로우레벨의 컬럼어드레스(YADD)가 입력되는 경우 로직하이레벨로 인에이블되는 제2 선택신호(SEL<2>)와 로직로우레벨로 인에이블되는 제2 반전선택신호(SELB<2>)를 생성할 수 있다. 선택신호생성회로(21)는 제5 테스트모드에 진입하지 않는 상태에서 로직하이레벨로 인에이블되는 제3 선택신호(SEL<3>)와 로직로우레벨로 인에이블되는 제3 반전선택신호(SELB<3>)를 생성할 수 있다.
도 5를 참고하면 제어신호출력회로(22)는 제1 패턴조합저장회로(221), 제2 패턴조합저장회로(222), 바이패스회로(223) 및 출력버퍼(224)를 포함할 수 있다.
제1 패턴조합저장회로(221)는 제1 전달게이트(T21), 제1 래치회로(225) 및 제2 전달게이트(T22)를 포함할 수 있다. 제1 선택제어신호(SEL_CNT<1>)가 로직하이레벨로 인에이블된 상태에서 턴온되는 제1 전달게이트(T21)를 통해 테스트패턴신호(TPH_DQ<1:8>)를 통해 입력되는 제1 패턴조합이 입력되어 제1 래치회로(225)에 래치된다. 로직하이레벨로 인에이블되는 제1 선택신호(SEL<1>)와 로직로우레벨로 인에이블되는 제1 반전선택신호(SELB<1>)가 입력되는 상태에서 턴온되는 제1 전달게이트(T22)를 통해 제1 래치회로(225)에 래치된 제1 패턴조합이 노드(nd21)로 출력될 수 있다.
제2 패턴조합저장회로(222)는 제3 전달게이트(T23), 제2 래치회로(226) 및 제4 전달게이트(T24)를 포함할 수 있다. 제2 선택제어신호(SEL_CNT<2>)가 로직하이레벨로 인에이블된 상태에서 턴온되는 제3 전달게이트(T23)를 통해 테스트패턴신호(TPH_DQ<1:8>)를 통해 입력되는 제2 패턴조합이 입력되어 제2 래치회로(226)에 래치된다. 로직하이레벨로 인에이블되는 제2 선택신호(SEL<2>)와 로직로우레벨로 인에이블되는 제2 반전선택신호(SELB<2>)가 입력되는 상태에서 턴온되는 제4 전달게이트(T24)를 통해 제2 래치회로(226)에 래치된 제2 패턴조합이 노드(nd21)로 출력될 수 있다.
바이패스회로(223)는 입력버퍼(227) 및 제5 전달게이트(T25)를 포함할 수 있다. 바이패스회로(223)는 로직하이레벨로 인에이블되는 제3 선택신호(SEL<3>)와 로직로우레벨로 인에이블되는 제3 반전선택신호(SELB<3>)가 입력되는 상태에서 턴온되는 제5 전달게이트(T25)를 통해 입력버퍼(227)를 통해 버퍼링된 테스트패턴신호(TPH_DQ<1:8>)를 노드(nd21)로 출력할 수 있다.
출력버퍼(224)는 노드(nd21)의 신호를 버퍼링하여 출력할 수 있다. 출력버퍼(224)는 로직하이레벨로 인에이블되는 제1 선택신호(SEL<1>)와 로직로우레벨로 인에이블되는 제1 반전선택신호(SELB<1>)가 입력되는 상태에서 제1 래치회로(225)에 래치된 제1 패턴조합을 버퍼링하여 출력할 수 있다. 출력버퍼(224)는 로직하이레벨로 인에이블되는 제2 선택신호(SEL<2>)와 로직로우레벨로 인에이블되는 제2 반전선택신호(SELB<2>)가 입력되는 상태에서 제2 래치회로(226)에 래치된 제2 패턴조합을 버퍼링하여 전치제어신호(TPH_PRE<1:8>)로 출력할 수 있다. 출력버퍼(224)는 로직하이레벨로 인에이블되는 제3 선택신호(SEL<3>)와 로직로우레벨로 인에이블되는 제3 반전선택신호(SELB<3>)가 입력되는 상태에서 테스트패턴신호(TPH_DQ<1:8>)를 버퍼링하여 전치제어신호(TPH_PRE<1:8>)로 출력할 수 있다.
도 6을 참고하면 패턴제어신호생성회로(3)는 반전신호(RVS) 및 전치제어신호(TPH_PRE<1:8>)를 입력받아 배타적논리합 연산을 수행하여 패턴제어신호(TPH_CNT<1:8>)를 생성하는 익스클루시브오어게이트(XOR31)를 포함할 수 있다. 패턴제어신호생성회로(3)는 반전신호(RVS)가 로직하이레벨로 인에이블되는 경우 전치제어신호(TPH_PRE<1:8>)를 반전 버퍼링하여 패턴제어신호(TPH_CNT<1:8>)로 출력할 수 있다. 패턴제어신호생성회로(3)는 반전신호(RVS)가 로직로우레벨로 디스에이블되는 경우 전치제어신호(TPH_PRE<1:8>)를 버퍼링하여 패턴제어신호(TPH_CNT<1:8>)로 출력할 수 있다.
도 7을 참고하면 데이터입출력회로(4)는 제1 구동제어신호생성회로(41), 제1 입출력라인구동회로(42), 제2 구동제어신호생성회로(43) 및 제2 입출력라인구동회로(44)를 포함할 수 있다.
제1 구동제어신호생성회로(41)는 제1 구동선택신호(GSEL<1>)에 응답하여 제1 패턴제어신호(TPH_CNT<1:4>)로부터 제1 구동제어신호(DRV_CNT<1:4>)를 생성할 수 있다. 여기서, 패턴제어신호(TPH_CNT<1:8>)는 제1 패턴제어신호(TPH_CNT<1:4>) 및 제2 패턴제어신호(TPH_CNT<5:8>)를 포함하는 것으로 정의한다. 제1 구동제어신호생성회로(41)는 제1 구동선택신호(GSEL<1>)가 로직하이레벨인 경우 제1 패턴제어신호(TPH_CNT<1:4>)를 반전버퍼링하여 제1 구동제어신호(DRV_CNT<1:4>)를 생성할 수 있다. 제1 구동제어신호생성회로(41)는 제1 구동선택신호(GSEL<1>)가 로직로우레벨인 경우 제1 패턴제어신호(TPH_CNT<1:4>)를 버퍼링하여 제1 구동제어신호(DRV_CNT<1:4>)를 생성할 수 있다.
제1 입출력라인구동회로(42)는 제1 구동제어신호(DRV_CNT<1:4>)에 응답하여 제1 로컬입출력라인(LIO<1:4>)에 실린 데이터로부터 제1 내부입출력라인(EIO<1:4>)을 구동할 수 있다. 여기서, 로컬입출력라인(LIO<1:8>)은 제1 로컬입출력라인(LIO<1:4>) 및 제2 로컬입출력라인(LIO<5:8>)을 포함하고, 내부입출력라인(EIO<1:8>)은 제1 내부입출력라인(EIO<1:4>) 및 제2 내부입출력라인(EIO<5:8>)를 포함하는 것으로 정의한다. 제1 입출력라인구동회로(42)는 제1 구동제어신호(DRV_CNT<1:4>)의 논리레벨조합에 따라 제1 로컬입출력라인(LIO<1:4>)에 실린 데이터를 반전시켜 제1 내부입출력라인(EIO<1:4>)을 통해 출력할 수 있다. 예를 들어, 제1 구동제어신호(DRV_CNT<1:4>)가 '0010'의 논리레벨조합을 갖고, 제1 로컬입출력라인(LIO<1:4>)을 통해 '1111'이 입력되는 경우 제1 입출력라인구동회로(42)는제1 로컬입출력라인(LIO<1:4>)에 포함된 비트들 중 3번째 비트만 반전되도록 제1 내부입출력라인(EIO<1:4>)을 구동할 수 있다. 즉, 제1 입출력라인구동회로(42)는 제1 내부입출력라인(EIO<1:4>)을 통해 '1101'의 논리레벨조합을 갖는 데이터를 출력할 수 있다.
제2 구동제어신호생성회로(43)는 제2 구동선택신호(GSEL<2>)에 응답하여 제2 패턴제어신호(TPH_CNT<5:8>)로부터 제2 구동제어신호(DRV_CNT<5:8>)를 생성할 수 있다. 제2 구동제어신호생성회로(43)는 제2 구동선택신호(GSEL<2>)가 로직하이레벨인 경우 제2 패턴제어신호(TPH_CNT<5:8>)를 반전버퍼링하여 제2 구동제어신호(DRV_CNT<5:8>)를 생성할 수 있다. 제2 구동제어신호생성회로(43)는 제2 구동선택신호(GSEL<2>)가 로직로우레벨인 경우 제2 패턴제어신호(TPH_CNT<5:8>)를 버퍼링하여 제2 구동제어신호(DRV_CNT<5:8>)를 생성할 수 있다.
제2 입출력라인구동회로(44)는 제2 구동제어신호(DRV_CNT<5:8>)에 응답하여 제2 로컬입출력라인(LIO<5:8>)에 실린 데이터로부터 제2 내부입출력라인(EIO<5:8>)을 구동할 수 있다. 제2 입출력라인구동회로(44)는 제2 구동제어신호(DRV_CNT<5:8>)의 논리레벨조합에 따라 제2 로컬입출력라인(LIO<5:8>)에 실린 데이터를 반전시켜 제2 내부입출력라인(EIO<5:8>)을 통해 출력할 수 있다. 예를 들어, 제2 구동제어신호(DRV_CNT<5:8>)가 '0100'의 논리레벨조합을 갖고, 제2 로컬입출력라인(LIO<5:8>)을 통해 '1111'이 입력되는 경우 제2 입출력라인구동회로(44)는 제2 로컬입출력라인(LIO<5:8>)에 포함된 비트들 중 2번째 비트만 반전되도록 제2 내부입출력라인(EIO<5:8>)을 구동할 수 있다. 즉, 제2 입출력라인구동회로(44)는 제2 내부입출력라인(EIO<5:8>)을 통해 '1011'의 논리레벨조합을 갖는 데이터를 출력할 수 있다.
이상 살펴본 바와 같이 구성된 반도체장치에서 수행되는 제1 내지 제5 테스트모드에서의 동작에 대해서 도 8 내지 도 12를 참고하여 살펴보되, 테스트패턴신호(TPH_DQ<1:8>)가 '11001100'으로 설정된 논리레벨조합을 갖는 경우를 가정하여 설명하면 다음과 같다.
도 8을 참고하면 제1 내지 제 5 테스트모드신호(TM<1:5>) 중 제1 테스트모드신호(TM<1>)만 로직하이레벨로 생성되어 제1 테스트모드에 진입한 상태에서 전치제어신호(TPH_PRE<1:8>)는 테스트패턴신호(TPH_DQ<1:8>)가 버퍼링되어 생성되므로, '11001100'으로 설정된 논리레벨조합을 갖는다. 제1 테스트모드에서 반전신호(RVS)는 제1 로우어드레스(XADD<1>)가 로직로우레벨인 경우에만 로직하이레벨로 인에이블된다. 제1 워드라인(WL1) 및 제3 워드라인(WL3)을 엑세스할 때 제1 로우어드레스(XADD<1>)가 로직로우레벨이므로 반전신호(RVS)는 로직하이레벨로 인에이블되고, 패턴제어신호(TPH_CNT<1:8>)는 전치제어신호(TPH_PRE<1:8>)가 반전 버퍼링되어 생성되므로, '00110011'으로 설정된 논리레벨조합을 갖는다. 제2 워드라인(WL2) 및 제4 워드라인(WL4)을 엑세스할 때 제1 로우어드레스(XADD<1>)가 로직하이레벨이므로 반전신호(RVS)는 로직로우레벨로 디스에이블되고, 패턴제어신호(TPH_CNT<1:8>)는 전치제어신호(TPH_PRE<1:8>)가 버퍼링되어 생성되므로, '11001100'으로 설정된 논리레벨조합을 갖는다.
도 9를 참고하면 제1 내지 제 5 테스트모드신호(TM<1:5>) 중 제2 테스트모드신호(TM<2>)만 로직하이레벨로 생성되어 제2 테스트모드에 진입한 상태에서 전치제어신호(TPH_PRE<1:8>)는 테스트패턴신호(TPH_DQ<1:8>)가 버퍼링되어 생성되므로, '11001100'으로 설정된 논리레벨조합을 갖는다. 제2 테스트모드에서 반전신호(RVS)는 제2 로우어드레스(XADD<2>)가 로직로우레벨인 경우에만 로직하이레벨로 인에이블된다. 제1 워드라인(WL1) 및 제2 워드라인(WL2)을 엑세스할 때 제2 로우어드레스(XADD<2>)가 로직로우레벨이므로 반전신호(RVS)는 로직하이레벨로 인에이블되고, 패턴제어신호(TPH_CNT<1:8>)는 전치제어신호(TPH_PRE<1:8>)가 반전 버퍼링되어 생성되므로, '00110011'으로 설정된 논리레벨조합을 갖는다. 제3 워드라인(WL3) 및 제4 워드라인(WL4)을 엑세스할 때 제2 로우어드레스(XADD<2>)가 로직하이레벨이므로 반전신호(RVS)는 로직로우레벨로 디스에이블되고, 패턴제어신호(TPH_CNT<1:8>)는 전치제어신호(TPH_PRE<1:8>)가 버퍼링되어 생성되므로, '11001100'으로 설정된 논리레벨조합을 갖는다.
도 10을 참고하면 제1 내지 제 5 테스트모드신호(TM<1:5>) 중 제3 테스트모드신호(TM<3>)만 로직하이레벨로 생성되어 제3 테스트모드에 진입한 상태에서 전치제어신호(TPH_PRE<1:8>)는 테스트패턴신호(TPH_DQ<1:8>)가 버퍼링되어 생성되므로, '11001100'으로 설정된 논리레벨조합을 갖는다. 제3 테스트모드에서 반전신호(RVS)는 컬럼어드레스(YADD)가 로직하이레벨인 경우에만 로직하이레벨로 인에이블된다. 제1 입출력라인(미도시)을 통해 데이터를 입출력하기 위해 인에이블되는 제1 출력선택신호(YI<1>)를 엑세스할 때 컬럼어드레스(YADD)가 로직로우레벨이므로 반전신호(RVS)는 로직로우레벨로 디스에이블되고, 패턴제어신호(TPH_CNT<1:8>)는 전치제어신호(TPH_PRE<1:8>)가 버퍼링되어 생성되므로, '11001100'으로 설정된 논리레벨조합을 갖는다. 제2 입출력라인(미도시)을 통해 데이터를 입출력하기 위해 인에이블되는 제2 출력선택신호(YI<2>)를 엑세스할 때 컬럼어드레스(YADD)가 로직하이레벨이므로 반전신호(RVS)는 로직하이레벨로 인에이블되고, 패턴제어신호(TPH_CNT<1:8>)는 전치제어신호(TPH_PRE<1:8>)가 반전 버퍼링되어 생성되므로, '00110011'으로 설정된 논리레벨조합을 갖는다.
도 11을 참고하면 제1 내지 제 5 테스트모드신호(TM<1:5>) 중 제4 테스트모드신호(TM<4>)만 로직하이레벨로 생성되어 제4 테스트모드에 진입한 상태에서 전치제어신호(TPH_PRE<1:8>)는 테스트패턴신호(TPH_DQ<1:8>)가 버퍼링되어 생성되므로, '11001100'으로 설정된 논리레벨조합을 갖는다. 제4 테스트모드에서 반전신호(RVS)는 제1 및 제2 로우어드레스(XADD<1:2>)와 제1 및 제2 타겟어드레스(TADD<1:2>)의 논리레벨조합이 동일한 경우에만 로직하이레벨로 인에이블된다. 제1 타겟어드레스(TADD<1>)가 로직하이레벨, 제2 타겟어드레스(TADD<2>)가 로직로우레벨로 설정된 상태에서 제2 워드라인(WL2)이 엑세스될 때 제1 및 제2 로우어드레스(XADD<1:2>)와 제1 및 제2 타겟어드레스(TADD<1:2>)의 논리레벨조합이 동일하므로 반전신호(RVS)는 로직하이레벨로 인에이블되고, 패턴제어신호(TPH_CNT<1:8>)는 전치제어신호(TPH_PRE<1:8>)가 반전 버퍼링되어 생성되므로, '00110011'으로 설정된 논리레벨조합을 갖는다. 제1 워드라인(WL1), 제3 워드라인(WL3) 및 제4 워드라인(WL4)이 엑세스될 때 제1 및 제2 로우어드레스(XADD<1:2>)와 제1 및 제2 타겟어드레스(TADD<1:2>)의 논리레벨조합이 동일하지 않으므로 반전신호(RVS)는 로직로우레벨로 디스에이블되고, 패턴제어신호(TPH_CNT<1:8>)는 전치제어신호(TPH_PRE<1:8>)가 버퍼링되어 생성되므로, '11001100'으로 설정된 논리레벨조합을 갖는다.
도 12를 참고하면 제5 테스트모드신호(TM<5>)가 로직로우레벨로 생성되어 제5 테스트모드에 진입하지 않은 경우 제3 선택신호(SEL<3>) 및 제3 반전선택신호(SELB<3>)가 인에이블되어 테스트패턴신호(TPH_DQ<1:8>)를 버퍼링되어 전치제어신호(TPH_PRE<1:8>)로 바이패스(bypss)되어 출력된다. 제1 내지 제 5 테스트모드신호(TM<1:5>) 중 제5 테스트모드신호(TM<5>)만 로직하이레벨로 생성되어 제5 테스트모드에 진입한 상태에서 컬럼어드레스(YADD)가 로직하이레벨인 경우 제1 선택신호(SEL<1>) 및 제1 반전선택신호(SELB<1>)가 인에이블되어 제1 선택제어신호(SEL_CNT<1>)에 의해 래치된 제1 패턴조합이 전치제어신호(TPH_PRE<1:8>)로 출력된다. 제5 테스트모드신호(TM<5>)가 로직하이레벨로 생성되어 제5 테스트모드에 진입한 상태에서 컬럼어드레스(YADD)가 로직로우레벨인 경우 제2 선택신호(SEL<2>) 및 제2 반전선택신호(SELB<2>)가 인에이블되어 제2 선택제어신호(SEL_CNT<2>)에 의해 래치된 제2 패턴조합이 전치제어신호(TPH_PRE<1:8>)로 출력된다.
도 13에 도시된 바와 같이, 본 발명의 일 실시예에 따른 반도체장치는 테스트패턴생성회로(5) 및 에러교정회로(6)를 포함할 수 있다.
테스트패턴생성회로(5)는 제1 내지 제5 테스트모드신호(TM<1:5>), 로우어드레스(XADD), 컬럼어드레스(YADD), 테스트패턴신호(TPH_DQ<1:8>)와, 제1 및 제2 선택제어신호(SEL_CNT<1:2>)에 응답하여 패턴데이터(D_PT<1:8>)를 생성할 수 있다. 테스트패턴생성회로(5)는 도 1에 도시된 반도체장치와 구성 및 동작이 거의 유사 하므로 구체적인 구성 및 동작에 대한 설명은 생략한다.
에러교정회로(6)는 동작개시신호(ECC_ON)에 응답하여 패턴데이터(D_PT<1:8>)에 포함된 에러를 정정하여 교정데이터(D_CR<1:8>)를 생성할 수 있다. 에러교정회로(6)는 동작개시신호(ECC_ON)가 인에이블되는 경우 오류정정코드(Error Correction Code, ECC) 방식을 사용하여 패턴데이터(D_PT<1:8>)에 포함된 에러를 정정할 수 있다.
앞서, 도 1 내지 도 13에서 살펴본 반도체장치는 메모리시스템, 그래픽시스템, 컴퓨팅시스템 및 모바일시스템 등을 포함하는 전자시스템에 적용될 수 있다. 예를 들어, 도 14를 참고하면 본 발명의 일 실시예에 따른 전자시스템(1000)은 데이터저장부(1001), 메모리컨트롤러(1002), 버퍼메모리(1003) 및 입출력인터페이스(1004)를 포함할 수 있다.
데이터저장부(1001)는 메모리컨트롤러(1002)로부터의 제어신호에 따라 메모리컨트롤러(1002)로부터 인가되는 데이터를 저장하고 저장된 데이터를 판독하여 메모리컨트롤러(1002)에 출력한다. 데이터저장부(1001)는 도 1 및 도 13에 도시된 반도체장치를 포함할 수 있다. 한편, 데이터저장부(1001)는 전원이 차단되어도 데이터를 잃지 않고 계속 저장할 수 있는 비휘발성 메모리를 포함할 수 있다. 비휘발성 메모리는 플래쉬 메모리(Nor Flash Memory, NAND Flash Memory), 상변환 메모리(Phase Change Random Access Memory; PRAM), 저항 메모리(Resistive Random Access Memory;RRAM), 스핀 주입자화반전 메모리(Spin Transfer Torque Random Access Memory; STTRAM), 자기메모리(Magnetic Random Access Memory; MRAM)로 구현될 수 있다.
메모리컨트롤러(1002)는 입출력인터페이스(1004)를 통해 외부기기(호스트 장치)로부터 인가되는 명령어를 디코딩하고 디코딩된 결과에 따라 데이터저장부(1001) 및 버퍼메모리(1003)에 대한 데이터 입출력을 제어한다. 도 14에서는 메모리컨트롤러(1002)가 하나의 블록으로 표시되었으나, 메모리컨트롤러(1002)는 데이터저장부(1001)를 제어하기 위한 컨트롤러와 휘발성 메모리인 버퍼메모리(1003)를 제어하기 위한 컨트롤러가 독립적으로 구성될 수 있다.
버퍼메모리(1003)는 메모리컨트롤러(1002)에서 처리할 데이터 즉 데이터저장부(1001)에 입출력되는 데이터를 임시적으로 저장할 수 있다. 버퍼메모리(1003)는 제어신호에 따라 메모리컨트롤러(1002)에서 인가되는 데이터(DATA)를 저장할 수 있다. 버퍼메모리(1003)는 저장된 데이터를 판독하여 메모리컨트롤러(1002)에 출력한다. 버퍼메모리(1003)는 DRAM(Dynamic Random Access Memory), Moblie DRAM, SRAM(Static Random Access Memory) 등의 휘발성 메모리를 포함할 수 있다.
입출력인터페이스(1004)는 메모리컨트롤러(1002)와 외부기기(호스트) 사이의 물리적 연결을 제공하여 메모리컨트롤러(1002)가 외부기기로부터 데이터 입출력을 위한 제어신호를 수신하고 외부기기와 데이터를 교환할 수 있도록 해준다. 입출력인터페이스(1004)는 USB, MMC, PCI-E, SAS, SATA, PATA, SCSI, ESDI, 및 IDE 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 포함할 수 있다.
전자시스템(1000)은 호스트 장치의 보조 기억장치 또는 외부 저장장치로 사용될 수 있다. 전자시스템(1000)은 고상 디스크(Solid State Disk; SSD), USB 메모리(Universal Serial Bus Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등을 포함할 수 있다.
1: 반전신호생성회로 2: 전치제어신호생성회로
3: 패턴제어신호생성회로 4: 데이터입출력회로
11: 전치반전신호생성기 12: 반전신호출력회로
111: 제1 전치반전신호생성기 112: 제2 전치반전신호생성기
113: 제3 전치반전신호생성기 114: 제4 전치반전신호생성기
21: 선택신호생성회로 22: 제어신호출력회로
221: 제1 패턴조합저장회로 222: 제2 패턴조합저장회로
223: 바이패스회로 224: 출력버퍼
41: 제1 구동제어신호생성회로 42: 제1 입출력라인구동회로
43: 제2 구동제어신호생성회로 44: 제2 입출력라인구동회로
5: 테스트패턴생성회로 6: 에러교정회로

Claims (20)

  1. 제1 어드레스 및 제2 어드레스 중 적어도 하나에 포함된 비트들의 논리레벨조합에 따라 반전신호를 생성하는 반전신호생성회로;
    상기 반전신호에 응답하여 전치제어신호로부터 패턴제어신호를 생성하는 패턴제어신호생성회로; 및
    상기 패턴제어신호에 응답하여 로컬입출력라인에 실린 데이터로부터 내부입출력라인을 구동하는 데이터입출력회로를 포함하는 반도체장치.
  2. 제 1 항에 있어서, 상기 반전신호생성회로는 상기 제1 어드레스에 포함된 비트들이 기설정된 논리레벨조합을 갖는 경우 인에이블되는 반전신호를 생성하는 반도체장치.
  3. 제 1 항에 있어서, 상기 반전신호생성회로는 상기 제2 어드레스에 포함된 비트들이 기설정된 논리레벨조합을 갖는 경우 인에이블되는 상기 반전신호를 생성하는 반도체장치.
  4. 제 1 항에 있어서, 상기 반전신호생성회로는 상기 제1 어드레스가 타겟어드레스와 동일한 논리레벨조합을 갖는 비트들을 포함하는 경우 인에이블되는 상기 반전신호를 생성하는 반도체장치.
  5. 제 1 항에 있어서, 상기 패턴제어신호생성회로는 상기 반전신호가 인에이블되는 경우 상기 전치제어신호를 반전시켜 상기 패턴제어신호로 출력하는 반도체장치.
  6. 제 1 항에 있어서, 상기 데이터입출력회로는 제1 및 제2 구동선택신호에 응답하여 상기 패턴제어신호로부터 제1 및 제2 구동제어신호를 생성하고, 상기 제1 및 제2 구동제어신호에 응답하여 상기 로컬입출력라인에 실린 데이터로부터 상기 내부입출력라인을 구동하는 반도체장치.
  7. 제 1 항에 있어서,
    선택제어신호에 응답하여 테스트패턴신호를 통해 입력되는 패턴조합을 입력받아 래치하고, 상기 제2 어드레스에 응답하여 상기 래치된 패턴조합을 상기 전치제어신호로 출력하는 전치제어신호생성회로를 더 포함하는 반도체장치.
  8. 제 7 항에 있어서, 상기 전치제어신호생성회로는
    상기 제2 어드레스에 응답하여 선택신호를 생성하는 선택신호생성회로; 및
    상기 선택신호 및 상기 선택제어신호에 응답하여 상기 테스트패턴신호로부터 상기 전치제어신호를 생성하는 제어신호출력회로를 포함하는 반도체장치.
  9. 제 8 항에 있어서, 상기 선택신호생성회로는 상기 제2 어드레스가 제1 논리레벨인 경우 인에이블되는 제1 선택신호를 생성하고, 상기 제2 어드레스가 제2 논리레벨인 경우 인에이블되는 제2 선택신호를 생성하며, 테스트모드신호가 디스에이블된 상태에서 인에이블되는 제3 선택신호를 생성하는 반도체장치.
  10. 제 9 항에 있어서, 상기 제어신호출력회로는
    제1 선택제어신호에 응답하여 상기 테스트패턴신호를 통해 입력된 제1 패턴조합을 래치하고, 상기 제1 선택신호가 인에이블되는 경우 상기 래치된 제1 패턴조합을 상기 전치제어신호로 출력하는 반도체장치.
  11. 제 9 항에 있어서, 상기 제어신호출력회로는
    제2 선택제어신호에 응답하여 상기 테스트패턴신호를 통해 입력된 제2 패턴조합을 래치하고, 상기 제2 선택신호가 인에이블되는 경우 상기 래치된 제2 패턴조합을 상기 전치제어신호로 출력하는 반도체장치.
  12. 제 9 항에 있어서, 상기 제어신호출력회로는
    상기 제3 선택신호가 인에이블되는 경우 상기 테스트패턴신호를 버퍼링하여 상기 전치제어신호로 출력하는 반도체장치.
  13. 선택제어신호에 응답하여 테스트패턴신호를 통해 입력되는 패턴조합을 입력받아 래치하고, 어드레스에 응답하여 상기 래치된 패턴조합을 전치제어신호로 출력하는 전치제어신호생성회로;
    반전신호에 응답하여 상기 전치제어신호로부터 패턴제어신호를 생성하는 패턴제어신호생성회로; 및
    상기 패턴제어신호에 응답하여 로컬입출력라인에 실린 데이터로부터 내부입출력라인을 구동하는 데이터입출력회로를 포함하는 반도체장치.
  14. 제 13 항에 있어서, 상기 전치제어신호생성회로는
    상기 어드레스에 응답하여 선택신호를 생성하는 선택신호생성회로; 및
    상기 선택신호 및 상기 선택제어신호에 응답하여 상기 테스트패턴신호로부터 상기 전치제어신호를 생성하는 제어신호출력회로를 포함하는 반도체장치.
  15. 제 14 항에 있어서, 상기 선택신호생성회로는 상기 어드레스가 제1 논리레벨인 경우 인에이블되는 제1 선택신호를 생성하고, 상기 어드레스가 제2 논리레벨인 경우 인에이블되는 제2 선택신호를 생성하며, 테스트모드신호가 디스에이블된 상태에서 인에이블되는 제3 선택신호를 생성하는 반도체장치.
  16. 제 15 항에 있어서, 상기 제어신호출력회로는
    제1 선택제어신호에 응답하여 상기 테스트패턴신호를 통해 입력된 제1 패턴조합을 래치하고, 상기 제1 선택신호가 인에이블되는 경우 상기 래치된 제1 패턴조합을 상기 전치제어신호로 출력하는 반도체장치.
  17. 제 15 항에 있어서, 상기 제어신호출력회로는
    제2 선택제어신호에 응답하여 상기 테스트패턴신호를 통해 입력된 제2 패턴조합을 래치하고, 상기 제2 선택신호가 인에이블되는 경우 상기 래치된 제2 패턴조합을 상기 전치제어신호로 출력하는 반도체장치.
  18. 제 15 항에 있어서, 상기 제어신호출력회로는
    상기 제3 선택신호가 인에이블되는 경우 상기 테스트패턴신호를 버퍼링하여 상기 전치제어신호로 출력하는 반도체장치.
  19. 제 13 항에 있어서, 상기 패턴제어신호생성회로는 상기 반전신호가 인에이블되는 경우 상기 전치제어신호를 반전시켜 상기 패턴제어신호로 출력하는 반도체장치.
  20. 제 13 항에 있어서, 상기 데이터입출력회로는 제1 및 제2 구동선택신호에 응답하여 상기 패턴제어신호로부터 제1 및 제2 구동제어신호를 생성하고, 상기 제1 및 제2 구동제어신호에 응답하여 상기 로컬입출력라인에 실린 데이터로부터 상기 내부입출력라인을 구동하는 반도체장치.
KR1020160061100A 2016-05-18 2016-05-18 반도체장치 KR20170130683A (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020160061100A KR20170130683A (ko) 2016-05-18 2016-05-18 반도체장치
US15/267,424 US10024915B2 (en) 2016-05-18 2016-09-16 Semiconductor devices

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020160061100A KR20170130683A (ko) 2016-05-18 2016-05-18 반도체장치

Publications (1)

Publication Number Publication Date
KR20170130683A true KR20170130683A (ko) 2017-11-29

Family

ID=60330705

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020160061100A KR20170130683A (ko) 2016-05-18 2016-05-18 반도체장치

Country Status (2)

Country Link
US (1) US10024915B2 (ko)
KR (1) KR20170130683A (ko)

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5847741B2 (ja) * 1978-03-29 1983-10-24 日本電信電話株式会社 パタ−ン発生器
US4293950A (en) * 1978-04-03 1981-10-06 Nippon Telegraph And Telephone Public Corporation Test pattern generating apparatus
JP3913413B2 (ja) * 1999-08-25 2007-05-09 富士通株式会社 半導体装置
JP3447638B2 (ja) 1999-12-24 2003-09-16 日本電気株式会社 半導体装置のテスト方法及びシステム並びに記録媒体
JP2002071766A (ja) * 2000-08-28 2002-03-12 Advantest Corp 半導体試験装置
JP2003059298A (ja) * 2001-08-09 2003-02-28 Mitsubishi Electric Corp 半導体記憶装置
US8286046B2 (en) * 2001-09-28 2012-10-09 Rambus Inc. Integrated circuit testing module including signal shaping interface
US7365557B1 (en) * 2001-09-28 2008-04-29 Inapac Technology, Inc. Integrated circuit testing module including data generator
US8166361B2 (en) * 2001-09-28 2012-04-24 Rambus Inc. Integrated circuit testing module configured for set-up and hold time testing
US8001439B2 (en) * 2001-09-28 2011-08-16 Rambus Inc. Integrated circuit testing module including signal shaping interface
JP4119152B2 (ja) * 2002-04-17 2008-07-16 株式会社ルネサステクノロジ 半導体集積回路装置
JP2004053276A (ja) * 2002-07-16 2004-02-19 Fujitsu Ltd 半導体装置および半導体集積回路
JP4704078B2 (ja) * 2004-12-20 2011-06-15 富士通セミコンダクター株式会社 半導体メモリ
KR100657830B1 (ko) * 2005-01-24 2006-12-14 삼성전자주식회사 반도체 메모리 장치의 테스트 장치 및 방법
JP2009099202A (ja) * 2007-10-17 2009-05-07 Toshiba Corp 半導体記憶装置
JP5206487B2 (ja) * 2009-02-25 2013-06-12 富士通セミコンダクター株式会社 半導体集積回路の制御方法および半導体集積回路
JP2012185036A (ja) * 2011-03-04 2012-09-27 Advantest Corp 試験装置
US9362003B2 (en) 2012-03-09 2016-06-07 Sandisk Technologies Inc. System and method to decode data subject to a disturb condition

Also Published As

Publication number Publication date
US10024915B2 (en) 2018-07-17
US20170336471A1 (en) 2017-11-23

Similar Documents

Publication Publication Date Title
US10572341B2 (en) Semiconductor devices
US10379947B2 (en) Semiconductor device
US11270752B2 (en) Semiconductor devices and refresh methods using the semiconductor devices
US20170286218A1 (en) Semiconductor devices, and semiconductor systems
KR20170109142A (ko) 반도체장치
US10419025B2 (en) Semiconductor device
US11461167B2 (en) Semiconductor devices
US10153028B2 (en) Semiconductor devices
US20170344422A1 (en) Semiconductor devices and semiconductor systems
US10381066B2 (en) Semiconductor memory device with burst mode
US10379786B2 (en) Semiconductor devices
US20180268884A1 (en) Semiconductor devices
US20180068743A1 (en) Test methods of semiconductor devices and semiconductor systems used therein
US11429477B2 (en) Semiconductor devices
US9997234B1 (en) Semiconductor devices
US10288677B2 (en) Semiconductor device method relating to latch circuit testing
KR20170130683A (ko) 반도체장치
US9679621B2 (en) Semiconductor device and semiconductor system
US9570151B1 (en) Semiconductor device and semiconductor system
US20240160523A1 (en) Semiconductor system
US20240290415A1 (en) Semiconductor device for detecting defect in word line driver
US10621039B2 (en) Electronic devices

Legal Events

Date Code Title Description
E902 Notification of reason for refusal
E601 Decision to refuse application