KR20170109142A - 반도체장치 - Google Patents

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KR20170109142A
KR20170109142A KR1020160032406A KR20160032406A KR20170109142A KR 20170109142 A KR20170109142 A KR 20170109142A KR 1020160032406 A KR1020160032406 A KR 1020160032406A KR 20160032406 A KR20160032406 A KR 20160032406A KR 20170109142 A KR20170109142 A KR 20170109142A
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Abstract

반도체장치는 시프팅제어신호에 응답하여 제1 제어클럭으로부터 입력제어신호 및 출력제어신호를 생성하는 입출력제어신호생성회로; 상기 입력제어신호 및 상기 출력제어신호에 응답하여 뱅크어드레스를 래치하여 래치뱅크어드레스신호를 생성하는 뱅크어드레스래치회로; 상기 입력제어신호 및 상기 출력제어신호에 응답하여 오토프리차지플래그신호를 래치하여 오토프리차지래치신호를 생성하는 파이프래치회로; 및 상기 뱅크어드레스신호를 디코딩하여 생성된 뱅크디코딩신호에 응답하여 오토프리차지래치신호로부터 오토프리차지신호를 생성하는 오토프리차지신호생성회로를 포함한다.

Description

반도체장치{SEMICONDUCTOR DEVICE}
본 발명은 오토프리차지동작을 수행하는 반도체장치에 관한 것이다.
반도체장치는 오토프리차지동작을 수반한 리드동작과 오토프리차지동작을 수반한 라이트동작을 수행한다. 오토프리차지동작을 수반한 리드동작이 수행되는 경우 리드동작이 수행된 후 리드투프리차지타임(Read to Precharge time, tRTP)을 확보한 후 프리차지 동작이 수행되도록 설정되고, 오토프리차지동작을 수반한 라이트동작이 수행되는 경우 라이트동작이 수행된 후 라이트리커버리타임(Write Recovery time, tWR)을 확보한 후 프리차지 동작이 수행되도록 설정된다. 리드투프리차지타임(Read to Precharge time, tRTP)은 데이터가 안정적으로 입력된 후 오토프리차지동작이 수행되도록 하여 리드동작의 신뢰성을 확보하기 위한 지표이고, 라이트리커버리타임(Write Recovery time, tWR)은 데이터가 안정적으로 출력된 후 오토프리차지동작이 수행되도록 하여 라이트동작의 신뢰성을 확보하기 위한 지표이다.
본 발명은 오토프리차지동작을 수반한 리드동작과 오토프리차지동작을 수반한 라이트동작을 수행하는 반도체장치를 제공한다.
이를 위해 본 발명은 시프팅제어신호에 응답하여 제1 제어클럭으로부터 입력제어신호 및 출력제어신호를 생성하는 입출력제어신호생성회로; 상기 입력제어신호 및 상기 출력제어신호에 응답하여 뱅크어드레스를 래치하여 래치뱅크어드레스신호를 생성하는 뱅크어드레스래치회로; 상기 입력제어신호 및 상기 출력제어신호에 응답하여 오토프리차지플래그신호를 래치하여 오토프리차지래치신호를 생성하는 파이프래치회로; 및 상기 뱅크어드레스신호를 디코딩하여 생성된 뱅크디코딩신호에 응답하여 오토프리차지래치신호로부터 오토프리차지신호를 생성하는 오토프리차지신호생성회로를 포함하는 반도체장치를 제공한다.
또한, 본 발명은 제1 시프팅제어신호에 응답하여 제1 제어클럭으로부터 제1 입력제어신호 및 제1 출력제어신호를 생성하는 제1 입출력제어신호생성회로; 제2 시프팅제어신호에 응답하여 제2 제어클럭으로부터 제2 입력제어신호 및 제2 출력제어신호를 생성하는 제2 입출력제어신호생성회로; 상기 제1 입력제어신호 및 상기 제1 출력제어신호에 응답하여 뱅크어드레스를 래치하여 래치뱅크어드레스신호를 생성하는 뱅크어드레스래치회로; 상기 제1 입력제어신호 및 상기 제1 출력제어신호에 응답하여 제1 오토프리차지플래그신호를 래치하여 제1 오토프리차지래치신호를 생성하는 제1 파이프래치회로; 상기 제2 입력제어신호 및 상기 제2 출력제어신호에 응답하여 제2 오토프리차지플래그신호를 래치하여 제2 오토프리차지래치신호를 생성하는 제2 파이프래치회로; 및 상기 래치뱅크어드레스신호를 디코딩하여 생성된 뱅크디코딩신호에 응답하여 상기 제1 오토프리차지래치신호 또는 상기 제2 오토프리차지래치신호로부터 오토프리차지신호를 생성하는 오토프리차지신호생성회로를 포함하는 반도체장치를 제공한다.
본 발명에 의하면 오토프리차지플래그신호와 뱅크어드레스를 별도의 래치회로에 래치함으로써, 뱅크별로 오토프리차지플래그신호를 생성하여 래치할 필요가 없어 레이아웃 면적을 감소시킬 수 있는 효과가 있다.
도 1은 본 발명의 일 실시예에 따른 반도체장치의 구성을 도시한 블럭도이다.
도 2는 도 1에 도시된 반도체장치에 포함된 리드입출력제어신호생성회로의 일 실시예에 따른 구성을 도시한 블럭도이다.
도 3은 도 1에 도시된 반도체장치에 포함된 라아트입출력제어신호생성회로의 일 실시예에 따른 구성을 도시한 블럭도이다.
도 4는 도 1에 도시된 반도체장치에 포함된 리드파이프래치회로의 일 실시예에 따른 구성을 도시한 블럭도이다.
도 5는 도 1에 도시된 반도체장치에 포함된 라이트파이프래치회로의 일 실시예에 따른 구성을 도시한 블럭도이다.
도 6은 도 1에 도시된 반도체장치가 적용된 전자시스템의 일 실시예에 따른 구성을 도시한 도면이다.
이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실시예에 의해 제한되는 것은 아니다.
도 1에 도시된 바와 같이, 본 발명의 일 실시예에 따른 반도체장치는 리드입출력제어신호생성회로(1), 라이트입출력제어신호생성회로(2), 오토프리차지플래그신호생성회로(3), 뱅크어드레스래치회로(4), 리드파이프래치회로(5), 라이트파이프래치회로(6), 뱅크디코더(7) 및 오토프리차지신호생성회로(8)를 포함할 수 있다.
리드입출력제어신호생성회로(1)는 제1 내지 제M 리드시프팅제어신호(RTP<1:M>)에 응답하여 제1 리드제어클럭(RCNT1)으로부터 제1 및 제2 리드입력제어신호(RPIN<1:2>) 및 제1 및 제2 리드출력제어신호(RPOUT<1:2>)를 생성할 수 있다. 제1 내지 제M 리드시프팅제어신호(RTP<1:M>)는 리드투프리차지타임(Read to Precharge time, tRTP)에 의해 논리레벨조합이 설정될 수 있다. 예를 들어, 리드투프리차지타임이 2tCK(동작클럭의 2주기 구간)로 설정된 경우 제1 내지 제M 리드시프팅제어신호(RTP<1:M>) 중 제2 리드시프팅제어신호(RTP<2>)만 로직하이레벨로 설정될 수 있다. 제1 리드제어클럭(RCNT1)은 리드버스트동작이 종료된 후 토글링하는 내부클럭으로 설정될 수 있다. 리드버스트동작은 리드동작이 수행되고 버스트로 설정된 비트수만큼의 데이터가 모두 출력되는 것으로 종료될 수 있다. 예를 들어, 버스트가 4로 설정된 경우 4비트의 데이터가 모두 출력되는 경우 리드버스트 동작이 종료되는 것으로 설정될 수 있다.
라이트입출력제어신호생성회로(2)는 제1 내지 제N 라이트시프팅제어신호(WR<1:N>)에 응답하여 제1 라이트제어클럭(WCNT1)으로부터 제1 내지 제3 라이트입력제어신호(WPIN<1:3>) 및 제1 내지 제3 라이트출력제어신호(WPOUT<1:3>)를 생성할 수 있다. 제1 내지 제N 라이트시프팅제어신호(WR<1:N>)는 라이트리커버리타임(Write Recovery time, tWR)에 의해 논리레벨조합이 설정될 수 있다. 예를 들어, 라이트리커버리타임이 3tCK(동작클럭의 3주기 구간)로 설정된 경우 제1 내지 제N 라이트시프팅제어신호(WR<1:N>) 중 제3 라이트시프팅제어신호(WR<3>)만 로직하이레벨로 설정될 수 있다. 제1 라이트제어클럭(WCNT1)은 라이트버스트동작이 종료된 후 토글링하는 내부클럭으로 설정될 수 있다. 라이트버스트동작은 라이트동작이 수행되고 버스트로 설정된 비트수만큼의 데이터가 모두 입력되는 것으로 종료될 수 있다. 예를 들어, 버스트가 4로 설정된 경우 4비트의 데이터가 모두 입력되는 경우 라이트버스트 동작이 종료되는 것으로 설정될 수 있다.
오토프리차지플래그신호생성회로(3)는 제1 리드제어클럭(RCNT1) 및 제1 라이트제어클럭(WCNT1)에 응답하여 오토프리차지개시신호(APSTR)로부터 리드오토프리차지플래그신호(RAP_FLAG) 및 라이트오토프리차지플래그신호(WAP_FLAG)를 생성할 수 있다. 오토프리차지개시신호(APSTR)는 오토프리차지동작을 수행하기 위해 인에이블되는 신호로 설정될 수 있다. 오토프리차지플래그신호생성회로(3)는 리드버스트동작이 종료된 후 제1 리드제어클럭(RCNT1)이 토글링하는 경우 오토프리차지개시신호(APSTR)에 의해 리드오토프리차지플래그신호(RAP_FLAG)를 생성할 수 있다. 즉, 오토프리차지플래그신호생성회로(3)는 리드버스트동작이 종료되어 제1 리드제어클럭(RCNT1)이 토글링되는 상태에서 인에이블된 오토프리차지개시신호(APSTR)에 의해 인에이블되는 리드오토프리차지플래그신호(RAP_FLAG)를 생성할 수 있다. 리드오토프리차지플래그신호(RAP_FLAG)는 논리레벨이 천이하거나 기설정된 펄스폭으로 발생되는 펄스를 포함하는 방식으로 인에이블될 수 있다. 오토프리차지플래그신호생성회로(3)는 라이트버스트동작이 종료된 후 제1 라이트제어클럭(WCNT1)이 토글링하는 경우 오토프리차지개시신호(APSTR)에 의해 라이트오토프리차지플래그신호(WAP_FLAG)를 생성할 수 있다. 즉, 오토프리차지플래그신호생성회로(3)는 라이트버스트동작이 종료되어 제1 라이트제어클럭(WCNT1)이 토글링되는 상태에서 인에이블된 오토프리차지개시신호(APSTR)에 의해 인에이블되는 라이트오토프리차지플래그신호(WAP_FLAG)를 생성할 수 있다. 라이트오토프리차지플래그신호(WAP_FLAG)는 논리레벨이 천이하거나 기설정된 펄스폭으로 발생되는 펄스를 포함하는 방식으로 인에이블될 수 있다.
뱅크어드레스래치회로(4)는 제1 및 제2 리드입력제어신호(RPIN<1:2>), 제1 및 제2 리드출력제어신호(RPOUT<1:2>), 제1 내지 제3 라이트입력제어신호(WPIN<1:3>) 및 제1 내지 제3 라이트출력제어신호(WPOUT<1:3>)에 응답하여 제1 및 제2 뱅크어드레스(BA<1:2>)를 래치하여 제1 및 제2 래치뱅크어드레스(LBA<1:2>)를 생성할 수 있다. 뱅크어드레스래치회로(4)는 리드동작이 수행되는 경우 제1 및 제2 리드입력제어신호(RPIN<1:2>)에 응답하여 제1 및 제2 뱅크어드레스(BA<1:2>)를 래치하고, 제1 및 제2 리드출력제어신호(RPOUT<1:2>)에 응답하여 래치된 제1 및 제2 뱅크어드레스(BA<1:2>)를 제1 및 제2 래치뱅크어드레스(LBA<1:2>)로 출력할 수 있다. 뱅크어드레스래치회로(4)는 라이트동작이 수행되는 경우 제1 내지 제3 라이트입력제어신호(WPIN<1:3>)에 응답하여 제1 및 제2 뱅크어드레스(BA<1:2>)를 래치하고, 제1 내지 제3 라이트출력제어신호(WPOUT<1:3>)에 응답하여 래치된 제1 및 제2 뱅크어드레스(BA<1:2>)를 제1 및 제2 래치뱅크어드레스(LBA<1:2>)로 출력할 수 있다.
리드파이프래치회로(5)는 제1 및 제2 리드입력제어신호(RPIN<1:2>) 및 제1 및 제2 리드출력제어신호(RPOUT<1:2>)에 응답하여 리드오토프리차지플래그신호(RAP_FLAG)를 래치하여 리드오토프리차지래치신호(RAP_LAT)를 생성할 수 있다. 리드파이프래치회로(5)는 제1 및 제2 리드입력제어신호(RPIN<1:2>)에 응답하여 리드오토프리차지플래그신호(RAP_FLAG)를 래치하고, 제1 및 제2 리드출력제어신호(RPOUT<1:2>)에 응답하여 래치된 리드오토프리차지플래그신호(RAP_FLAG)를 리드오토프리차지래치신호(RAP_LAT)로 출력할 수 있다.
라이트파이프래치회로(6)는 제1 내지 제3 라이트입력제어신호(WPIN<1:3>) 및 제1 내지 제3 라이트출력제어신호(WPOUT<1:3>)에 응답하여 라이트오토프리차지플래그신호(WAP_FLAG)를 래치하여 라이트오토프리차지래치신호(WAP_LAT)를 생성할 수 있다. 라이트파이프래치회로(6)는 제1 내지 제3 라이트입력제어신호(WPIN<1:3>)에 응답하여 라이트오토프리차지플래그신호(WAP_FLAG)를 래치하고, 제1 내지 제3 라이트출력제어신호(WPOUT<1:3>)에 응답하여 래치된 라이트오토프리차지플래그신호(WAP_FLAG)를 라이트오토프리차지래치신호(WAP_LAT)로 출력할 수 있다.
뱅크디코더(7)는 제1 및 제2 래치뱅크어드레스(LBA<1:2>)를 디코딩하여 제1 내지 제4 뱅크디코딩신호(BDEC<1:4>)를 생성할 수 있다. 뱅크디코더(7)는 제1 및 제2 래치뱅크어드레스(LBA<1:2>)의 논리레벨조합에 따라 선택적으로 인에이블되는 제1 내지 제4 뱅크디코딩신호(BDEC<1:4>)를 생성할 수 있다. 예를 들어, 뱅크디코더(7)는 제1 및 제2 래치뱅크어드레스(LBA<1:2>)의 논리레벨조합이 'L,L'인 경우 제1 뱅크디코딩신호(BDEC<1>)만 로직하이레벨로 인에이블되도록 설정할 수 있고, 제1 및 제2 래치뱅크어드레스(LBA<1:2>)의 논리레벨조합이 'L,H'인 경우 제2 뱅크디코딩신호(BDEC<2>)만 로직하이레벨로 인에이블되도록 설정할 수 있다. 제1 및 제2 래치뱅크어드레스(LBA<1:2>)의 논리레벨조합이 'L,H'인 것은 제1 래치뱅크어드레스(LBA<1>)가 로직하이레벨이고, 제2 래치뱅크어드레스(LBA<2>)가 로직로우레벨인 것으로 정의할 수 있다. 반도체장치가 4개의 뱅크를 포함하고 있는 경우를 가정할 때 제1 뱅크(미도시)에 대한 리드동작 또는 라이트동작이 수행되어 제1 뱅크가 액티브될 때 제1 뱅크디코딩신호(BDEC<1>)가 인에이블되고, 제2 뱅크(미도시)가 액티브될 때 제2 뱅크디코딩신호(BDEC<2>)가 인에이블되도록 설정될 수 있다.
오토프리차지신호생성회로(8)는 제1 내지 제4 뱅크디코딩신호(BDEC<1:4>) 및 제1 내지 제4 라스타임신호(tRAS<1:4>)에 응답하여 리드오토프리차지래치신호(RAP_LAT) 및 라이트오토프리차지래치신호(WAP_LAT)로부터 제1 내지 제4 오토프리차지신호(APCGP<1:4>)를 생성할 수 있다. 제1 내지 제4 라스타임신호(tRAS<1:4>)는 각 뱅크 별 액티브동작에 필요한 최소한의 라스타임(tRAS)이 경과된 후 인에이블되는 신호일 수 있다. 예를 들어, 제1 라스타임신호(tRAS<1>)는 제1 뱅크에서 액티브동작에 필요한 최소한의 라스타임(tRAS)이 경과된 후 인에이블되고, 제2 라스타임신호(tRAS<2>)는 제2 뱅크에서 액티브동작에 필요한 최소한의 라스타임(tRAS)이 경과된 후 인에이블될 수 있다. 오토프리차지신호생성회로(8)는 제1 뱅크에 대한 오토프리차지동작을 수반한 리드동작이 수행되는 경우 제1 뱅크디코딩신호(BDEC<1>) 및 제1 라스타임신호(tRAS<1>)가 인에이블된 상태에서 인에이블된 리드오토프리차지래치신호(RAP_LAT)에 의해 제1 오토프리차지신호(APCGP<1>)를 생성할 수 있다.
도 2를 참고하면 리드입출력제어신호생성회로(1)는 리드입력제어신호생성회로(11), 리드제어신호시프팅부(12) 및 리드출력제어신호생성회로(13)를 포함할 수 있다.
리드입력제어신호생성회로(11)는 제1 리드제어클럭(RCNT1)에 동기하여 순차적으로 인에이블되는 제1 및 제2 리드입력제어신호(RPIN<1:2>)를 생성할 수 있다. 좀 더 구체적으로, 리드입력제어신호생성회로(11)는 리드버스트동작이 종료된 후 토글링하는 제1 리드제어클럭(RCNT1)에 동기하여 인에이블되는 제1 리드입력제어신호(RPIN<1>)를 생성한 후 인에이블되는 제2 리드입력제어신호(RPIN<2>)를 생성할 수 있다. 제1 및 제2 리드입력제어신호(RPIN<1:2>)가 인에이블되는 경우 기설정된 펄스폭을 갖는 펄스가 생성되도록 설정될 수 있다.
리드제어신호시프팅부(12)는 제1 리드제어클럭(RCNT1)을 제1 내지 제M 리드시프팅제어신호(RTP<1:M>)에 의해 설정된 구간만큼 시프팅하여 제2 리드제어클럭(RCNT2)을 생성할 수 있다. 예를 들어, 리드투프리차지타임이 2tCK(동작클럭의 2주기 구간)로 설정된 경우 인에이블되는 제2 리드시프팅제어신호(RTP<2>)에 의해 제1 리드제어클럭(RCNT1)을 동작클럭의 2주기 구간만큼 시프팅하여 제2 리드제어클럭(RCNT2)을 생성할 수 있다.
리드출력제어신호생성회로(13)는 제2 리드제어클럭(RCNT2)에 동기하여 순차적으로 인에이블되는 제1 및 제2 리드출력제어신호(RPOUT<1:2>)를 생성할 수 있다. 좀 더 구체적으로, 리드출력제어신호생성회로(13)는 리드버스트동작이 종료되고 리드투프리차지타임이 경과된 후 토글링하는 제2 리드제어클럭(RCNT2)에 동기하여 인에이블되는 제1 리드출력제어신호(RPOUT<1>)를 생성한 후 인에이블되는 제2 리드출력제어신호(RPOUT<2>)를 생성할 수 있다. 제1 및 제2 리드출력제어신호(RPOUT<1:2>)가 인에이블되는 경우 기설정된 펄스폭을 갖는 펄스가 생성되도록 설정될 수 있다.
도 3을 참고하면 라이트입출력제어신호생성회로(2)는 라이트입력제어신호생성회로(21), 라이트제어신호시프팅부(22) 및 라이트출력제어신호생성회로(23)를 포함할 수 있다.
라이트입력제어신호생성회로(21)는 제1 라이트제어클럭(WCNT1)에 동기하여 순차적으로 인에이블되는 제1 내지 제3 라이트입력제어신호(WPIN<1:3>)를 생성할 수 있다. 좀 더 구체적으로, 라이트입력제어신호생성회로(21)는 라이트버스트동작이 종료된 후 토글링하는 제1 라이트제어클럭(WCNT1)에 동기하여 인에이블되는 제1 라이트입력제어신호(WPIN<1>)를 생성한 후 인에이블되는 제2 라이트입력제어신호(WPIN<2>)를 생성할 수 있다. 제1 및 제2 라이트입력제어신호(WPIN<1:2>)가 인에이블되는 경우 기설정된 펄스폭을 갖는 펄스가 생성되도록 설정될 수 있다.
라이트제어신호시프팅부(22)는 제1 라이트제어클럭(WCNT1)을 제1 내지 제N 라이트시프팅제어신호(WR<1:N>)에 의해 설정된 구간만큼 시프팅하여 제2 라이트제어클럭(WCNT2)을 생성할 수 있다. 예를 들어, 라이트리커버리타임이 3tCK(동작클럭의 3주기 구간)로 설정된 경우 인에이블되는 제3 라이트시프팅제어신호(WR<3>)에 의해 제1 라이트제어클럭(WCNT1)을 동작클럭의 3주기 구간만큼 시프팅하여 제2 라이트제어클럭(WCNT2)을 생성할 수 있다.
라이트출력제어신호생성회로(23)는 제2 라이트제어클럭(WCNT2)에 동기하여 순차적으로 인에이블되는 제1 내지 제3 라이트출력제어신호(WPOUT<1:3>)를 생성할 수 있다. 좀 더 구체적으로, 라이트출력제어신호생성회로(23)는 라이트버스트동작이 종료되고 라이트리커버리타임이 경과된 후 토글링하는 제2 라이트제어클럭(WCNT2)에 동기하여 인에이블되는 제1 라이트출력제어신호(WPOUT<1>)를 생성한 후 인에이블되는 제2 라이트출력제어신호(WPOUT<2>)를 생성할 수 있다. 제1 및 제2 라이트출력제어신호(WPOUT<1:2>)가 인에이블되는 경우 기설정된 펄스폭을 갖는 펄스가 생성되도록 설정될 수 있다.
도 4를 참고하면 리드파이프래치회로(5)는 제1 리드파이프래치(51) 및 제2 리드파이프래치(52)를 포함할 수 있다.
제1 리드파이프래치(51)는 제1 리드입력제어신호(RPIN<1>)에 응답하여 리드오토프리차지플래그신호(RAP_FLAG)를 래치하고, 제1 리드출력제어신호(RPOUT<1>)에 응답하여 래치된 리드오토프리차지플래그신호(RAP_FLAG)를 리드오토프리차지래치신호(RAP_LAT)로 출력할 수 있다.
제2 리드파이프래치(52)는 제2 리드입력제어신호(RPIN<2>)에 응답하여 리드오토프리차지플래그신호(RAP_FLAG)를 래치하고, 제2 리드출력제어신호(RPOUT<2>)에 응답하여 래치된 리드오토프리차지플래그신호(RAP_FLAG)를 리드오토프리차지래치신호(RAP_LAT)로 출력할 수 있다.
도 5를 참고하면 라이트파이프래치회로(6)는 제1 라이트파이프래치(61), 제2 라이트파이프래치(62) 및 제3 라이트파이프래치(63)를 포함할 수 있다.
제1 라이트파이프래치(61)는 제1 라이트입력제어신호(WPIN<1>)에 응답하여 라이트오토프리차지플래그신호(WAP_FLAG)를 래치하고, 제1 라이트출력제어신호(WPOUT<1>)에 응답하여 래치된 라이트오토프리차지플래그신호(WAP_FLAG)를 라이트오토프리차지래치신호(WAP_LAT)로 출력할 수 있다.
제2 라이트파이프래치(62)는 제2 라이트입력제어신호(WPIN<2>)에 응답하여 라이트오토프리차지플래그신호(WAP_FLAG)를 래치하고, 제2 라이트출력제어신호(WPOUT<2>)에 응답하여 래치된 라이트오토프리차지플래그신호(WAP_FLAG)를 라이트오토프리차지래치신호(WAP_LAT)로 출력할 수 있다.
제3 라이트파이프래치(63)는 제3 라이트입력제어신호(WPIN<3>)에 응답하여 라이트오토프리차지플래그신호(WAP_FLAG)를 래치하고, 제3 라이트출력제어신호(WPOUT<3>)에 응답하여 래치된 라이트오토프리차지플래그신호(WAP_FLAG)를 라이트오토프리차지래치신호(WAP_LAT)로 출력할 수 있다.
이상 살펴본 바와 같이 구성된 반도체장치의 동작을 살펴보되, 오토프리차지동작을 수반한 리드동작이 수행되는 경우와 오토프리차지동작을 수반한 라이트동작이 수행되는 경우를 나누어 살펴보면 다음과 같다.
제1 뱅크에 대한 오토프리차지동작을 수반한 리드동작이 수행되는 경우 제1 뱅크에 대한 리드동작이 수행된 후 오토프리차지동작을 위해 인에이블된 오토프리차지개시신호(APSTR)로부터 인에이블된 리드오토프리차지플래그신호(RAP_FLAG)가 생성된다. 리드오토프리차지플래그신호(RAP_FLAG)는 제1 및 제2 리드입력제어신호(RPIN<1:2>)에 동기하여 리드파이프래치회로(5)에 래치되고, 제1 및 제2 리드출력제어신호(RPOUT<1:2>)에 동기하여 리드오토프리차지래치신호(RAP_LAT)로 출력된다. 제1 및 제2 뱅크어드레스(BA<1:2>)는 뱅크어드레스래치회로(4)에 래치된 후 뱅크디코더(7)를 통해 디코딩된다. 제1 뱅크에 대한 리드동작이 수행된 경우 제1 뱅크디코딩신호(BDEC<1>)가 인에이블된다. 제1 뱅크에서 액티브동작에 필요한 최소한의 라스타임(tRAS)이 경과된 후 제1 라스타임신호(tRAS<1>)가 인에이블되면 리드오토프리차지래치신호(RAP_LAT)로부터 제1 뱅크에 대한 오토프리차지동작을 위해 인에이블된 제1 오토프리차지신호(APCGP<1>)가 생성된다.
제2 뱅크에 대한 오토프리차지동작을 수반한 라이트동작이 수행되는 경우 제2 뱅크에 대한 라이트동작이 수행된 후 오토프리차지동작을 위해 인에이블된 오토프리차지개시신호(APSTR)로부터 인에이블된 라이트오토프리차지플래그신호(WAP_FLAG)가 생성된다. 라이트오토프리차지플래그신호(WAP_FLAG)는 제1 내지 제3 라이트입력제어신호(WPIN<1:3>)에 동기하여 라이트파이프래치회로(6)에 래치되고, 제1 내지 제3 라이트출력제어신호(WPOUT<1:3>)에 동기하여 라이트오토프리차지래치신호(WAP_LAT)로 출력된다. 제1 및 제2 뱅크어드레스(BA<1:2>)는 뱅크어드레스래치회로(4)에 래치된 후 뱅크디코더(7)를 통해 디코딩된다. 제2 뱅크에 대한 라이트동작이 수행된 경우 제2 뱅크디코딩신호(BDEC<2>)가 인에이블된다. 제2 뱅크에서 액티브동작에 필요한 최소한의 라스타임(tRAS)이 경과된 후 제2 라스타임신호(tRAS<2>)가 인에이블되면 라이트오토프리차지래치신호(WAP_LAT)로부터 제2 뱅크에 대한 오토프리차지동작을 위해 인에이블된 제2 오토프리차지신호(APCGP<2>)가 생성된다.
이상 살펴본 바와 같이, 본 실시예에 따른 반도체장치는 오토프리차지동작을 수반한 리드동작 또는 오토프리차지동작을 수반한 라이트동작이 수행되는 경우 오토프리차지동작을 위한 리드오토프리차지플래그신호(RAP_FLAG) 및 라이트오토프리차지플래그신호(WAP_FLAG)를 제1 및 제2 뱅크어드레스(BA<1:2>)와 별도로 구비된 래치회로에 래치한다. 따라서, 뱅크별로 오토프리차지동작을 위한 리드오토프리차지플래그신호(RAP_FLAG) 및 라이트오토프리차지플래그신호(WAP_FLAG)를 따로 저장할 필요가 없어 오토프리차지신호를 생성하는 회로의 레이아웃 면적을 감소시킬 수 있다.
앞서, 도 1에서 살펴본 반도체장치는 메모리시스템, 그래픽시스템, 컴퓨팅시스템 및 모바일시스템 등을 포함하는 전자시스템에 적용될 수 있다. 예를 들어, 도 6을 참고하면 본 발명의 일 실시예에 따른 전자시스템(1000)은 데이터저장부(1001), 메모리컨트롤러(1002), 버퍼메모리(1003) 및 입출력인터페이스(1004)를 포함할 수 있다.
데이터저장부(1001)는 메모리컨트롤러(1002)로부터의 제어신호에 따라 메모리컨트롤러(1002)로부터 인가되는 데이터를 저장하고 저장된 데이터를 판독하여 메모리컨트롤러(1002)에 출력한다. 데이터저장부(1001)는 도 1에 도시된 반도체장치를 포함할 수 있다. 한편, 데이터저장부(1001)는 전원이 차단되어도 데이터를 잃지 않고 계속 저장할 수 있는 비휘발성 메모리를 포함할 수 있다. 비휘발성 메모리는 플래쉬 메모리(Nor Flash Memory, NAND Flash Memory), 상변환 메모리(Phase Change Random Access Memory; PRAM), 저항 메모리(Resistive Random Access Memory;RRAM), 스핀 주입자화반전 메모리(Spin Transfer Torque Random Access Memory; STTRAM), 자기메모리(Magnetic Random Access Memory; MRAM)로 구현될 수 있다.
메모리컨트롤러(1002)는 입출력인터페이스(1004)를 통해 외부기기(호스트 장치)로부터 인가되는 명령어를 디코딩하고 디코딩된 결과에 따라 데이터저장부(1001) 및 버퍼메모리(1003)에 대한 데이터 입출력을 제어한다. 도 6에서는 메모리컨트롤러(1002)가 하나의 블록으로 표시되었으나, 메모리컨트롤러(1002)는 데이터저장부(1001)를 제어하기 위한 컨트롤러와 휘발성 메모리인 버퍼메모리(1003)를 제어하기 위한 컨트롤러가 독립적으로 구성될 수 있다.
버퍼메모리(1003)는 메모리컨트롤러(1002)에서 처리할 데이터 즉 데이터저장부(1001)에 입출력되는 데이터를 임시적으로 저장할 수 있다. 버퍼메모리(1003)는 제어신호에 따라 메모리컨트롤러(1002)에서 인가되는 데이터(DATA)를 저장할 수 있다. 버퍼메모리(1003)는 저장된 데이터를 판독하여 메모리컨트롤러(1002)에 출력한다. 버퍼메모리(1003)는 DRAM(Dynamic Random Access Memory), Moblie DRAM, SRAM(Static Random Access Memory) 등의 휘발성 메모리를 포함할 수 있다.
입출력인터페이스(1004)는 메모리컨트롤러(1002)와 외부기기(호스트) 사이의 물리적 연결을 제공하여 메모리컨트롤러(1002)가 외부기기로부터 데이터 입출력을 위한 제어신호를 수신하고 외부기기와 데이터를 교환할 수 있도록 해준다. 입출력인터페이스(1004)는 USB, MMC, PCI-E, SAS, SATA, PATA, SCSI, ESDI, 및 IDE 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 포함할 수 있다.
전자시스템(1000)은 호스트 장치의 보조 기억장치 또는 외부 저장장치로 사용될 수 있다. 전자시스템(1000)은 고상 디스크(Solid State Disk; SSD), USB 메모리(Universal Serial Bus Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등을 포함할 수 있다.
1: 리드입출력제어신호생성회로 2: 라이트입출력제어신호생성회로
3: 오토프리차지플래그신호생성회로 4: 뱅크어드레스래치회로
5: 리드파이프래치회로 6: 라이트파이프래치회로
7: 뱅크디코더 8: 오토프리차지신호생성회로
11: 리드입력제어신호생성회로 12: 리드제어신호시프팅부
13: 리드출력제어신호생성회로 21: 라이트입력제어신호생성회로
22: 라이트제어신호시프팅부 23: 라이트출력제어신호생성회로
51: 제1 리드파이프래치 52: 제2 리드파이프래치
61: 제1 라이트파이프래치 62: 제2 라이트파이프래치
63: 제3 라이트파이프래치

Claims (20)

  1. 시프팅제어신호에 응답하여 제1 제어클럭으로부터 입력제어신호 및 출력제어신호를 생성하는 입출력제어신호생성회로;
    상기 입력제어신호 및 상기 출력제어신호에 응답하여 뱅크어드레스를 래치하여 래치뱅크어드레스신호를 생성하는 뱅크어드레스래치회로;
    상기 입력제어신호 및 상기 출력제어신호에 응답하여 오토프리차지플래그신호를 래치하여 오토프리차지래치신호를 생성하는 파이프래치회로; 및
    상기 뱅크어드레스신호를 디코딩하여 생성된 뱅크디코딩신호에 응답하여 오토프리차지래치신호로부터 오토프리차지신호를 생성하는 오토프리차지신호생성회로를 포함하는 반도체장치.
  2. 제 1 항에 있어서, 상기 시프팅제어신호는 리드투프리차지타임에 따라 논리레벨조합이 설정되는 적어도 2개의 비트들을 포함하는 반도체장치.
  3. 제 1 항에 있어서, 상기 제1 제어클럭은 리드동작이 수행되고 버스트로 설정된 비트수만큼의 데이터가 모두 출력된 후 토글링하도록 설정되는 반도체장치.
  4. 제 1 항에 있어서, 상기 입출력제어신호생성회로는 상기 제1 제어클럭에 동기하여 상기 입력제어신호를 생성하고, 상기 제1 제어클럭을 상기 시프팅제어신호에 따라 기설정된 구간만큼 시프팅시켜 제2 제어클럭을 생성하며, 상기 제2 제어클럭에 동기하여 상기 출력제어신호를 생성하는 반도체장치.
  5. 제 1 항에 있어서, 상기 뱅크어드레스래치회로는 상기 입력제어신호에 응답하여 상기 뱅크어드레스를 래치하고, 상기 출력제어신호에 응답하여 상기 래치된 뱅크어드레스를 상기 래치뱅크어드레스신호로 출력하는 반도체장치.
  6. 제 1 항에 있어서, 상기 파이프래치회로는 상기 입력제어신호에 응답하여 상기 오토프리차지플래그신호를 래치하고, 상기 출력제어신호에 응답하여 상기 래치된 오토프리차지플래그신호를 상기 오토프리차지래치신호로 출력하는 반도체장치.
  7. 제 1 항에 있어서, 상기 오토프리차지신호생성회로는 리드동작이 수행되는 뱅크에 대한 최소한의 라스타임이 경과된 후 상기 오토프리차지래치신호로부터 상기 오토프리차지신호를 생성하는 반도체장치.
  8. 제 1 항에 있어서, 상기 시프팅제어신호는 라이트리커버리타임에 따라 논리레벨조합이 설정되는 적어도 2개의 비트들을 포함하는 반도체장치.
  9. 제 1 항에 있어서, 상기 제1 제어클럭은 라이트동작이 수행되고 버스트로 설정된 비트수만큼의 데이터가 모두 입력된 후 토글링하도록 설정되는 반도체장치.
  10. 제 1 항에 있어서, 상기 입출력제어신호생성회로는 제1 제어클럭에 동기하여 상기 입력제어신호를 생성하고, 상기 제1 제어클럭을 상기 시프팅제어신호에 따라 기설정된 구간만큼 시프팅시켜 제2 제어클럭을 생성하며, 상기 제2 제어클럭에 동기하여 상기 출력제어신호를 생성하는 반도체장치.
  11. 제 1 항에 있어서, 상기 뱅크어드레스래치회로는 상기 입력제어신호에 응답하여 상기 뱅크어드레스를 래치하고, 상기 출력제어신호에 응답하여 상기 래치된 뱅크어드레스를 상기 래치뱅크어드레스신호로 출력하는 반도체장치.
  12. 제 1 항에 있어서, 상기 파이프래치회로는 상기 입력제어신호에 응답하여 상기 오토프리차지플래그신호를 래치하고, 상기 출력제어신호에 응답하여 상기 래치된 오토프리차지플래그신호를 상기 오토프리차지래치신호로 출력하는 반도체장치.
  13. 제 1 항에 있어서, 상기 오토프리차지신호생성회로는 라이트동작이 수행되는 뱅크에 대한 최소한의 라스타임이 경과된 후 상기 오토프리차지래치신호로부터 상기 오토프리차지신호를 생성하는 반도체장치.
  14. 제1 시프팅제어신호에 응답하여 제1 제어클럭으로부터 제1 입력제어신호 및 제1 출력제어신호를 생성하는 제1 입출력제어신호생성회로;
    제2 시프팅제어신호에 응답하여 제2 제어클럭으로부터 제2 입력제어신호 및 제2 출력제어신호를 생성하는 제2 입출력제어신호생성회로;
    상기 제1 입력제어신호 및 상기 제1 출력제어신호에 응답하여 뱅크어드레스를 래치하여 래치뱅크어드레스신호를 생성하는 뱅크어드레스래치회로;
    상기 제1 입력제어신호 및 상기 제1 출력제어신호에 응답하여 제1 오토프리차지플래그신호를 래치하여 제1 오토프리차지래치신호를 생성하는 제1 파이프래치회로;
    상기 제2 입력제어신호 및 상기 제2 출력제어신호에 응답하여 제2 오토프리차지플래그신호를 래치하여 제2 오토프리차지래치신호를 생성하는 제2 파이프래치회로; 및
    상기 래치뱅크어드레스신호를 디코딩하여 생성된 뱅크디코딩신호에 응답하여 상기 제1 오토프리차지래치신호 또는 상기 제2 오토프리차지래치신호로부터 오토프리차지신호를 생성하는 오토프리차지신호생성회로를 포함하는 반도체장치.
  15. 제 14 항에 있어서, 상기 제1 시프팅제어신호는 리드투프리차지타임에 따라 논리레벨조합이 설정되는 적어도 2개의 비트들을 포함하는 반도체장치.
  16. 제 14 항에 있어서, 상기 제2 시프팅제어신호는 라이트리커버리타임에 따라 논리레벨조합이 설정되는 적어도 2개의 비트들을 포함하는 반도체장치.
  17. 제 14 항에 있어서, 상기 제1 제어클럭은 리드동작이 수행되고 버스트로 설정된 비트수만큼의 데이터가 모두 출력된 후 토글링하도록 설정되고, 상기 제2 제어클럭은 라이트동작이 수행되고 버스트로 설정된 비트수만큼의 데이터가 모두 입력된 후 토글링하도록 설정되는 반도체장치.
  18. 제 14 항에 있어서, 상기 제1 입출력제어신호생성회로는 상기 제1 제어클럭에 동기하여 상기 제1 입력제어신호를 생성하고, 상기 제1 제어클럭을 상기 제1 시프팅제어신호에 따라 기설정된 구간만큼 시프팅시켜 제3 제어클럭을 생성하며, 상기 제3 제어클럭에 동기하여 상기 제1 출력제어신호를 생성하는 반도체장치.
  19. 제 14 항에 있어서, 상기 제2 입출력제어신호생성회로는 상기 제3 제어클럭에 동기하여 상기 제2 입력제어신호를 생성하고, 상기 제3 제어클럭을 상기 제2 시프팅제어신호에 따라 기설정된 구간만큼 시프팅시켜 제4 제어클럭을 생성하며, 상기 제4 제어클럭에 동기하여 상기 제2 출력제어신호를 생성하는 반도체장치.
  20. 제 15 항에 있어서, 상기 오토프리차지신호생성회로는 리드동작이 수행되는 뱅크에 대한 최소한의 라스타임이 경과된 후 상기 제1 오토프리차지래치신호로부터 상기 오토프리차지신호를 생성하고, 라이트동작이 수행되는 뱅크에 대한 최소한의 라스타임이 경과된 후 상기 제2 오토프리차지래치신호로부터 상기 오토프리차지신호를 생성하는 반도체장치.
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