CN106611609B - 半导体器件和半导体系统 - Google Patents

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Abstract

一种半导体系统可以包括第一半导体器件，被配置成输出命令、地址和数据。半导体系统可以包括第二半导体器件，被配置成在写入操作中，当数据的位中只有一位为不同的逻辑电平时转换数据的逻辑电平组合，以及响应于命令和地址来储存数据。

Description

半导体器件和半导体系统
相关申请的交叉引用
本申请要求2015年10月27日向韩国知识产权局提交的申请号为10-2015-0149657的韩国专利申请的优先权，其全部内容通过引用合并于此。
技术领域
本公开的实施例总体而言涉及一种半导体器件和半导体系统，并且更具体地，涉及通过转换其逻辑电平组合来输入和输出数据的半导体器件和半导体系统。
背景技术
通常，半导体器件包括多个存储单元。包括存储单元的半导体器件可以执行写入操作和读取操作，以将数据储存在存储单元中，以及将储存在存储单元中的数据输出至外部。可以根据来自控制器的控制来执行写入操作或者读取操作。
随着半导体系统趋向于更高的性能，被安装作为存储器的易失性存储器件(诸如DRAM)趋向于更高的操作速度和更高的集成度。因此，随着半导体工艺的发展，存储芯片的容量和操作速度正逐步地增大。随着半导体工艺变得更精细，存储芯片中的存储单元的尺寸以及传送数据或内部信号所通过的线宽正逐步地减小。
以这种方式，随着设置在半导体器件中的存储单元的尺寸以及传送数据所通过的线宽减小，数据位之间的干扰增加。因此，需要致力于减小干扰现象，诸如由数据位之间的干扰所引起的码间串扰现象和通道间干扰现象。
发明内容
各种实施例针对一种半导体器件和半导体系统，其能够在数据的位中只有一位为不同的逻辑电平的情况下，转换数据的逻辑电平来写入数据，以及在读取操作中恢复数据的逻辑电平组合，由此减少数据位之间的干扰现象。
此外，各种实施例针对一种半导体器件和半导体系统，其能够在数据的位中只有一位为不同的逻辑电平的情况下，通过转换数据的逻辑电平来写入数据，以及通过恢复数据的逻辑电平组合而在读取操作中输出数据，由此减少码间串扰现象和通道间干扰现象。
在一个实施例中，半导体系统可以包括：第一半导体器件，被配置成输出命令、地址和数据；以及第二半导体器件，被配置成在写入操作中，响应于标志信号来转换数据的逻辑电平组合，以及响应于命令和地址来储存数据，所述标志信号在数据的位中只有一位为不同的逻辑电平的情况下被使能。
在一个实施例中，半导体器件可以包括：数据输入/输出块，被配置成在写入操作中，将从外部输入的数据输出至输入/输出线，以及在读取操作中将加载在输入/输出线上的内部数据作为数据而输出；以及模式控制块，被配置成响应于在数据的位中只有一位为不同的逻辑电平的情况下被使能的标志信号，通过转换数据的逻辑电平组合来将加载在输入/输出线上的数据输出至全局线，以及在读取操作中，通过恢复内部数据的逻辑电平组合来将加载在全局线上的内部数据输出至输入/输出线。
根据实施例，能够在数据的位中只有一位为不同的逻辑电平的情况下，通过转换数据的逻辑电平组合来写入数据，以及通过恢复数据的逻辑电平组合而在读取操作中输出数据，由此减小数据位之间的干扰现象。
此外，根据实施例，能够在数据的位中只有一位为不同的逻辑电平的情况下，通过转换数据的逻辑电平组合来写入数据，以及通过恢复数据的逻辑电平组合而在读取操作中输出数据，由此减小干扰现象，诸如码间串扰现象和通道间干扰现象。
附图说明
图1为图示了根据一个实施例的半导体系统的配置的示例表示的框图。
图2为图示了图1中所示的半导体系统中所包括的模式控制块的配置的示例表示的框图。
图3为图示了图2中所示的模式控制块中所包括的模式检测电路的配置的示例表示的框图。
图4为图示了图3中所示的模式检测电路中所包括的第一检测部的配置的示例表示的电路图。
图5为图示了图3中所示的模式检测电路中所包括的第二检测部的配置的示例表示的电路图。
图6为图示了图2中所示的模式控制块中所包括的模式转换电路的配置的示例表示的框图。
图7为图示了图6中所示的模式转换电路中所包括的输入转换部的配置的示例表示的示图。
图8为图示了图7中所示的输入转换部中所包括的第一转换部分的配置的示例表示的电路图。
图9为图示了图6中所示的模式转换电路中所包括的输出转换部的配置的示例表示的示图。
图10为图示了图9中所示的输出转换部中所包括的第二转换部分的配置的示例表示的电路图。
图11为图示了应用了图1至图10中所示的半导体器件和半导体系统的电子系统的配置的示例表示的示图。
具体实施方式
在下文中，将通过各种示例性实施例，参照附图来描述半导体器件和半导体系统。
参见图1，根据一个实施例的半导体系统可以包括：第一半导体器件1和第二半导体器件2。第二半导体器件2可以包括：地址发生块10、数据输入/输出块20、模式控制块30、感测放大器40、存储区50、驱动器60以及标志信号储存块70。
第一半导体器件1可以输出命令CS、RAS和CAS、第一地址至第N地址ADD<1:N>、以及第一数据至第四数据DQ<1:4>。第一半导体器件1可以接收第一数据至第四数据DQ<1:4>。命令CS、RAS和CAS可以经由传送地址、命令和数据中的至少一种的线来传送。此外，命令CS、RAS和CAS可以经由一个线而依次传送。命令CS可以被设定为用于选择执行数据输入/输出的半导体器件的命令或信号。命令RAS可以被设定为用于选通用于半导体器件的存储器的行路径的地址的命令或信号。命令CAS可以被设定为用于选通用于半导体器件的存储器的列路径的地址的命令或信号。第一地址至第N地址ADD<1:N>以及第一数据至第四数据DQ<1:4>的位数目可以根据实施例而设定成不同。
第一半导体器件1可以被实现为用于控制第二半导体器件2的操作的控制器或者用于测试第二半导体器件2的测试设备。第一半导体器件1可以根据命令CS、RAS和CAS以及第一地址至第N地址ADD<1:N>来控制第二半导体器件2输入/输出第一数据至第四数据DQ<1:4>的操作。
地址发生块10可以对命令CS、RAS和CAS以及第一地址至第N地址ADD<1:N>解码，以及可以产生第一行地址至第M行地址RAD<1:M>以及第一列地址至第K列地址CAD<1:K>。在命令CS和命令RAS输入的情况下，地址发生块10可以将第一地址至第N地址ADD<1:N>解码，以及产生第一行地址至第M行地址RAD<1:M>。在命令CS和命令CAS输入的情况下，地址发生块10可以将第一地址至第N地址ADD<1:N>解码，以及产生第一列地址至第K列地址CAD<1:K>。
在写入操作中，数据输入/输出块20可以输入有第一数据至第四数据DQ<1:4>，以及将它们输出至第一输入/输出线至第四输入/输出线IO<1:4>。在读取操作中，数据输入/输出块20可以将加载在第一输入/输出线至第四输入/输出线IO<1:4>上的第一内部数据至第四内部数据ID<1:4>作为第一数据至第四数据DQ<1:4>输出。输入/输出第一数据至第四数据DQ<1:4>的第一输入/输出线至第四输入/输出线IO<1:4>可以被设定成与数据的位的数目相对应的各种数目，并且第一数据至第四数据DQ<1:4>可以经由第一输入/输出线至第四输入/输出线IO<1:4>中的任意一个来串行地输入/输出。
在写入操作中，模式控制块30可以响应于标志信号FLAG(参见图2)来转换第一数据至第四数据DQ<1:4>的逻辑电平组合，以及将第一数据至第四数据DQ<1:4>的转换后的逻辑电平组合输出至第一全局线至第四全局线GIO<1:4>，所述标志信号FLAG在加载在第一输入/输出线至第四输入/输出线IO<1:4>上的第一数据至第四数据DQ<1:4>的位中的只有一位不同的情况下被使能。在写入操作中，模式控制块30可以响应于被禁止的标志信号FLAG而不转换第一数据至第四数据DQ<1:4>的逻辑电平组合，以及将第一数据至第四数据DQ<1:4>的未转换的逻辑电平组合输出至第一全局线至第四全局线GIO<1:4>。在读取操作中，模式控制块30可以响应于加载在标志线FIO上的内部标志信号IFL来转换加载在第一全局线至第四全局线GIO<1:4>上的第一内部数据至第四内部数据ID<1:4>的逻辑电平组合，以及将第一内部数据至第四内部数据ID<1:4>的转换后的逻辑电平组合输出至第一输入/输出线至第四输入/输出线IO<1:4>。在写入操作中，模式控制块30可以响应于加载在标志线FIO上的内部标志信号IFL而不转换第一内部数据至第四内部数据ID<1:4>的逻辑电平组合，以及将第一内部数据至第四内部数据ID<1:4>的未转换的逻辑电平组合输出至第一输入/输出线至第四输入/输出线IO<1:4>。
在写入操作中，感测放大器40可以根据第一行地址至第M行地址RAD<1:M>和第一列地址至第K列地址CAD<1:K>，响应于加载在第一全局线至第四全局线GIO<1:4>上的第一数据至第四数据DQ<1:4>来产生第一内部数据至第四内部数据ID<1:4>。在读取操作中，感测放大器40可以根据第一行地址至第M行地址RAD<1:M>和第一列地址至第K列地址CAD<1:K>，来将第一内部数据至第四内部数据ID<1:4>输出至第一全局线至第四全局线GIO<1:4>。感测放大器40可以被实现为包括多个感测放大器，它们根据第一行地址至第M行地址RAD<1:M>和第一列地址至第K列地址CAD<1:K>而被选中。
在写入操作中，存储区50可以将第一内部数据至第四内部数据ID<1:4>储存在根据第一行地址至第M行地址RAD<1:M>和第一列地址至第K列地址CAD<1:K>而被选中的存储单元中。在读取操作中，存储区50可以输出第一内部数据至第四内部数据ID<1:4>，所述第一内部数据至第四内部数据ID<1:4>被储存在根据第一行地址至第M行地址RAD<1:M>和第一列地址至第K列地址CAD<1:K>而被选中的存储单元中。
在写入操作中，驱动器60可以响应于经由标志线FIO输入的标志信号FALG来产生内部标志信号IFL。在读取操作中，驱动器60可以将内部标志信号IFL输出至标志线FIO。
在写入操作中，标志信号储存块70可以储存内部标志信号IFL。在读取操作中，标志信号储存块70可以输出储存的内部标志信号IFL。根据实施例，与存储区40或者包括多个熔丝的熔丝阵列相同，标志信号储存块70可以实现为存储单元阵列。
结果，在写入操作中，第二半导体器件2可以响应于标志信号FLAG而通过转换第一数据至第四数据DQ<1:4>的逻辑电平组合来储存第一数据至第四数据DQ<1:4>，所述标志信号FLAG在第一数据至第四数据DQ<1:4>的位中的只有一位不同的情况下被使能。在写入操作中，第二半导体器件2可以响应于被禁止的标志信号FLAG而通过不转换第一数据至第四数据DQ<1:4>的逻辑电平组合来储存第一数据至第四数据DQ<1:4>。在读取操作中，第二半导体器件2可以响应于被使能的内部标志信号IFL而通过转换第一内部数据至第四内部数据ID<1:4>的逻辑电平组合来输出第一数据至第四数据DQ<1:4>。在读取操作中，第二半导体器件2可以响应于被禁止的内部标志信号IFL而通过不转换第一内部数据至第四内部数据ID<1:4>的逻辑电平组合来输出第一数据至第四数据DQ<1:4>。
参见图2，根据一个实施例的模式控制块30可以包括模式检测电路31和模式转换电路32。
模式检测电路31可以检测加载在第一输入/输出线至第四输入/输出线IO<1:4>上的第一数据至第四数据DQ<1:4>的逻辑电平组合，以及产生在第一数据至第四数据DQ<1:4>的位中的只有一位为不同电平的情况下被使能的标志信号FLAG。模式检测电路31可以将标志信号FLAG输出至标志线FIO。
在写入操作中，模式转换电路32可以响应于标志信号FLAG，来转换加载在第一输入/输出线至第四输入/输出线IO<1:4>上的第一数据至第四数据DQ<1:4>的逻辑电平组合，以及将第一数据至第四数据DQ<1:4>的转换后的逻辑电平组合输出至第一全局线至第四全局线GIO<1:4>。在写入操作中，模式转换电路32可以响应于标志信号FLAG，而不转换加载在第一输入/输出线至第四输入/输出线IO<1:4>上的第一数据至第四数据DQ<1:4>的逻辑电平组合，以及将第一数据至第四数据DQ<1:4>的未转换的逻辑电平组合输出至第一全局线至第四全局线GIO<1:4>。在读取操作中，模式转换电路32可以响应于加载在标志线FIO上的内部标志信号IFL来转换加载在第一全局线至第四全局线GIO<1:4>上的第一内部数据至第四内部数据ID<1:4>的逻辑电平组合，以及将第一内部数据至第四内部数据ID<1:4>的转换后的逻辑电平组合输出至第一输入/输出线至第四输入/输出线IO<1:4>。在读取操作中，模式转换电路32可以响应于加载在标志线FIO上的内部标志信号IFL，而不转换加载在第一全局线至第四全局线GIO<1:4>上的第一内部数据至第四内部数据ID<1:4>的逻辑电平组合，以及将第一内部数据至第四内部数据ID<1:4>的未转换的逻辑电平组合输出至第一输入/输出线至第四输入/输出线IO<1:4>。
参见图3，根据一个实施例的模式检测电路31可以包括：第一检测部311、第二检测部312和标志信号发生部313。
在加载在第一输入/输出线至第四输入/输出线IO<1:4>上的第一数据至第四数据DQ<1:4>的位中只有一位为第一逻辑电平(逻辑低电平)的情况下，第一检测部311可以产生被使能的第一预标志信号PFL<1>。
在加载在第一输入/输出线至第四输入/输出线IO<1:4>上的第一数据至第四数据DQ<1:4>的位中只有一位为第二逻辑电平(逻辑高电平)的情况下，第二检测部312可以产生被使能的第二预标志信号PFL<2>。
在第一预标志信号PFL<1>和第二预标志信号PFL<2>中的任意一个被使能的情况下，标志信号发生部313可以产生被使能的标志信号FLAG。标志信号发生部313可以将标志信号FLAG输出至标志线FIO。
参见图4，根据一个实施例的第一检测部311可以包括第一逻辑部分3111至第五逻辑部分3115。
在第一输入/输出线至第四输入/输出线IO<1:4>之中，仅加载在第一输入/输出线IO<1>上的第一数据DQ<1>为第一逻辑电平(逻辑低电平)的情况下，第一逻辑部分3111可以产生被使能至逻辑高电平的第一检测信号DET<1>。
在第一输入/输出线至第四输入/输出线IO<1:4>之中，仅加载在第二输入/输出线IO<2>上的第二数据DQ<2>为第一逻辑电平(逻辑低电平)的情况下，第二逻辑部分3112可以产生被使能至逻辑高电平的第二检测信号DET<2>。
在第一输入/输出线至第四输入/输出线IO<1:4>之中，仅加载在第三输入/输出线IO<3>上的第三数据DQ<3>为第一逻辑电平(逻辑低电平)的情况下，第三逻辑部分3113可以产生被使能至逻辑高电平的第三检测信号DET<3>。
在第一输入/输出线至第四输入/输出线IO<1:4>之中，仅加载在第四输入/输出线IO<4>上的第四数据DQ<4>为第一逻辑电平(逻辑低电平)的情况下，第四逻辑部分3114可以产生被使能至逻辑高电平的第四检测信号DET<4>。
在第一检测信号至第四检测信号DEC<1:4>中的任意一个被产生为逻辑高电平的情况下，第五逻辑部分3115可以产生被使能至逻辑高电平的第一预标志信号PFL<1>。
参见图5，根据一个实施例的第二检测部312可以包括第六逻辑部分3121至第十逻辑部分3125。
在第一输入/输出线至第四输入/输出线IO<1:4>之中，仅加载在第一输入/输出线IO<1>上的第一数据DQ<1>为第二逻辑电平(逻辑高电平)的情况下，第六逻辑部分3121可以产生被使能至逻辑低电平的第五检测信号DET<5>，。
在第一输入/输出线至第四输入/输出线IO<1:4>之中，仅加载在第二输入/输出线IO<2>上的第二数据DQ<2>为第二逻辑电平(逻辑高电平)的情况下，第七逻辑部分3122可以产生被使能至逻辑低电平的第六检测信号DET<6>。
在第一输入/输出线至第四输入/输出线IO<1:4>之中，仅加载在第三输入/输出线IO<3>上的第三数据DQ<3>为第二逻辑电平(逻辑高电平)的情况下，第八逻辑部分3123可以产生被使能至逻辑低电平的第七检测信号DET<7>。
在第一输入/输出线至第四输入/输出线IO<1:4>之中，仅加载在第四输入/输出线IO<4>上的第四数据DQ<4>为第二逻辑电平(逻辑高电平)的情况下，第九逻辑部分3124可以产生被使能至逻辑低电平的第八检测信号DET<8>。
在第五检测信号至第八检测信号DEC<5:8>中的任意一个被产生为逻辑低电平的情况下，第十逻辑部分3125可以产生被使能至逻辑高电平的第二预标志信号PFL<2>。
参见图6，根据一个实施例的模式转换电路32可以包括输入转换部321和输出转换部322。
在写入操作中，输入转换部321可以响应于标志信号FLAG，来转换加载在第一输入/输出线至第四输入/输出线IO<1:4>上的第一数据至第四数据DQ<1:4>的逻辑电平组合，以及将第一数据至第四数据DQ<1:4>的转换后的逻辑电平组合输出至第一全局线至第四全局线GIO<1:4>。在写入操作中，输入转换部321可以响应于标志信号FLAG，而不转换加载在第一输入/输出线至第四输入/输出线IO<1:4>上的第一数据至第四数据DQ<1:4>的逻辑电平组合，以及将第一数据至第四数据DQ<1:4>的未转换的逻辑电平组合输出至第一全局线至第四全局线GIO<1:4>。输入转换部321可以实现为在读取操作中不被驱动。
在读取操作中，输出转换部322可以响应于加载在标志线FIO上的内部标志信号IFL来转换加载在第一全局线至第四全局线GIO<1:4>上的第一内部数据至第四内部数据ID<1:4>的逻辑电平组合，以及将第一内部数据至第四内部数据ID<1:4>的转换后的逻辑电平组合输出至第一输入/输出线至第四输入/输出线IO<1:4>。在读取操作中，输出转换部322可以响应于加载在标志线FIO上的内部标志信号IFL，而不转换加载在第一全局线至第四全局线GIO<1:4>上的第一内部数据至第四内部数据ID<1:4>的逻辑电平组合，以及将第一内部数据至第四内部数据ID<1:4>的未转换的逻辑电平组合输出至第一输入/输出线至第四输入/输出线IO<1:4>。输出转换部322可以实现为在写入操作中不被驱动。
参见图7，根据一个实施例的输入转换部321可以包括第一转换部分3211和第一缓冲部分3212。
第一转换部分3211可以响应于标志信号FLAG来转换加载在第一输入/输出线至第四输入/输出线IO<1:4>上的第一输入至第四数据DQ<1:4>的逻辑电平组合，以及产生第一输入数据至第四输入数据IND<1:4>。
在标志信号FLAG被禁止成逻辑低电平的情况下，第一缓冲部分3212可以缓冲加载在第一输入/输出线至第四输入/输出线IO<1:4>上的第一数据至第四数据DQ<1:4>，以及将缓冲的第一数据至第四数据DQ<1:4>输出至第一全局线至第四全局线GIO<1:4>。在标志信号FLAG被使能成逻辑高电平的情况下，第一缓冲部分3212可以缓冲第一输入数据至第四输入数据IND<1:4>，以及将缓冲的第一输入数据至第四输入数据IND<1:4>输出至第一全局线至第四全局线GIO<1:4>。
参见图8，根据一个实施例的第一转换部分3211可以包括反相器IV31以及异或门EOR31、EOR32、EOR33和EOR34。
在标志信号FLAG被使能成逻辑高电平的情况下，异或门EOR31可以反相并缓冲加载在第一输入/输出线IO<1>上的第一数据DQ<1>，以及输出第一输入数据IND<1>。在标志信号FLAG被禁止成逻辑低电平的情况下，异或门EOR31可以缓冲加载在第一输入/输出线IO<1>上的第一数据DQ<1>，以及输出第一输入数据IND<1>。
在标志信号FLAG被使能成逻辑高电平的情况下，异或门EOR32可以反相并缓冲加载在第二输入/输出线IO<2>上的第二数据DQ<2>，以及输出第二输入数据IND<2>。在标志信号FLAG被禁止成逻辑低电平的情况下，异或门EOR32可以缓冲加载在第二输入/输出线IO<2>上的第二数据DQ<2>，以及输出第二输入数据IND<2>。
在标志信号FLAG被使能成逻辑高电平的情况下，异或门EOR33可以缓冲加载在第三输入/输出线IO<3>上的第三数据DQ<3>，以及输出第三输入数据IND<3>。在标志信号FLAG被禁止成逻辑低电平的情况下，异或门EOR33可以反相并缓冲加载在第三输入/输出线IO<3>上的第三数据DQ<3>，以及输出第三输入数据IND<3>。
在标志信号FLAG被使能成逻辑高电平的情况下，异或门EOR34可以反相并缓冲加载在第四输入/输出线IO<4>上的第四数据DQ<4>，以及输出第四输入数据IND<4>。在标志信号FLAG被禁止成逻辑低电平的情况下，异或门EOR34可以缓冲加载在第四输入/输出线IO<4>上的第四数据DQ<4>，以及输出第四输入数据IND<4>。
例如，在标志信号FLAG被使能的情况下，第一转换部分3211可以通过将第一数据至第四数据DQ<1:4>中的第一数据DQ<1>、第二数据DQ<2>和第四数据DQ<4>(不包括第三数据DQ<3>)的逻辑电平反相来产生第一输入数据至第四输入数据IND<1:4>。根据实施例，第一转换部分3211可以实现为通过不同地转换第一数据至第四数据DQ<1:4>的逻辑电平组合来产生第一输入数据至第四输入数据IND<1:4>。
参见图9，根据一个实施例的输出转换部322可以包括第二转换部分3221和第二缓冲部分3222。
第二转换部分3221可以响应于加载在标志线FIO上的内部标志信号IFL来转换加载第一全局线至第四全局线GIO<1:4>上的第一内部数据至第四内部数据ID<1:4>的逻辑电平组合，以及产生第一输出数据至第四输出数据OUTD<1:4>。
在内部标志信号IFL被禁止成逻辑低电平的情况下，第二缓冲部分3222可以缓冲加载在第一全局线至第四全局线GIO<1:4>上的第一内部数据至第四内部数据ID<1:4>，以及将缓冲的第一内部数据至第四内部数据ID<1:4>输出至第一输入/输出线至第四输入/输出线IO<1:4>。在内部标志信号IFL被使能成逻辑高电平的情况下，第二缓冲部分3222可以缓冲第一输出数据至第四输出数据OUTD<1:4>，以及将缓冲的第一输出数据至第四输出数据OUTD<1:4>输出至第一输入/输出线至第四输入/输出线IO<1:4>。
参见图10，根据一个实施例的第二转换部分3221可以包括反相器IV32以及异或门EOR35、EOR36、EOR37和EOR38。
在加载在标志线FIO上的内部标志信号IFL被使能成逻辑高电平的情况下，异或门EOR35可以反相并缓冲加载在第一全局线GIO<1>上的第一内部数据ID<1>，以及输出第一输出数据OUTD<1>。在内部标志信号IFL被禁止成逻辑低电平的情况下，异或门EOR35可以缓冲加载在第一全局线GIO<1>上的第一内部数据ID<1>，以及输出第一输出数据OUTD<1>。
在加载在标志线FIO上的内部标志信号IFL被使能成逻辑高电平的情况下，异或门EOR36可以反相并缓冲加载在第二全局线GIO<2>上的第二内部数据ID<2>，以及输出第二输出数据OUTD<2>。在内部标志信号IFL被禁止成逻辑低电平的情况下，异或门EOR36可以缓冲加载在第二全局线GIO<2>上的第二内部数据ID<2>，以及输出第二输出数据OUTD<2>。
在加载在标志线FIO上的内部标志信号IFL被使能成逻辑高电平的情况下，异或门EOR37可以反相加载在第三全局线GIO<3>上的第三内部数据ID<3>，以及输出第三输出数据OUTD<3>。在内部标志信号IFL被禁止成逻辑低电平的情况下，异或门EOR37可以反相并缓冲加载在第三全局线GIO<3>上的第三内部数据ID<3>，以及输出第三输出数据OUTD<3>。
在加载在标志线FIO上的内部标志信号IFL被使能成逻辑高电平的情况下，异或门EOR38可以反相并缓冲加载在第四全局线GIO<4>上的第四内部数据ID<4>，以及输出第四输出数据OUTD<4>。在内部标志信号IFL被禁止成逻辑低电平的情况下，异或门EOR38可以缓冲加载在第四全局线GIO<4>上的第四内部数据ID<4>，以及输出第四输出数据OUTD<4>。
例如，在内部标志信号IFL被使能的情况下，第二转换部分3221可以通过反相第一内部数据至第四内部数据ID<1:4>之中的第一内部数据ID<1>、第二内部数据ID<2>和第四内部数据ID<4>(不包括第三内部数据ID<3>)的逻辑电平来产生第一输出数据至第四输出数据OUTD<1:4>。第二转换部分3221可以实现为具有与第一转换部分3211相同的配置，并且反相相同的位。
以下将通过将第一数据至第四数据DQ<1:4>的位中的第一数据DQ<1>为逻辑低电平，而第二数据至第四数据DQ<2:4>为逻辑高电平的情况作为一个示例，参照图1至图10来描述如上所述配置的根据一个实施例的半导体系统的操作。将对通过转换第一数据至第四数据DQ<1:4>的逻辑电平组合来写入第一数据至第四数据DQ<1:4>的操作以及通过恢复第一数据至第四数据DQ<1:4>的逻辑电平组合来读取第一数据至第四数据DQ<1:4>的操作进行描述。
首先，以下将描述半导体系统的写入操作。
第一半导体器件1输出命令CS、RAS和CAS、第一地址至第N地址ADD<1:N>、以及第一数据至第四数据DQ<1:4>。第一数据至第四数据DQ<1:4>中，只有第一数据DQ<1>被输出为逻辑低电平，而第二数据至第四数据DQ<2:4>被输出为逻辑高电平。
地址发生块10将命令CS、RAS和CAS以及第一地址至第N地址ADD<1:N>解码，以及产生第一行地址至第M行地址RAD<1:M>以及第一列地址至第K列地址CAD<1:K>。
数据输入/输出块20输入有第一数据至第四数据DQ<1:4>，以及将它们输出至第一输入/输出线至第四输入/输出线IO<1:4>。
由于第一数据至第四数据DQ<1:4>的位中，只有第一数据DQ<1>为逻辑低电平，所以模式检测电路31的第一检测部311产生被使能成逻辑高电平的第一预标志信号PFL<1>。
由于第一数据至第四数据DQ<1:4>的位中，只有第一数据DQ<1>为逻辑低电平，所以模式检测电路31的第二检测部312产生被禁止成逻辑低电平的第二预标志信号PFL<2>。
标志信号发生部313输入有逻辑高电平的第一预标志信号PFL<1>和逻辑低电平的第二预标志信号PFL<2>，以及产生被使能成逻辑高电平的标志信号FLAG。标志信号发生部313将标志信号FLAG输出至标志线FIO。
模式转换电路32的输入转换部321响应于逻辑高电平的标志信号FLAG，来转换加载在第一输入/输出线至第四输入/输出线IO<1:4>上的第一数据至第四数据DQ<1:4>的逻辑电平组合，以及将第一数据至第四数据DQ<1:4>的转换后的逻辑电平组合输出至第一全局线至第四全局线GIO<1:4>。第一数据至第四数据DQ<1:4>的逻辑电平组合的转换意味着：第一数据DQ<1>被转换成逻辑高电平，第二数据DQ<2>被转换成逻辑低电平，第三数据DQ<3>被转换成逻辑低电平，以及第四数据DQ<4>被转换成逻辑低电平。
感测放大器40根据第一行地址至第M行地址RAD<1:M>和第一列地址至第K列地址CAD<1:K>，将加载在第一全局线至第四全局线GIO<1:4>上的第一数据至第四数据DQ<1:4>作为第一内部数据至第四内部数据ID<1:4>输出。
存储区50将第一内部数据至第四内部数据ID<1:4>储存在根据第一行地址至第M行地址RAD<1:M>和第一列地址至第K列地址CAD<1:K>而选中的存储单元中。
驱动器60响应于经由标志线FIO输入的逻辑高电平的标志信号FLAG，来产生逻辑高电平的内部标志信号IFL。
标志信号储存块70储存内部标志信号IFL。
接着，以下将描述半导体系统的读取操作。
第一半导体器件1输出命令CS、RAS和CAS以及第一地址至第N地址ADD<1:N>。
地址发生块10将命令CS、RAS和CAS以及第一地址至第N地址ADD<1:N>解码，以及产生第一行地址至第M行地址RAD<1:M>以及第一列地址至第K列地址CAD<1:K>。
存储区50输出根据第一行地址至第M行地址RAD<1:M>和第一列地址至第K列地址CAD<1:K>而选中的存储单元的第一内部数据至第四内部数据ID<1:4>。
感测放大器40根据第一行地址至第M行地址RAD<1:M>和第一列地址至第K列地址CAD<1:K>，来将第一内部数据至第四内部数据ID<1:4>输出至第一全局线至第四全局线GIO<1:4>。
标志信号储存块70输出逻辑高电平的内部标志信号IFL。
驱动器60将内部标志信号IFL输出至标志线FIO。
模式转换电路32的输出转换部322响应于逻辑高电平的内部标志信号IFL，来转换加载在第一全局线至第四全局线GIO<1:4>上的第一内部数据至第四内部数据ID<1:4>的逻辑电平组合，以及将第一内部数据至第四内部数据ID<1:4>的转换后的逻辑电平组合输出至第一输入/输出线至第四输入/输出线IO<1:4>。第一内部数据至第四内部数据ID<1:4>的逻辑电平组合的转换意味着：第一内部数据ID<1>被转换成逻辑低电平，第二内部数据ID<2>被转换成逻辑高电平，第三内部数据ID<3>被转换成逻辑高电平，以及第四内部数据ID<4>被转换成逻辑高电平。
数据输入/输出块20将加载在第一输入/输出线至第四输入/输出线IO<1:4>上的第一内部数据至第四内部数据ID<1:4>作为第一数据至第四数据DQ<1:4>输出。第一数据至第四数据DQ<1:4>可以被输出至第一半导体器件1或者另一个外部设备。
在如上所述配置的根据实施例的半导体系统中，在数据的位中只有一位为不同的逻辑电平的情况下，可以通过转换数据的逻辑电平组合来写入数据，以及通过恢复数据的逻辑电平组合而在读取操作中输出数据，由此减小储存在存储单元中的数据位之间的干扰现象。此外，在根据实施例的半导体系统中，在数据的位中只有一位为不同的逻辑电平的情况下，可以通过转换数据的逻辑电平组合来写入数据，以及通过恢复数据的逻辑电平组合而在读取操作中输出数据，由此减小码间串扰现象和通道间干扰现象。
以上参照图1至图10所述的半导体器件和半导体系统可以应用至包括存储系统、图形系统、计算系统或者移动系统的电子系统。例如，参见图11，根据一个实施例的电子系统1000可以包括：数据储存器1001、存储器控制器1002、缓冲存储器1003以及输入/输出接口1004。
数据储存器1001根据来自存储器控制器1002的控制信号来储存从存储器控制器1002施加的数据，以及读出储存的数据以及将读出的数据输出至存储器控制器1002。数据储存器1001可以包括图1中所示的第二半导体器件2。数据储存器1001可以包括非易失性存储器，其即使在电源中断时也能不丢数据而是持续地储存数据。非易失性存储器可以实现为快闪存储器(诸如，或非型快闪存储器和与非型快闪存储器)、相变随机存取存储器(PRAM)、电阻式随机存取存储器(RRAM)、自旋转移力矩随机存取存储器(STTRAM)或磁性随机存取存储器(MRAM)。
存储器控制器1002将从外部设备(主机)经由输入/输出接口1004施加的命令解码，以及根据解码结果来控制针对数据储存器1001和缓冲存储器1003的数据的输入/输出。存储器控制器1002可以包括图1中所示的第一半导体器件1。尽管存储器控制器1002在图11中被图示为一个模块，但是在存储器控制器1002中，可以单独地配置用于控制非易失性存储器的控制器和用于控制作为易失性存储器的缓冲存储器1003的控制器。
缓冲存储器1003可以暂时地储存要在存储器控制器1002中处理的数据，即，要被输入至数据储存器1001的数据和从数据储存器1001中输出的数据。缓冲存储器1003可以根据控制信号来储存从存储器控制器1002施加的数据。缓冲器存储器1003读出储存的数据，以及将读出的数据输出至存储器控制器1002。缓冲存储器1003可以包括易失性存储器，诸如DRAM(动态随机存取存储器)、移动DRAM或者SRAM(静态随机存取存储器)。
输入/输出接口1004在存储器控制器1002与外部设备(主机)之间提供了物理耦接，使得存储器控制器1002可以从外部设备接收用于数据输入/输出的控制信号，以及与外部设备交换数据。输入/输出接口1004可以包括各种接口协议(诸如，USB、MMC、PCI-E、SAS、SATA、PATA、SCSI、ESDI和IDE)中的一种。
电子系统1000可以用作主机的辅助存储设备或者外部储存设备。电子系统1000可以包括：固态盘(SSD)、USB存储器(通用串行总线存储器)、安全数字(SD)卡、迷你安全数字(mSD)卡、微型SD卡、安全数字大容量(SDHC)卡、记忆棒卡、智能媒体(SM)卡、多媒体卡(MMC)、嵌入式MMC(eMMC)、或者紧凑型闪存(CF)卡。
尽管以上已经描述了各种实施例，但是对于本领域的技术人员将理解的是，所述的实施方案仅是示例。因此，本文中所述的半导体器件和半导体系统不应当基于所述的实施例而受到限制。

Claims (22)

1.一种半导体系统，包括：
第一半导体器件，被配置成输出命令、地址和数据；以及
第二半导体器件，被配置成在写入操作中，当所述数据的位中只有一位为不同的逻辑电平时转换所述数据的逻辑电平组合，以及响应于所述命令和所述地址来储存所述数据。
2.根据权利要求1所述的半导体系统，其中，第二半导体器件被配置成响应于标志信号来转换数据的逻辑电平组合，其中当数据的位中只有一位为不同的逻辑电平时，所述标志信号被使能。
3.根据权利要求1所述的半导体系统，其中，第二半导体器件在写入操作中，在数据的位中的两位或多个位处于相同的逻辑电平时储存数据，而不转换数据的逻辑电平组合。
4.根据权利要求2所述的半导体系统，其中，第二半导体器件在读取操作中，响应于从标志信号产生的内部标志信号，通过恢复储存数据的逻辑电平组合来输出储存的数据。
5.根据权利要求2所述的半导体系统，其中，第二半导体器件包括：
地址发生块，被配置成将命令和地址解码，以及产生行地址和列地址；
数据输入/输出块，被配置成在写入操作中将数据输出至输入/输出线，以及在读取操作中将加载在输入/输出线上的内部数据作为数据而输出；
模式控制块，被配置成在写入操作中，通过转换数据的逻辑电平组合来将加载在输入/输出线上的数据输出至全局线，或者将加载在输入/输出线上的数据输出至全局线，以及在读取操作中，通过恢复内部数据的逻辑电平组合来将加载在全局线上的内部数据输出至输入/输出线；
感测放大器，被配置成在写入操作中，根据行地址和列地址而响应于加载在全局线上的数据来产生内部数据，以及在读取操作中将内部数据输出至全局线；以及
存储区，被配置成在写入操作中，将内部数据储存在根据行地址和列地址而被选中的存储单元中，以及在读取操作中，输出储存在根据行地址和列地址而被选中的存储单元中的内部数据。
6.根据权利要求5所述的半导体系统，其中，模式控制块包括：
模式检测电路，被配置成检测加载在输入/输出线上的数据的逻辑电平组合，以及产生标志信号；以及
模式转换电路，被配置成在写入操作中，响应于标志信号，通过转换数据的逻辑电平组合来将加载在输入/输出线上的数据输出至全局线，或者将数据输出至全局线。
7.根据权利要求6所述的半导体系统，其中，模式转换电路在读取操作中，响应于从标志信号产生的内部标志信号，通过转换内部数据的逻辑电平组合来将加载在全局线上的内部数据输出至输入/输出线，或者将内部数据输出至输入/输出线。
8.根据权利要求6所述的半导体系统，其中，模式检测电路包括：
第一检测部，被配置成当加载在输入/输出线上的数据的位中只有一位为第一逻辑电平时，产生被使能的第一预标志信号；
第二检测部，被配置成当加载在输入/输出线上的数据的位中只有一位为第二逻辑电平时，产生被使能的第二预标志信号；以及
标志信号发生部，被配置成产生标志信号，在第一预标志信号和第二预标志信号中的任意一个被使能时所述标志信号被使能。
9.根据权利要求6所述的半导体系统，其中，模式转换电路包括：
输入转换部，被配置成在写入操作中，响应于标志信号，通过转换数据的逻辑电平组合来将加载在输入/输出线上的数据输出至全局线，或者将加载在输入/输出线上的数据输出至全局线；以及
输出转换部，被配置成在读取操作中，响应于加载在标志线上的内部标志信号，通过转换内部数据的逻辑电平组合来将加载在全局线上的内部数据输出至输入/输出线，或者将加载在全局线上的内部数据输出至输入/输出线。
10.根据权利要求9所述的半导体系统，其中，输入转换部包括：
第一转换部分，被配置成响应于标志信号，通过转换加载在输入/输出线上的数据的逻辑电平组合来产生输入数据；以及
第一缓冲部分，被配置成响应于标志信号，缓冲加载在输入/输出线上的数据以及将缓冲的数据输出至全局线，或者缓冲输入数据以及将缓冲的输入数据输出至全局线。
11.根据权利要求9所述的半导体系统，其中，输出转换部包括：
第二转换部分，被配置成响应于内部标志信号，通过转换加载在全局线上的内部数据的逻辑电平组合来产生输出数据；以及
第二缓冲部分，被配置成响应于内部标志信号，缓冲加载在全局线上的内部数据以及将缓冲的内部数据输出至输入/输出线，或者缓冲输出数据以及将缓冲的输出数据输出至输入/输出线。
12.根据权利要求5所述的半导体系统，还包括：
驱动器，被配置成在写入操作中，响应于加载在标志线上的标志信号来产生内部标志信号，以及在读取操作中将内部标志信号输出至标志线；以及
标志信号储存块，被配置成在写入操作中储存内部标志信号，以及在读取操作中输出内部标志信号。
13.一种半导体器件，包括：
数据输入/输出块，被配置成在写入操作中，将从外部输入的数据输出至输入/输出线，以及在读取操作中，将加载在输入/输出线上的内部数据作为数据而输出；以及
模式控制块，被配置成当数据的位中只有一位为不同的逻辑电平时，通过转换数据的逻辑电平组合来将加载在输入/输出线上的数据输出至全局线，以及在读取操作中，通过恢复内部数据的逻辑电平组合来将加载在全局线上的内部数据输出至输入/输出线。
14.根据权利要求13所述的半导体器件，其中，模式控制块被配置成响应于标志信号，通过转换数据的逻辑电平组合来将加载在输入/输出线上的数据输出至全局线，所述标志信号在数据的位中只有一位处于不同的逻辑电平时被使能。
15.根据权利要求13所述的半导体器件，其中，模式控制块在写入操作中，当数据的位中的两位或多个位处于相同的逻辑电平时，将数据输出至全局线，而不转换数据的逻辑电平组合。
16.根据权利要求14所述的半导体器件，其中，模式控制块包括：
模式检测电路，被配置成检测加载在输入/输出线上的数据的逻辑电平组合，以及产生标志信号；以及
模式转换电路，被配置成在写入操作中，响应于标志信号而通过转换数据的逻辑电平组合来将加载在输入/输出线上的数据输出至全局线，或者将数据输出至全局线。
17.根据权利要求16所述的半导体器件，其中，模式转换电路在读取操作中，响应于从标志信号产生的内部标志信号，通过转换内部数据的逻辑电平组合来将加载在全局线上的内部数据输出至输入/输出线，或者将内部数据输出至输入/输出线。
18.根据权利要求14所述的半导体器件，其中，模式检测电路包括：
第一检测部，被配置成当加载在输入/输出线上的数据的位中只有一位为第一逻辑电平时，产生被使能的第一预标志信号；
第二检测部，被配置成当加载在输入/输出线上的数据的位中只有一位为第二逻辑电平时，产生被使能的第二预标志信号；以及
标志信号发生部，被配置成产生标志信号，在第一预标志信号和第二预标志信号中的任意一个被使能时所述标志信号被使能。
19.根据权利要求14所述的半导体器件，其中，模式转换电路包括：
输入转换部，被配置成在写入操作中，响应于标志信号，通过转换数据的逻辑电平组合来将加载在输入/输出线上的数据输出至全局线，或者将加载在输入/输出线上的数据输出至全局线；以及
输出转换部，被配置成在读取操作中，响应于加载在标志线上的内部标志信号，通过转换内部数据的逻辑电平组合来将加载在全局线上的内部数据输出至输入/输出线，或者将加载在全局线上的内部数据输出至输入/输出线。
20.根据权利要求19所述的半导体器件，其中，输入转换部包括：
第一转换部分，被配置成响应于标志信号而通过转换加载在输入/输出线上的数据的逻辑电平组合来产生输入数据；以及
第一缓冲部分，被配置成响应于标志信号，缓冲加载在输入/输出线上的数据以及将缓冲的数据输出至全局线，或者缓冲输入数据以及将缓冲的输入数据输出至全局线。
21.根据权利要求19所述的半导体器件，其中，输出转换部包括：
第二转换部分，被配置成响应于内部标志信号，通过转换加载在全局线上的内部数据的逻辑电平组合来产生输出数据；以及
第二缓冲部分，被配置成响应于内部标志信号，缓冲加载在全局线上的内部数据以及将缓冲的内部数据输出至输入/输出线，或者缓冲输出数据以及将缓冲的输出数据输出至输入/输出线。
22.根据权利要求14所述的半导体器件，还包括：
感测放大器，被配置成在写入操作中，根据行地址和列地址而响应于加载在全局线上的数据来产生内部数据，以及在读取操作中将内部数据输出至全局线；
存储区，被配置成在写入操作中，将内部数据储存在根据行地址和列地址而选中的存储单元中，以及在读取操作中，输出储存在根据行地址和列地址而被选中的存储单元中的内部数据；
驱动器，被配置成在写入操作中，响应于加载在标志线上的标志信号来产生内部标志信号，以及在读取操作中将内部标志信号输出至标志线；以及
标志信号储存块，被配置成在写入操作中储存内部标志信号，以及在读取操作中输出内部标志信号。
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11276463B2 (en) 2020-06-16 2022-03-15 Micron Technology, Inc. Matching patterns in memory arrays

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2004059499A2 (en) * 2002-12-30 2004-07-15 Koninklijke Philips Electronics N.V. Memory controller and method for writing to a memory
JP5176398B2 (ja) * 2007-05-31 2013-04-03 富士通株式会社 半導体装置
WO2009082502A1 (en) * 2007-12-21 2009-07-02 Rambus Inc. Method and apparatus for calibrating write timing in a memory system
CN101931482A (zh) * 2010-09-08 2010-12-29 武汉虹信通信技术有限责任公司 一种汇聚型视频光端机时钟同步方法及系统
KR20120084180A (ko) 2011-01-19 2012-07-27 삼성전자주식회사 데이터 압축 장치, 이의 동작 방법, 및 이를 포함하는 데이터 처리 장치
KR101811630B1 (ko) * 2011-12-22 2017-12-27 에스케이하이닉스 주식회사 신호 송수신 시스템
US8854858B2 (en) * 2013-01-30 2014-10-07 Texas Instruments Incorporated Signal level conversion in nonvolatile bitcell array
JP6070315B2 (ja) 2013-03-18 2017-02-01 富士通株式会社 レジスタファイル装置および情報処理装置

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