KR102414257B1 - 전자장치 - Google Patents

전자장치 Download PDF

Info

Publication number
KR102414257B1
KR102414257B1 KR1020170091932A KR20170091932A KR102414257B1 KR 102414257 B1 KR102414257 B1 KR 102414257B1 KR 1020170091932 A KR1020170091932 A KR 1020170091932A KR 20170091932 A KR20170091932 A KR 20170091932A KR 102414257 B1 KR102414257 B1 KR 102414257B1
Authority
KR
South Korea
Prior art keywords
signal
mode
read
enabled
active
Prior art date
Application number
KR1020170091932A
Other languages
English (en)
Other versions
KR20190009938A (ko
Inventor
이요셉
Original Assignee
에스케이하이닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이하이닉스 주식회사 filed Critical 에스케이하이닉스 주식회사
Priority to KR1020170091932A priority Critical patent/KR102414257B1/ko
Priority to US15/870,566 priority patent/US10475486B2/en
Publication of KR20190009938A publication Critical patent/KR20190009938A/ko
Application granted granted Critical
Publication of KR102414257B1 publication Critical patent/KR102414257B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1006—Data managing, e.g. manipulating data before writing or reading out, data bus switches or control circuits therefor
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4096—Input/output [I/O] data management or control circuits, e.g. reading or writing circuits, I/O drivers or bit-line switches 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1015—Read-write modes for single port memories, i.e. having either a random port or a serial port
    • G11C7/1045—Read-write mode select circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/1066—Output synchronization
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/1069—I/O lines read out arrangements
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G11C7/109—Control signal input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G11C7/1093—Input synchronization
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/12—Bit line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, equalising circuits, for bit lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G11C7/222—Clock generating, synchronizing or distributing circuits within memory device
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
    • G11C2207/10—Aspects relating to interfaces of memory device to external buses
    • G11C2207/105—Aspects related to pads, pins or terminals
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
    • G11C2207/10—Aspects relating to interfaces of memory device to external buses
    • G11C2207/108—Wide data ports

Abstract

전자장치는 동작모드신호에 응답하여 모드액티브펄스 및 모드프리차지펄스를 생성하는 펄스발생기; 액티브신호 및 상기 모드액티브펄스를 합성하여 합성액티브신호를 생성하고, 프리차지신호 및 상기 모드프리차지펄스를 합성하여 합성프리차지신호를 생성하는 신호합성기; 및 셀어레이를 포함하고, 상기 합성액티브신호, 리드신호 및 상기 합성프리차지신호에 응답하여 제1 리드모드 및 제2 리드모드에서 액티브동작, 리드동작 및 프리차지동작을 수행하는 제1 저장회로를 포함한다.

Description

전자장치{ELECTRONIC DEVICE}
본 발명은 저장회로들을 구비하는 전자장치에 관한 것이다.
전자장치는 다양한 정보를 저장하기 위한 저장회로들을 구비한다. 저장회로들은 커맨드 및 어드레스뿐만아니라 다양한 제어동작을 위한 제어신호들을 저장할 수 있다. 전자장치는 다양한 동작모드에 대한 정보를 다수의 저장회로에 저장할 수 있다. 저장회로는 레지스터(register) 등의 회로로 구현될 수 있다. 전자장치에 구비된 저장회로들 중 일부 저장회로들은 모드레지스터셋(Mode Register Set) 동작에 의해 다양한 모드정보들을 저장할 수 있다.
본 발명은 다수의 저장회로들을 구비하는 전자장치를 제공한다.
이를 위해 본 발명은 동작모드신호에 응답하여 모드액티브펄스 및 모드프리차지펄스를 생성하는 펄스발생기; 액티브신호 및 상기 모드액티브펄스를 합성하여 합성액티브신호를 생성하고, 프리차지신호 및 상기 모드프리차지펄스를 합성하여 합성프리차지신호를 생성하는 신호합성기; 및 셀어레이를 포함하고, 상기 합성액티브신호, 리드신호 및 상기 합성프리차지신호에 응답하여 제1 리드모드 및 제2 리드모드에서 액티브동작, 리드동작 및 프리차지동작을 수행하는 제1 저장회로를 포함하는 전자장치를 제공한다.
또한, 본 발명은 합성액티브신호 및 리드신호에 응답하여 제1 리드모드 및 제2 리드모드에서 셀어레이에 저장된 제1 데이터를 제1 입출력라인으로 출력하는 제1 저장회로; 상기 리드신호 및 동작모드신호에 응답하여 상기 제2 리드모드에서 내부에 저장된 제2 데이터를 제2 입출력라인으로 출력하는 제2 저장회로; 및 상기 리드신호 및 상기 동작모드신호에 응답하여 상기 제1 입출력라인 또는 상기 제2 입출력라인에 실린 데이터를 출력하는 선택출력회로를 포함하는 전자장치를 제공한다.
또한, 본 발명은 리드신호에 응답하여 제1 리드모드 및 제2 리드모드에서 셀어레이에 저장된 제1 데이터를 제1 입출력라인으로 출력하는 제1 저장회로; 상기 리드신호 및 동작모드신호에 응답하여 상기 제2 리드모드에서 내부에 저장된 제2 데이터를 제2 입출력라인으로 출력하는 제2 저장회로; 및 상기 리드신호 및 상기 동작모드신호에 응답하여 상기 제1 입출력라인 또는 상기 제2 입출력라인에 실린 데이터를 출력하는 선택출력회로를 더 포함하는 전자장치를 제공한다.
본 발명에 의하면 다목적(multi purpose) 리드모드가 수행될 때 정상(normal) 리드모드에서와 마찬가지로 엑세스동작, 리드동작 및 프리차지동작 중 적어도 하나가 수행되도록 함으로써, 다목적 리드모드에서 출력되는 데이터와 정상 리드모드에서 출력되는 데이터 간의 유효윈도우(valid window) 차이를 감소시킬 수 있는 효과가 있다.
도 1은 본 발명의 일 실시예에 따른 전자장치의 구성을 도시한 블록도이다.
도 2는 도 1에 도시된 전자장치에 포함된 펄스발생기의 일 실시예에 따른 회로도이다.
도 3은 도 2에 도시된 펄스발생기의 동작을 설명하기 위한 타이밍도이다.
도 4는 도 1에 도시된 전자장치에 포함된 신호합성기의 일 실시예에 따른 회로도이다.
도 5는 도 1에 도시된 전자장치에 포함된 제1 저장회로의 일 실시예에 따른 구성을 도시한 블록도이다.
도 6은 도 1에 도시된 전자장치에 포함된 제2 저장회로의 일 실시예에 따른 구성을 도시한 블록도이다.
도 7은 도 1에 도시된 전자장치에 포함된 선택출력회로의 일 실시예에 따른 구성을 도시한 블록도이다.
도 8은 도 1에 도시된 전자장치에서 출력되는 데이터의 유효윈도우의 모습을 보여주는 도면이다.
도 9는 본 발명의 다른 실시예에 따른 전자장치의 구성을 도시한 블록도이다.
도 10은 도 1 내지 도 9에서 설명한 전자장치들중 적어도 하나가 적용된 전자시스템의 일 실시예에 따른 구성을 도시한 도면이다.
이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실시예에 의해 제한되는 것은 아니다.
도 1에 도시된 바와 같이, 본 발명의 일 실시예에 따른 전자장치는 디코더그룹(1), 펄스발생기(2), 신호합성기(3), 저장회로그룹(4) 및 선택출력회로(5)를 포함할 수 있다. 디코더그룹(1)은 제1 디코더(11) 및 제2 디코더(12)를 포함할 수 있다. 저장회로그룹(4)은 제1 저장회로(41) 및 제2 저장회로(42)를 포함할 수 있다.
제1 디코더(11)는 제어신호(CA<1:L>)에 응답하여 리드신호(RD), 액티브신호(ACT), 프리차지신호(PCG) 및 모드레지스터셋신호(MRS)를 생성할 수 있다. 제어신호(CA<1:L>)는 전자장치 외부에서 입력되는 커맨드 및 어드레스 중 적어도 하나를 포함할 수 있다. 제어신호(CA<1:L>)에 포함된 비트수(L)는 실시예에 따라서 다양하게 설정될 수 있다. 리드신호(RD)는 다목적(multi purpose) 리드모드 및 정상(normal) 리드모드에서 리드동작을 수행하기 위해 인에이블될 수 있다. 다목적(multi purpose) 리드모드는 다수의 모드들에 대한 정보를 저장하는 레지스터(도6 422)에 저장된 데이터를 출력하는 리드동작을 수행하기 위한 동작모드에 해당할 수 있다. 정상(normal) 리드모드는 셀어레이(도 5 410)에 저장된 데이터를 출력하는 리드동작을 수행하기 위한 동작모드에 해당할 수 있다. 액티브신호(ACT)는 정상 리드모드에서 셀어레이에 연결된 워드라인들을 선택적으로 활성화하는 액티브동작을 수행하기 위해 인에이블될 수 있다. 프리차지신호(PCG)는 정상 리드모드에서 프리차지동작을 수행하기 위해 인에이블될 수 있다. 모드레지스터셋신호(MRS)는 전자장치의 다양한 모드들을 실행하기 위해 필요한 정보들을 설정하는 모드레지스터셋동작을 수행하기 위해 인에이블될 수 있다. 제1 디코더(11)는 제어신호(CA<1:L>)를 디코딩하여 선택적으로 인에이블되는 리드신호(RD), 액티브신호(ACT), 프리차지신호(PCG) 및 모드레지스터셋신호(MRS)를 생성할 수 있다. 리드신호(RD), 액티브신호(ACT), 프리차지신호(PCG) 및 모드레지스터셋신호(MRS) 각각이 인에이블되는 논리레벨은 실시예에 따라서 다양하게 설정될 수 있다.
제2 디코더(12)는 모드레지스터셋신호(MRS) 및 제어신호(CA<1:L>)에 응답하여 동작모드신호(MPR)를 생성할 수 있다. 제2 디코더(12)는 모드레지스터셋동작이 수행된 후 기설정된 논리레벨조합을 갖는 제어신호(CA<1:L>)가 입력되는 경우 인에이블되는 동작모드신호(MPR)를 생성할 수 있다. 동작모드신호(MPR)를 인에이블시키는 제어신호(CA<1:L>)의 논리레벨조합은 실시예에 따라서 다양하게 설정될 수 있다. 제2 디코더(12)는 다목적(multi purpose) 리드모드에 진입하기 위해 인에이블되는 동작모드신호(MPR)를 생성할 수 있다.
펄스발생기(2)는 동작모드신호(MPR)에 응답하여 모드액티브펄스(M_ACTP) 및 모드프리차지펄스(M_PCGP)를 생성할 수 있다. 펄스발생기(2)는 동작모드신호(MPR)가 인에이블되는 시점에 동기하여 발생하는 모드액티브펄스(M_ACTP)를 생성할 수 있다. 펄스발생기(2)는 동작모드신호(MPR)가 디스에이블되는 시점에 동기하여 발생하는 모드프리차지펄스(M_PCGP)를 생성할 수 있다. 실시예에 따라서, 모드액티브펄스(M_ACTP)는 동작모드신호(MPR)가 인에이블되는 시점부터 기설정된 지연구간이 경과된 시점에서 발생될 수 있고, 모드프리차지펄스(M_PCGP)는 동작모드신호(MPR)가 디스에이블되는 시점부터 기설정된 지연구간이 경과된 시점에서 발생될 수 있다.
신호합성기(3)는 액티브신호(ACT), 프리차지신호(PCG), 모드액티브펄스(M_ACTP) 및 모드프리차지펄스(M_PCGP)로부터 합성액티브신호(S_ACT) 및 합성프리차지신호(S_PCG)를 생성할 수 있다. 신호합성기(3)는 액티브신호(ACT) 및 모드액티브펄스(M_ACTP)를 합성하여 합성액티브신호(S_ACT)를 생성할 수 있다. 신호합성기(3)는 액티브신호(ACT)가 인에이블되거나 모드액티브펄스(M_ACTP)가 발생하는 경우 인에이블되는 합성액티브신호(S_ACT)를 생성할 수 있다. 신호합성기(3)는 프리차지신호(PCG) 및 모드프리차지펄스(M_PCGP)를 합성하여 합성프리차지신호(S_PCG)를 생성할 수 있다. 신호합성기(3)는 프리차지신호(PCG) 가 인에이블되거나 모드프리차지펄스(M_PCGP) 가 발생하는 경우 인에이블되는 합성프리차지신호(S_PCG)를 생성할 수 있다.
제1 저장회로(41)는 데이터를 저장하는 셀어레이(도 5 410)를 포함할 수 있다. 제1 저장회로(41)는 합성액티브신호(S_ACT), 리드신호(RD) 및 합성프리차지신호(S_PCG)에 응답하여 액티브동작, 리드동작 및 프리차지동작을 수행할 수 있다. 제1 저장회로(41)는 합성액티브신호(S_ACT)가 인에이블되는 경우 셀어레이에 연결된 워드라인들을 선택적으로 인에이블시키는 액티브동작을 수행할 수 있다. 제1 저장회로(41)는 리드신호(RD)가 인에이블되는 경우 셀어레이에 저장된 데이터를 제1 글로벌입출력라인(GIO1)으로 출력하는 리드동작을 수행할 수 있다. 제1 저장회로(41)는 합성프리차지신호(S_PCG)가 인에이블되는 경우 프리차지동작을 수행할 수 있다.
제2 저장회로(42)는 다양한 모드들에 대한 정보들을 저장하는 레지스터(미도시)로 구현될 수 있다. 제2 저장회로(42)는 리드신호(RD) 및 동작모드신호(MPR)에 응답하여 다목적(multi purpose) 리드모드에 진입할 수 있다. 제2 저장회로(42)는 리드신호(RD) 및 동작모드신호(MPR)가 모두 인에이블되어 다목적 리드모드에 놓이면 내부에 저장된 데이터를 제2 글로벌입출력라인(GIO2)으로 출력할 수 있다.
선택출력회로(5)는 리드신호(RD) 및 동작모드신호(MPR)에 응답하여 제1 글로벌입출력라인(GIO1) 및 제2 글로벌입출력라인(GIO2) 중 하나에 실린 데이터를 선택하여 출력할 수 있다. 선택출력회로(5)는 리드신호(RD)가 인에이블되어 리드동작이 수행되는 경우 제1 글로벌입출력라인(GIO1)에 실린 데이터를 출력할 수 있다. 선택출력회로(5)는 리드신호(RD) 및 동작모드신호(MPR)가 인에이블되어 제2 저장회로(42)가 다목적(multi purpose) 리드모드에 놓이는 경우 제2 글로벌라인(GIO2)에 실린 데이터를 출력할 수 있다.
도 2를 참고하면 펄스발생기(2)는 반전지연기(21), 제1 펄스출력기(22) 및 제2 펄스출력기(23)를 포함할 수 있다. 반전지연기(21)는 직렬 접속된 홀수개의 인버터들을 포함하여 구현될 수 있다. 반전지연기(21)는 동작모드신호(MPR)를 반전시키고 지연시켜 출력할 수 있다. 제1 펄스출력기(22)는 동작모드신호(MPR) 및 반전지연기(21)의 출력신호를 입력받아 논리곱 연산을 수행하여 모드액티브펄스(M_ACTP)를 발생시킬 수 있다. 제2 펄스출력기(23)는 동작모드신호(MPR) 및 반전지연기(21)의 출력신호를 입력받아 부정논리합 연산을 수행하여 모드프리차지펄스(M_PCGP)를 발생시킬 수 있다.
도 3을 참고하면 모드액티브펄스(M_ACTP)는 동작모드신호(MPR)가 로직하이레벨로 인에이블되는 T11 시점에 동기하여 발생할 수 있고, 모드프리차지펄스(M_PCGP)는 동작모드신호(MPR)가 로직로우레벨로 디스에이블되는 T12 시점에 동기하여 발생할 수 있다. 모드액티브펄스(M_ACTP)는 다목적(multi purpose) 리드모드가 개시되는 경우 발생할 수 있고, 모드프리차지펄스(M_PCGP)는 다목적 리드모드가 종료되는 경우 발생할 수 있다.
도 4를 참고하면 신호합성기(3)는 오어게이트들(OR31, OR32)을 포함할 수 있다. 오어게이트(OR31)는 액티브신호(ACT) 및 모드액티브펄스(M_ACTP)를 입력받아 논리합 연산을 수행하여 합성액티브신호(S_ACT)를 생성할 수 있다. 합성액티브신호(S_ACT)는 액티브신호(ACT)가 로직하이레벨로 인에이블되거나 모드액티브펄스(M_ACTP)가 로직하이레벨로 발생하는 경우 로직하이레벨로 인에이블될 수 있다. 오어게이트(OR32)는 프리차지신호(PCG) 및 모드프리차지펄스(M_PCGP)를 입력받아 논리합 연산을 수행하여 합성프리차지신호(S_PCG)를 생성할 수 있다. 합성프리차지신호(S_PCG)는 프리차지신호(PCG)가 로직하이레벨로 인에이블되거나 모드프리차지펄스(M_PCGP)가 로직하이레벨로 발생하는 경우 로직하이레벨로 인에이블될 수 있다.
도 5를 참고하면 제1 저장회로(41)는 셀어레이(410), 워드라인제어회로(411), 비트라인센스앰프(412) 및 입출력라인제어회로(413)를 포함할 수 있다. 제1 저장회로(41)는 정상(normal) 리드모드 및 다목적(multi purpose) 리드모드에서 동일하게 액티브동작, 리드동작 및 프라차지동작을 수행할 수 있다.
셀어레이(410)는 각각이 제1 내지 제M 워드라인(WL1~WLM)의 어느 하나 및 제1 내지 제N 비트라인(BL1~BLN)의 어느 하나에 연결된 다수의 셀(CELL)들을 포함할 수 있다. 셀어레이(410)는 제1 내지 제M 워드라인(WL1~WLM)으로부터 선택되는 어느 하나에 접속된 셀들에 저장된 데이터를 제1 내지 제N 비트라인(BL1~BLN)에 싣는다.
워드라인제어회로(411)는 합성액티브신호(S_ACT)에 응답하여 액티브동작을 수행할 수 있다. 워드라인제어회로(411)는 합성액티브신호(S_ACT)가 인에이블되는 경우 제1 내지 제M 워드라인(WL1~WLM) 중 하나를 선택적으로 활성화할 수 있다. 제1 내지 제M 워드라인(WL1~WLM) 중 활성화되는 워드라인은 로우어드레스(RADD)에 의해 결정될 수 있다.
비트라인센스앰프(412)는 합성액티브신호(S_ACT)에 응답하여 제1 내지 제N 비트라인(BL1~BLN)에 실린 데이터를 센싱 및 증폭할 수 있다. 비트라인센스앰프(412)는 합성액티브신호(S_ACT)가 인에이블되어 액티브동작이 수행되는 경우 제1 내지 제N 비트라인(BL1~BLN)에 실린 데이터를 센싱 및 증폭한 후 로컬입출력라인(LIO)으로 출력할 수 있다. 비트라인센스앰프(412)는 합성프리차지신호(S_PCG)에 응답하여 프리차지동작을 수행할 수 있다. 비트라인센스앰프(412)는 합성프리차지신호(S_PCG)가 인에이블되는 경우 제1 내지 제N 비트라인(BL1~BLN)을 프리차지전압(미도시)으로 설정할 수 있다.
입출력라인제어회로(413)는 리드신호(RD)에 응답하여 로컬입출력라인(LIO)에 실린 데이터에 따라 제1 글로벌입출력라인(GIO1)을 구동할 수 있다. 입출력라인제어회로(413)는 리드신호(RD)가 인에이블되는 경우 로컬입출력라인(LIO)에 실린 데이터를 증폭하여 제1 글로벌입출력라인(GIO1)으로 출력할 수 있다.
도 6을 참고하면 제2 저장회로(42)는 출력제어신호생성회로(421) 및 레지스터(422)를 포함할 수 있다. 출력제어신호생성회로(421)는 리드신호(RD) 및 동작모드신호(MPR)에 응답하여 출력제어신호(OCNT)를 생성할 수 있다. 출력제어신호생성회로(421)는 다목적 리드모드에서 리드신호(RD) 및 동작모드신호(MPR)가 모두 로직하이레벨로 인에이블되는 경우 로직하이레벨로 인에이블되는 출력제어신호(OCNT)를 생성할 수 있다. 레지스터(422)는 모드레지스터셋에 의해 다양한 모드들에 대한 정보들을 포함할 수 있다. 레지스터(422)는 출력제어신호(OCNT)에 응답하여 제2 글로벌입출력라인(GIO2)을 구동할 수 있다. 레지스터(422)는 출력제어신호(OCNT)가 인에이블되는 경우 내부에 저장된 정보를 제2 글로벌입출력라인(GIO2)으로 출력할 수 있다.
도 7을 참고하면 선택출력회로(5)는 선택기(51), 출력드라이버(52) 및 출력패드그룹(53)을 포함할 수 있다.
선택기(51)는 동작모드신호(MPR)에 응답하여 제1 글로벌라인(GIO1) 및 제2 글로벌라인(GIO2) 중 하나에 실린 데이터를 선택입출력라인(SGIO)으로 출력할 수 있다. 선택기(51)는 정상 리드모드에서 제1 글로벌라인(GIO1)의 데이터를 선택입출력라인(SGIO)으로 출력할 수 있다. 선택기(51)는 다목적 리드모드에서 제2 글로벌라인(GIO2)의 데이터를 선택입출력라인(SGIO)으로 출력할 수 있다.
출력출력드라이버(52)는 리드신호(RD)에 응답하여 선택입출력라인(SGIO)에 실린 데이터를 출력패드그룹(53)으로 출력할 수 있다. 출력출력드라이버(52)는 정상 리드모드 및 다목적 리드모드에서 인에이블되는 리드신호(RD)에 의해 리드동작을 수행할 수 있다. 출력출력드라이버(52)는 리드동작에서 선택입출력라인(SGIO)에 실린 데이터를 다수의 패드들을 포함하는 출력패드그룹(53)으로 출력할 수 있다.
이상 살펴본 바와 같이 구성된 전자장치는 정상 리드모드 및 다목적 리드모드에서 동일하게 액티브동작, 리드동작 및 프리차지동작을 수행한다. 도 8을 참고하면 정상 리드모드에서 출력되는 데이터의 유효윈도우(VW1)와 다목적 리드모드에서 출력되는 데이터의 유효윈도우들(VW2, VW3)을 확인할 수 있다. 다목적 리드모드에서 액티브동작, 리드동작 및 프리차지동작이 수행되는 경우에 있어 데이터 유효윈도우(VW3)는 액티브동작, 리드동작 및 프리차지동작이 수행되지 않는 경우에 있어 데이터의 유효윈도우(VW2)보다 좁게 생성된다. 즉, 본 실시에에 따른 전자장치에 의할 경우 정상 리드모드에서와 다목적 리드모드에서 데이터의 유효윈도우들 간의 차이를 작게 유지할 수 있다.
도 9에 도시된 바와 같이, 본 발명의 다른 실시예에 따른 전자장치는 디코더그룹(6), 저장회로그룹(7) 및 선택출력회로(8)를 포함할 수 있다. 디코더그룹(6)은 제1 디코더(61) 및 제2 디코더(62)를 포함할 수 있다. 저장회로그룹(7)은 제1 저장회로(71) 및 제2 저장회로(72)를 포함할 수 있다.
제1 디코더(61)는 제어신호(CA<1:L>)에 응답하여 리드신호(RD), 액티브신호(ACT), 프리차지신호(PCG) 및 모드레지스터셋신호(MRS)를 생성할 수 있다. 제어신호(CA<1:L>)는 전자장치 외부에서 입력되는 커맨드 및 어드레스 중 적어도 하나를 포함할 수 있다. 제어신호(CA<1:L>)에 포함된 비트수(L)는 실시예에 따라서 다양하게 설정될 수 있다. 리드신호(RD)는 다목적(multi purpose) 리드모드 또는 정상(normal) 리드모드에서 제1 저장회로(71)의 셀어레이(도시하지 않음)에 저장된 데이터를 출력하는 리드동작을 수행하기 위해 인에이블될 수 있다. 액티브신호(ACT)는 정상 리드모드에서 셀어레이에 연결된 워드라인들을 선택적으로 활성화하는 액티브동작을 수행하기 위해 인에이블될 수 있다. 프리차지신호(PCG)는 정상 리드모드에서 프리차지동작을 수행하기 위해 인에이블될 수 있다. 모드레지스터셋신호(MRS)는 전자장치의 다양한 모드들을 실행하기 위해 필요한 정보들을 설정하는 모드레지스터셋동작을 수행하기 위해 인에이블될 수 있다. 제1 디코더(61)는 제어신호(CA<1:L>)를 디코딩하여 선택적으로 인에이블되는 리드신호(RD), 액티브신호(ACT), 프리차지신호(PCG) 및 모드레지스터셋신호(MRS)를 생성할 수 있다. 리드신호(RD), 액티브신호(ACT), 프리차지신호(PCG) 및 모드레지스터셋신호(MRS) 각각이 인에이블되는 논리레벨은 실시예에 따라서 다양하게 설정될 수 있다.
제2 디코더(62)는 모드레지스터셋신호(MRS) 및 제어신호(CA<1:L>)에 응답하여 동작모드신호(MPR)를 생성할 수 있다. 제2 디코더(62)는 모드레지스터셋동작이 수행된 후 기설정된 논리레벨조합을 갖는 제어신호(CA<1:L>)가 입력되는 경우 인에이블되는 동작모드신호(MPR)를 생성할 수 있다. 동작모드신호(MPR)를 인에이블시키는 제어신호(CA<1:L>)의 논리레벨조합은 실시예에 따라서 다양하게 설정될 수 있다. 제2 디코더(62)는 다목적(multi purpose) 리드모드에 진입하기 위해 인에이블되는 동작모드신호(MPR)를 생성할 수 있다.
제1 저장회로(71)는 데이터가 저장된 셀어레이를 포함할 수 있다. 제1 저장회로(71)는 액티브신호(ACT), 리드신호(RD) 및 프리차지신호(PCG)에 응답하여 액티브동작, 리드동작 및 프리차지동작을 수행할 수 있다. 제1 저장회로(71)는 액티브신호(ACT)가 인에이블되는 경우 셀어레이에 연결된 워드라인들 중 어느 하나를 선택적으로 인에이블시키는 액티브동작을 수행할 수 있다. 제1 저장회로(71)는 리드신호(RD)가 인에이블되는 경우 셀어레이에 저장된 데이터를 제1 글로벌라인(GIO1)으로 출력하는 리드동작을 수행할 수 있다. 제1 저장회로(71)는 프리차지신호(PCG)가 인에이블되는 경우 프리차지동작을 수행할 수 있다.
제2 저장회로(72)는 다양한 모드들에 대한 정보들을 저장하는 레지스터(미도시)로 구현될 수 있다. 제2 저장회로(72)는 리드신호(RD) 및 동작모드신호(MPR)에 응답하여 다목적(multi purpose) 리드모드에 진입할 수 있다. 제2 저장회로(72)는 리드신호(RD) 및 동작모드신호(MPR)가 모두 인에이블되어 제2 저장회로(72)가 다목적 리드모드에 놓여지는 경우 내부에 저장된 데이터를 제2 글로벌라인(GIO2)으로 출력할 수 있다.
선택출력회로(8)는 리드신호(RD) 및 동작모드신호(MPR)에 응답하여 제1 글로벌라*(GIO1) 및 제2 글로벌라인(GIO2) 중 하나에 실린 데이터를 선택하여 출력할 수 있다. 선택출력회로(8)는 리드동작을 수행하기 위해 리드신호(RD)가 인에이블되는 경우 제1 글로벌라인(GIO1)에 실린 데이터를 출력할 수 있다. 선택출력회로(8)는 리드신호(RD) 및 동작모드신호(MPR)가 인에이블되어 제2 저장회로(72)가 다목적 리드모드에 놓여지는 경우 제2 글로벌라인(GIO2)에 실린 데이터를 출력할 수 있다.
이상 살펴본 바와 같이 구성된 전자장치는 정상 리드모드 및 다목적 리드모드에서 동일하게 리드동작을 수행한다. 따라서, 본 실시에에 따른 전자장치에 의할 경우 정상 리드모드에서와 다목적 리드모드에서 데이터의 유효윈도우들 간의 차이를 작게 유지할 수 있다.
앞서, 도 1 내지 도 9에서 살펴본 전자장치들 중 하나는 메모리시스템, 그래픽시스템, 컴퓨팅시스템 및 모바일시스템 등을 포함하는 전자시스템에 적용될 수 있다. 예를 들어, 도 10을 참고하면 본 발명의 일 실시예에 따른 전자시스템(1000)은 데이터저장부(1001), 메모리컨트롤러(1002), 버퍼메모리(1003) 및 입출력인터페이스(1004)를 포함할 수 있다.
데이터저장부(1001)는 메모리컨트롤러(1002)로부터의 제어신호에 따라 메모리컨트롤러(1002)로부터 인가되는 데이터를 저장하고 저장된 데이터를 판독하여 메모리컨트롤러(1002)에 출력한다. 데이터저장부(1001)는 도 1 및 도 9에 도시된 전자장치들 중 하나를 포함할 수 있다. 한편, 데이터저장부(1001)는 전원이 차단되어도 데이터를 잃지 않고 계속 저장할 수 있는 비휘발성 메모리를 포함할 수 있다. 비휘발성 메모리는 플래쉬 메모리(Nor Flash Memory, NAND Flash Memory), 상변환 메모리(Phase Change Random Access Memory; PRAM), 저항 메모리(Resistive Random Access Memory;RRAM), 스핀 주입자화반전 메모리(Spin Transfer Torque Random Access Memory; STTRAM), 자기메모리(Magnetic Random Access Memory; MRAM)로 구현될 수 있다.
메모리컨트롤러(1002)는 입출력인터페이스(1004)를 통해 외부기기(호스트 장치)로부터 인가되는 명령어를 디코딩하고 디코딩된 결과에 따라 데이터저장부(1001) 및 버퍼메모리(1003)에 대한 데이터 입출력을 제어한다. 도 10에서는 메모리컨트롤러(1002)가 하나의 블록으로 표시되었으나, 메모리컨트롤러(1002)는 데이터저장부(1001)를 제어하기 위한 컨트롤러와 휘발성 메모리인 버퍼메모리(1003)를 제어하기 위한 컨트롤러가 독립적으로 구성될 수 있다.
버퍼메모리(1003)는 메모리컨트롤러(1002)에서 처리할 데이터 즉 데이터저장부(1001)에 입출력되는 데이터를 임시적으로 저장할 수 있다. 버퍼메모리(1003)는 제어신호에 따라 메모리컨트롤러(1002)에서 인가되는 데이터(DATA)를 저장할 수 있다. 버퍼메모리(1003)는 저장된 데이터를 판독하여 메모리컨트롤러(1002)에 출력한다. 버퍼메모리(1003)는 DRAM(Dynamic Random Access Memory), Moblie DRAM, SRAM(Static Random Access Memory) 등의 휘발성 메모리를 포함할 수 있다.
입출력인터페이스(1004)는 메모리컨트롤러(1002)와 외부기기(호스트) 사이의 물리적 연결을 제공하여 메모리컨트롤러(1002)가 외부기기로부터 데이터 입출력을 위한 제어신호를 수신하고 외부기기와 데이터를 교환할 수 있도록 해준다. 입출력인터페이스(1004)는 USB, MMC, PCI-E, SAS, SATA, PATA, SCSI, ESDI, 및 IDE 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 포함할 수 있다.
전자시스템(1000)은 호스트 장치의 보조 기억장치 또는 외부 저장장치로 사용될 수 있다. 전자시스템(1000)은 고상 디스크(Solid State Disk; SSD), USB 메모리(Universal Serial Bus Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등을 포함할 수 있다.
1: 디코더그룹 2: 펄스발생기
3: 신호합성기 4: 저장회로그룹
5: 선택출력회로 11: 제1 디코더
12: 제2 디코더 41: 제1 저장회로
42: 제2 저장회로 21: 반전지연기
22: 제1 펄스출력기 23: 제2 펄스출력기
410: 셀어레이 411: 워드라인제어회로
412: 비트라인센스앰프 413: 입출력라인제어회로
421: 출력제어신호생성회로 422: 레지스터
51: 선택기 52: 출력드라이버
53: 출력패드그룹

Claims (20)

  1. 동작모드신호에 응답하여 모드액티브펄스 및 모드프리차지펄스를 생성하는 펄스발생기;
    액티브신호 및 상기 모드액티브펄스를 합성하여 합성액티브신호를 생성하고, 프리차지신호 및 상기 모드프리차지펄스를 합성하여 합성프리차지신호를 생성하는 신호합성기; 및
    셀어레이를 포함하고, 상기 합성액티브신호, 리드신호 및 상기 합성프리차지신호에 응답하여 제1 리드모드 및 제2 리드모드의 각각에서 액티브동작, 리드동작 및 프리차지동작을 수행하는 제1 저장회로를 포함하는 전자장치.
  2. ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서, 상기 액티브신호 및 상기 프리차지신호는 상기 제1 리드모드에서 인에이블되는 전자장치.
  3. ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서, 상기 동작모드신호는 상기 제2 리드모드에서 인에이블되는 전자장치.
  4. ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서, 상기 모드액티브펄스는 상기 동작모드신호가 인에이블되는 시점에 기초하여 발생하고, 상기 모드프리차지펄스는 상기 동작모드신호가 디스에이블되는 시점에 기초하여 발생하는 전자장치.
  5. ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서, 상기 합성액티브신호는 상기 액티브신호가 인에이블되거나 상기 모드액티브펄스가 발생하는 경우 인에이블되는 전자장치.
  6. ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서, 상기 합성프리차지신호는 상기 프리차지신호가 인에이블되거나 상기 모드프리차지펄스가 발생하는 경우 인에이블되는 전자장치.
  7. ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서, 상기 제1 리드모드에서 상기 제1 저장회로에 포함된 상기 셀어레이에 저장된 데이터가 제1 입출력라인으로 출력되는 전자장치.
  8. ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서, 상기 제2 리드모드에서 동작하는 제2 저장회로를 더 포함하되, 상기 제2 저장회로에 저장된 데이터는 상기 제2 리드모드에서 제2 입출력라인으로 출력되는 전자장치.
  9. ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈
    제 8 항에 있어서, 상기 제2 저장회로는 다수의 모드들에 대한 정보를 저장하는 레지스터로 구현되는 전자장치.
  10. ◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈
    제 8 항에 있어서, 상기 리드신호 및 상기 동작모드신호에 응답하여 제1 입출력라인 또는 상기 제2 입출력라인에 실린 데이터를 출력하는 선택출력회로를 더 포함하는 전자장치.
  11. ◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈
    제 10 항에 있어서, 상기 제1 리드모드에서 상기 리드신호가 인에이블되는 경우 상기 제1 입출력라인에 실린 데이터는 데이터패드를 통해 출력되고, 상기 제2 리드모드에서 상기 리드신호 및 상기 동작모드신호가 인에이블되는 경우 상기 제2 입출력라인에 실린 데이터는 상기 데이터패드를 통해 출력되는 전자장치.
  12. 합성액티브신호 및 리드신호에 응답하여 제1 리드모드 및 제2 리드모드의 각각에서 셀어레이에 저장된 제1 데이터를 제1 입출력라인으로 출력하는 제1 저장회로;
    상기 리드신호 및 동작모드신호에 응답하여 상기 제2 리드모드에서 내부에 저장된 제2 데이터를 제2 입출력라인으로 출력하는 제2 저장회로; 및
    상기 리드신호 및 상기 동작모드신호에 응답하여 상기 제1 입출력라인 또는 상기 제2 입출력라인에 실린 데이터를 출력하는 선택출력회로를 포함하되,
    상기 합성액티브신호는 액티브신호가 인에이블되거나 모드액티브펄스가 발생하는 경우 인에이블되되, 상기 모드액티브펄스는 상기 동작모드신호가 인에이블되는 시점에 기초하여 발생하는 전자장치.
  13. 삭제
  14. ◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈
    제 12 항에 있어서, 상기 제1 저장회로는 합성프리차지신호에 응답하여 상기 제1 리드모드 및 상기 제2 리드모드의 각각에서 프리차지동작을 수행하는 전자장치.
  15. ◈청구항 15은(는) 설정등록료 납부시 포기되었습니다.◈
    제 14 항에 있어서, 상기 합성프리차지신호는 프리차지신호가 인에이블되거나 모드프리차지펄스가 발생하는 경우 인에이블되되, 상기 모드프리차지펄스는 상기 동작모드신호가 디스에이블되는 시점에 기초하여 발생하는 전자장치.
  16. ◈청구항 16은(는) 설정등록료 납부시 포기되었습니다.◈
    제 15 항에 있어서, 상기 액티브신호 및 상기 프리차지신호는 상기 제1 리드모드에서 인에이블되고, 상기 동작모드신호는 상기 제2 리드모드에서 인에이블되는 전자장치.
  17. ◈청구항 17은(는) 설정등록료 납부시 포기되었습니다.◈
    제 12 항에 있어서, 상기 제2 저장회로는 다수의 모드들에 대한 정보를 저장하는 레지스터로 구현되는 전자장치.
  18. ◈청구항 18은(는) 설정등록료 납부시 포기되었습니다.◈
    제 12 항에 있어서, 상기 제1 리드모드에서 상기 리드신호가 인에이블되는 경우 상기 제1 입출력라인에 실린 데이터는 데이터패드를 통해 출력되고, 상기 제2 리드모드에서 상기 리드신호 및 상기 동작모드신호가 인에이블되는 경우 상기 제2 입출력라인에 실린 데이터는 상기 데이터패드를 통해 출력되는 전자장치.
  19. 삭제
  20. 삭제
KR1020170091932A 2017-07-20 2017-07-20 전자장치 KR102414257B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020170091932A KR102414257B1 (ko) 2017-07-20 2017-07-20 전자장치
US15/870,566 US10475486B2 (en) 2017-07-20 2018-01-12 Electronic devices

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020170091932A KR102414257B1 (ko) 2017-07-20 2017-07-20 전자장치

Publications (2)

Publication Number Publication Date
KR20190009938A KR20190009938A (ko) 2019-01-30
KR102414257B1 true KR102414257B1 (ko) 2022-06-29

Family

ID=65023159

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020170091932A KR102414257B1 (ko) 2017-07-20 2017-07-20 전자장치

Country Status (2)

Country Link
US (1) US10475486B2 (ko)
KR (1) KR102414257B1 (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20210060269A (ko) * 2019-11-18 2021-05-26 에스케이하이닉스 주식회사 반도체장치

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110066903A1 (en) 2009-09-15 2011-03-17 International Business Machines Corporation Dynamic random access memory having internal built-in self-test with initialization
US20160034340A1 (en) 2014-04-11 2016-02-04 Micron Technology, Inc. Apparatuses and methods for fixing a logic level of an internal signal line

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7032143B1 (en) * 2002-11-05 2006-04-18 William Kenneth Waller Memory data path circuit
KR100706232B1 (ko) * 2004-07-08 2007-04-11 삼성전자주식회사 결함 셀을 스크린할 수 있는 반도체 메모리 장치 및스크린 방법
KR100818099B1 (ko) * 2006-09-29 2008-03-31 주식회사 하이닉스반도체 데이터 출력 제어 회로 및 데이터 출력 제어 방법
US8422331B2 (en) * 2006-09-29 2013-04-16 Hynix Semiconductor Inc. Data output control circuit and data output control method
KR101188261B1 (ko) * 2010-07-30 2012-10-05 에스케이하이닉스 주식회사 멀티 비트 테스트 회로
US8495437B2 (en) * 2011-09-06 2013-07-23 Samsung Electronics Co., Ltd. Semiconductor memory device
US9280454B1 (en) 2012-03-02 2016-03-08 Cadence Design Systems, Inc. Method and system for re-ordering bits in a memory system
US9007855B2 (en) * 2012-12-24 2015-04-14 Arm Limited Data signal receiver and method of calibrating a data signal receiver
KR102120825B1 (ko) * 2013-01-03 2020-06-09 삼성전자주식회사 메모리 장치 및 이를 포함하는 메모리 시스템
KR102086465B1 (ko) * 2013-07-11 2020-03-09 에스케이하이닉스 주식회사 반도체 장치 및 그의 구동방법
CA2918241A1 (en) * 2013-07-14 2015-01-22 Radiancy Inc. Motion sensor
KR102086629B1 (ko) * 2013-11-29 2020-03-10 에스케이하이닉스 주식회사 반도체 메모리 장치
KR102143654B1 (ko) * 2014-02-18 2020-08-11 에스케이하이닉스 주식회사 반도체장치
KR20160063726A (ko) * 2014-11-27 2016-06-07 에스케이하이닉스 주식회사 메모리 장치 및 이를 포함하는 메모리 시스템
US9941020B2 (en) * 2015-03-05 2018-04-10 SK Hynix Inc. Semiconductor system and method for testing semiconductor device
KR20160107685A (ko) * 2015-03-05 2016-09-19 에스케이하이닉스 주식회사 반도체 시스템 및 반도체 장치의 테스트 방법
US9928895B2 (en) * 2016-02-03 2018-03-27 Samsung Electronics Co., Ltd. Volatile memory device and electronic device comprising refresh information generator, information providing method thereof, and refresh control method thereof
KR102561346B1 (ko) * 2016-08-23 2023-07-31 에스케이하이닉스 주식회사 반도체장치
US10002651B2 (en) * 2016-10-06 2018-06-19 SK Hynix Inc. Semiconductor devices
KR20180089239A (ko) * 2017-01-31 2018-08-08 에스케이하이닉스 주식회사 집적회로
KR20180105531A (ko) * 2017-03-15 2018-09-28 에스케이하이닉스 주식회사 반도체장치

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110066903A1 (en) 2009-09-15 2011-03-17 International Business Machines Corporation Dynamic random access memory having internal built-in self-test with initialization
US20160034340A1 (en) 2014-04-11 2016-02-04 Micron Technology, Inc. Apparatuses and methods for fixing a logic level of an internal signal line

Also Published As

Publication number Publication date
US20190027198A1 (en) 2019-01-24
US10475486B2 (en) 2019-11-12
KR20190009938A (ko) 2019-01-30

Similar Documents

Publication Publication Date Title
KR102550685B1 (ko) 반도체장치
KR102611898B1 (ko) 반도체장치 및 반도체시스템
US9646676B1 (en) Semiconductor devices and semiconductor systems including the same
KR102576763B1 (ko) 반도체장치
KR102427896B1 (ko) 반도체장치
KR102634962B1 (ko) 반도체장치
US9653133B2 (en) Semiconductor device and semiconductor system
US9659611B1 (en) Semiconductor devices and semiconductor systems including the same
KR102414257B1 (ko) 전자장치
US10796747B2 (en) Semiconductor device
KR102337044B1 (ko) 반도체장치 및 반도체시스템
US10381066B2 (en) Semiconductor memory device with burst mode
KR20190014949A (ko) 반도체장치
US9911475B1 (en) Semiconductor device which performs an active operation
US10636460B2 (en) Semiconductor system including mode register control circuit
KR102591123B1 (ko) 반도체장치
KR20170068721A (ko) 반도체장치 및 반도체시스템
KR20170013101A (ko) 입출력라인구동회로를 포함하는 반도체장치 및 반도체시스템
CN106611609B (zh) 半导体器件和半导体系统
US10318186B2 (en) Semiconductor device and semiconductor system with word line copy
US20190073299A1 (en) Electronic devices relating to a mode register information signal
US9570151B1 (en) Semiconductor device and semiconductor system
US10186306B2 (en) Apparatus and method for non-volatile memory address decoding
US9613677B1 (en) Semiconductor devices and semiconductor systems including the same
KR20170103272A (ko) 반도체장치

Legal Events

Date Code Title Description
A201 Request for examination
AMND Amendment
E902 Notification of reason for refusal
AMND Amendment
E601 Decision to refuse application
X091 Application refused [patent]
AMND Amendment
X701 Decision to grant (after re-examination)