KR20180089239A - 집적회로 - Google Patents

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Abstract

집적회로는 커맨드로부터 생성되는 내부커맨드를 제1 입력관통전극를 통해 출력하고, 상기 내부커맨드로부터 생성되는 상위스트로브신호를 제1 출력관통전극으로 출력하며, 제2 출력관통전극을 통해 수신되는 하위스트로브신호와 상기 상위스트로브신호의 위상차를 감지하여 상기 내부커맨드의 입력시점을 조절하는 제1 반도체장치 및 상기 제1 입력관통전극을 통해 상기 내부커맨드를 수신하고, 상기 내부커맨드로부터 상기 하위스트로브신호를 생성하여 상기 제2 출력관통전극으로 출력하며, 상기 제1 출력관통전극을 통해 수신되는 상위스트로브신호와 상기 하위스트로브신호의 위상차를 감지하여 상기 내부커맨드의 입력시점을 조절하는 제2 반도체장치를 포함한다.

Description

집적회로{INTEGRATED CIRCUIT}
본 발명은 반도체장치들의 내부지연량에 따라 내부커맨드의 입력시점을 조절하는 집적회로에 관한 것이다.
최근 집적회로에 대한 패키징 기술이 급속히 발전하여 하나의 패키지 내부에 다수의 반도체장치들이 적층되는 집적회로가 제안되고 있다. 집적회로에서 적층된 반도체장치들에는 전극(electrode) 및 관통실리콘경로(through silicon via)가 형성되고, 전극(electrode) 및 관통실리콘경로(Through Silicon Via)를 통해 다양한 내부신호들 및 전원들이 전달된다.
한편, 이러한 집적회로에 구비되는 다수의 반도체장치들은 서로 다른 동작 특성을 갖도록 구현되어 하나의 집적회로로 패키징되는데, 패키징되는 반도체장치들의 스큐(skew)차이를 보상하는 방법이 필요하다.
본 발명은 적층되는 반도체장치들의 내부지연량에 따라 생성되는 스트로브신호들의 위상을 비교하고, 비교결과에 따라 내부커맨드의 입력시점을 각각 조절하는 집적회로를 제공한다.
이를 위해 본 발명은 커맨드로부터 생성되는 내부커맨드를 제1 입력관통전극를 통해 출력하고, 상기 내부커맨드로부터 생성되는 상위스트로브신호를 제1 출력관통전극으로 출력하며, 제2 출력관통전극을 통해 수신되는 하위스트로브신호와 상기 상위스트로브신호의 위상차를 감지하여 상기 내부커맨드의 입력시점을 조절하는 제1 반도체장치 및 상기 제1 입력관통전극을 통해 상기 내부커맨드를 수신하고, 상기 내부커맨드로부터 상기 하위스트로브신호를 생성하여 상기 제2 출력관통전극으로 출력하며, 상기 제1 출력관통전극을 통해 수신되는 상위스트로브신호와 상기 하위스트로브신호의 위상차를 감지하여 상기 내부커맨드의 입력시점을 조절하는 제2 반도체장치를 포함하는 집적회로를 제공한다.
또한, 본 발명은 제1 입력관통전극을 통해 내부커맨드를 수신하고, 상기 내부커맨드로부터 상위스트로브신호를 생성하여 제1 출력관통전극으로 출력하며, 제2 출력관통전극을 통해 수신되는 하위스트로브신호와 상기 상위스트로브신호의 위상차를 감지하여 상기 내부커맨드의 입력시점을 조절하는 제1 반도체장치 및 상기 제1 입력관통전극을 통해 상기 내부커맨드를 수신하고, 상기 내부커맨드로부터 상기 하위스트로브신호를 생성하여 상기 제2 출력관통전극으로 출력하며, 상기 제1 출력관통전극을 통해 수신되는 상기 상위스트로브신호와 상기 하위스트로브신호의 위상차를 감지하여 상기 내부커맨드의 입력시점을 조절하는 제2 반도체장치를 포함하는 집적회로를 제공한다.
본 발명에 의하면 적층되는 반도체장치들의 내부지연량에 따라 생성되는 스트로브신호들의 위상을 비교하고, 비교결과에 따라 내부커맨드의 입력시점을 각각 조절함으로써 반도체장치들의 스큐차이를 보상할 수 있는 효과가 있다.
도 1은 본 발명의 일 실시예에 따른 집적회로의 구성을 도시한 블럭도이다.
도 2는 도 1에 도시된 제1 반도체장치에 포함된 제어회로의 구성을 도시한 블럭도이다.
도 3은 도 1에 도시된 제1 반도체장치에 포함된 제1 내부회로의 구성을 도시한 블럭도이다.
도 4는 도 3에 도시된 제1 내부회로에 포함된 지연회로의 구성을 도시한 블럭도이다.
도 5는 도 1에 도시된 제1 반도체장치에 포함된 제1 교정회로의 구성을 도시한 블럭도이다.
도 6은 도 1에 도시된 제1 반도체장치에 포함된 제1 감지회로의 구성을 도시한 블럭도이다.
도 7은 본 발명의 일 실시예에 따른 제1 및 제2 감지회로의 동작에 따른 교정동작을 설명하기 위한 타이밍도이다.
도 8은 본 발명의 일 실시예에 따른 집적회로의 동작을 설명하기 위한 타이밍도이다.
도 9는 도 1 내지 도 8에 도시된 집적회로가 적용된 전자시스템의 일 실시예에 따른 구성을 도시한 도면이다.
이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실시예에 의해 제한되는 것은 아니다.
도 1에 도시된 바와 같이 본 발명의 일 실시예에 따른 집적회로는 제1 반도체장치(100), 제2 반도체장치(200) 및 제3 반도체장치(300)를 포함할 수 있다. 제1 반도체장치(100), 제2 반도체장치(200) 및 제3 반도체장치(300)는 관통실리콘경로(TSV:Through Silicon Via)를 통해 연결되어 적층될 수 있다.
제1 반도체장치(100)는 제어회로(110), 제1 송신회로(120), 제1 수신회로(130), 제1 내부회로(140), 제1 교정회로(150), 제2 송신회로(160), 제2 수신회로(170) 및 제1 감지회로(180)를 포함할 수 있다.
제어회로(110)는 커맨드(CMD), 어드레스(ADD), 클럭(CLK) 및 부트업신호(BTEN)에 응답하여 내부커맨드(RD), 입력어드레스(IAD), 교정인에이블신호(C_EN) 및 교정주기신호(C_ROD)를 생성할 수 있다. 제어회로(110)는 노멀동작 시 커맨드(CMD)를 디코딩하여 내부커맨드(RD)를 생성할 수 있다. 제어회로(110)는 노멀동작 시 어드레스(ADD)를 디코딩하여 입력어드레스(IAD)를 생성할 수 있다. 제어회로(110)는 부트업동작 이후 인에이블되는 교정인에이블신호(C_EN)를 생성할 수 있다. 제어회로(110)는 교정인에이블신호(C_EN)가 인에이블되는 경우 인에이블되는 내부커맨드(RD)를 생성할 수 있다. 제어회로(110)는 교정인에이블신호(C_EN)가 인에이블되는 경우 주기적으로 발생하는 내부커맨드(RD)를 생성할 수 있다. 제어회로(110)는 교정인에이블신호(C_EN)가 인에이블되는 경우 토글링되는 교정주기신호(C_ROD)를 생성할 수 있다. 교정인에이블신호(C_EN)는 내부커맨드(RD)의 입력시점을 조절하기 위한 교정동작에 진입하기 위해 인에이블되는 신호로 설정될 수 있다. 부트업동작은 반도체장치의 초기화동작 중 퓨즈회로로부터 반도체장치의 동작을 제어하기 위한 정보를 출력하는 동작으로 설정될 수 있다.
제1 송신회로(120)는 내부커맨드(RD)를 제1 입력관통전극(IN_T1)을 통해 출력할 수 있다. 제1 송신회로(120)는 입력어드레스(IAD)를 제2 입력관통전극(IN_T2)을 통해 출력할 수 있다. 제1 송신회로(120)는 교정인에이블신호(C_EN)를 제3 입력관통전극(IN_T3)을 통해 출력할 수 있다. 제1 송신회로(120)는 교정주기신호(C_ROD)를 제4 입력관통전극(IN_T4)을 통해 출력할 수 있다. 제1 송신회로(120)는 일반적인 송신기(transmitter)로 구현될 수 있다. 제1 입력관통전극(IN_T1), 제2 입력관통전극(IN_T2), 제3 입력관통전극(IN_T3) 및 제4 입력관통전극(IN_T4)은 관통실리콘경로(TSV:Through Silicon Via)로 구현될 수 있다.
제1 수신회로(130)는 제1 입력관통전극(IN_T1)으로부터 내부커맨드(RD)를 입력 받아 제1 내부리드신호(IRD1)를 생성할 수 있다. 제1 수신회로(130)는 제2 입력관통전극(IN_T2)으로부터 입력어드레스(IAD)를 입력 받아 제1 내부어드레스(IAD1)를 생성할 수 있다. 제1 수신회로(130)는 제3 입력관통전극(IN_T3)으로부터 교정인에이블신호(C_EN)를 입력 받아 제1 내부인에이블신호(C_EN1)를 생성할 수 있다. 제1 수신회로(130)는 제4 입력관통전극(IN_T4)으로부터 교정주기신호(C_ROD)를 입력 받아 제1 내부주기신호(C_ROD1)를 생성할 수 있다. 제1 수신회로(130)는 일반적인 수신기(receiver)로 구현될 수 있다.
제1 내부회로(140)는 제1 감지신호(DET1)에 응답하여 제1 내부리드신호(IRD1)로부터 상위스트로브신호(STU)를 생성할 수 있다. 제1 내부회로(140)는 교정동작 시 상위코드신호(CDU<1:N>)에 응답하여 설정되는 지연량으로 제1 내부리드신호(IRD1)를 지연하여 상위스트로브신호(STU)를 생성할 수 있다. 제1 내부회로(140)는 노멀동작 시 상위코드신호(CDU<1:N>)에 응답하여 설정되는 지연량으로 지연된 제1 내부리드신호(IRD1) 및 제1 내부어드레스(IAD1)에 따라 데이터(도 3의 DQ)를 입출력할 수 있다.
제1 교정회로(150)는 제1 내부주기신호(C_ROD1) 및 제1 감지신호(DET1)에 응답하여 카운팅되는 상위코드신호(CDU<1:N>)를 생성할 수 있다. 제1 교정회로(150)는 제1 내부인에이블신호(C_EN1)에 응답하여 칩아이디정보(CID)에 따라 상위전달제어신호(TCU<1:3>)를 생성할 수 있다. 칩아이디정보(CID)는 교정동작 시 상위전달제어신호(TCU<1:3>) 중 상위전달제어신호(TCU<1>)가 인에이블되기 위한 조합으로 설정될 수 있다. 칩아이디정보(CID)는 노멀동작 시 상위전달제어신호(TCU<1:3>) 중 어느 하나가 인에이블되기 위한 조합으로 설정될 수 있다.
제2 송신회로(160)는 교정동작 시 상위전달제어신호(TCU<1>)에 응답하여 상위스트로브신호(STU)를 제1 출력관통전극(OUT_T1)으로 출력할 수 있다. 제2 송신회로(160)는 노멀동작 시 상위전달제어신호(TCU<1:3>)에 응답하여 상위스트로브신호(STU)를 제1 내지 제3 출력관통전극(OUT_T1,OUT_T2,OUT_T3) 중 어느 하나로 출력하도록 구현될 수 있다. 제2 송신회로(160)는 일반적인 송신기(transmitter)로 구현될 수 있다. 제1 출력관통전극(OUT_T1), 제2 출력관통전극(OUT_T2), 제3 출력관통전극(OUT_T3)은 관통실리콘경로(TSV:Through Silicon Via)로 구현될 수 있다.
제2 수신회로(170)는 제1 출력관통전극(OUT_T1)으로부터 상위스트로브신호(STU)를 입력 받아 제1 상위전달스트로브신호(STU1)를 생성할 수 있다. 제2 수신회로(170)는 제2 출력관통전극(OUT_T2)으로부터 중위스트로브신호(STM)를 입력 받아 제2 상위전달스트로브신호(STU2)를 생성할 수 있다. 제2 수신회로(170)는 제3 출력관통전극(OUT_T3)으로부터 하위스트로브신호(STD)를 입력 받아 제3 상위전달스트로브신호(STU3)를 생성할 수 있다. 제2 수신회로(170)는 일반적인 수신기(receiver)로 구현될 수 있다.
제1 감지회로(180)는 제1 상위전달스트로브신호(STU1), 제2 상위전달스트로브신호(STU2) 및 제3 상위전달스트로브신호(STU3)의 위상을 비교하여 제1 감지신호(DET1)를 생성할 수 있다. 제1 감지회로(180)는 칩아이디정보(CID)에 따라 선택되는 제1 상위전달스트로브신호(STU1)와 제1 상위전달스트로브신호(STU1), 제2 상위전달스트로브신호(STU2) 및 제3 상위전달스트로브신호(STU3)의 위상 비교결과에 따라 제1 감지신호(DET1)를 생성할 수 있다.
제2 반도체장치(200)는 제3 수신회로(210), 제2 내부회로(220), 제2 교정회로(230), 제3 송신회로(240), 제4 수신회로(250) 및 제2 감지회로(260)를 포함할 수 있다.
제3 수신회로(210)는 제1 입력관통전극(IN_T1)으로부터 내부커맨드(RD)를 입력 받아 제2 내부리드신호(IRD2)를 생성할 수 있다. 제3 수신회로(210)는 제2 입력관통전극(IN_T2)으로부터 입력어드레스(IAD)를 입력 받아 제2 내부어드레스(IAD2)를 생성할 수 있다. 제3 수신회로(210)는 제3 입력관통전극(IN_T3)으로부터 교정인에이블신호(C_EN)를 입력 받아 제2 내부인에이블신호(C_EN2)를 생성할 수 있다. 제3 수신회로(210)는 제4 입력관통전극(IN_T4)으로부터 교정주기신호(C_ROD)를 입력 받아 제2 내부주기신호(C_ROD2)를 생성할 수 있다. 제3 수신회로(210)는 일반적인 수신기(receiver)로 구현될 수 있다.
제2 내부회로(220)는 제2 감지신호(DET2)에 응답하여 제2 내부리드신호(IRD2)로부터 중위스트로브신호(STM)를 생성할 수 있다. 제2 내부회로(220)는 교정동작 시 중위코드신호(CDM<1:N>)에 응답하여 설정되는 지연량으로 제2 내부리드신호(IRD2)를 지연하여 중위스트로브신호(STM)를 생성할 수 있다. 제2 내부회로(220)는 노멀동작 시 중위코드신호(CDM<1:N>)에 응답하여 설정되는 지연량으로 지연된 제2 내부리드신호(IRD2) 및 제2 내부어드레스(IAD2)에 따라 데이터(도 3의 DQ)를 입출력할 수 있다. 제2 내부회로(220)는 제1 내부회로(140)와 입출력신호만 상이할 뿐 동일한 구성으로 구현되어 동일한 동작을 수행하도록 구현될 수 있다.
제2 교정회로(230)는 제2 내부주기신호(C_ROD2) 및 제2 감지신호(DET2)에 응답하여 카운팅되는 중위코드신호(CDM<1:N>)를 생성할 수 있다. 제2 교정회로(230)는 제2 내부인에이블신호(C_EN2)에 응답하여 칩아이디정보(CID)에 따라 중위전달제어신호(TCM<1:3>)를 생성할 수 있다. 칩아이디정보(CID)는 교정동작 시 중위전달제어신호(TCM<1:3>) 중 중위전달제어신호(TCM<2>)가 인에이블되기 위한 조합으로 설정될 수 있다. 칩아이디정보(CID)는 노멀동작 시 중위전달제어신호(TCM<1:3>) 중 어느 하나가 인에이블되기 위한 조합으로 설정될 수 있다. 제2 교정회로(230)는 제1 교정회로(150)와 입출력신호만 상이할 뿐 동일한 구성으로 구현되어 동일한 동작을 수행하도록 구현될 수 있다.
제3 송신회로(240)는 교정동작 시 중위전달제어신호(TCM<2>)에 응답하여 중위스트로브신호(STM)를 제2 출력관통전극(OUT_T2)으로 출력할 수 있다. 제3 송신회로(240)는 노멀동작 시 중위전달제어신호(TCM<1:3>)에 응답하여 중위스트로브신호(STM)를 제1 내지 제3 출력관통전극(OUT_T1,OUT_T2,OUT_T3) 중 어느 하나로 출력하도록 구현될 수 있다. 제3 송신회로(240)는 일반적인 송신기(transmitter)로 구현될 수 있다.
제4 수신회로(250)는 제1 출력관통전극(OUT_T1)으로부터 상위스트로브신호(STU)를 입력 받아 제1 중위전달스트로브신호(STM1)를 생성할 수 있다. 제4 수신회로(250)는 제2 출력관통전극(OUT_T2)으로부터 중위스트로브신호(STM)를 입력 받아 제2 중위전달스트로브신호(STM2)를 생성할 수 있다. 제4 수신회로(250)는 제3 출력관통전극(OUT_T3)으로부터 하위스트로브신호(STD)를 입력 받아 제3 중위전달스트로브신호(STM3)를 생성할 수 있다. 제4 수신회로(250)는 일반적인 수신기(receiver)로 구현될 수 있다.
제2 감지회로(260)는 제1 중위전달스트로브신호(STM1), 제2 중위전달스트로브신호(STM2) 및 제3 중위전달스트로브신호(STM3)의 위상을 비교하여 제2 감지신호(DET2)를 생성할 수 있다. 제2 감지회로(260)는 칩아이디정보(CID)에 따라 선택되는 제2 중위전달스트로브신호(STM2)와 제1 중위전달스트로브신호(STM1), 제2 중위전달스트로브신호(STM2) 및 제3 중위전달스트로브신호(STM3)의 위상 비교결과에 따라 제2 감지신호(DET2)를 생성할 수 있다. 제2 감지회로(260)는 제1 감지회로(180)와 입출력신호만 상이할 뿐 동일한 구성으로 구현되어 동일한 동작을 수행하도록 구현될 수 있다.
제3 반도체장치(300)는 제5 수신회로(310), 제3 내부회로(320), 제3 교정회로(330), 제4 송신회로(340), 제6 수신회로(350) 및 제3 감지회로(360)를 포함할 수 있다.
제5 수신회로(310)는 제1 입력관통전극(IN_T1)으로부터 내부커맨드(RD)를 입력 받아 제3 내부리드신호(IRD3)를 생성할 수 있다. 제5 수신회로(310)는 제2 입력관통전극(IN_T2)으로부터 입력어드레스(IAD)를 입력 받아 제3 내부어드레스(IAD3)를 생성할 수 있다. 제5 수신회로(310)는 제3 입력관통전극(IN_T3)으로부터 교정인에이블신호(C_EN)를 입력 받아 제3 내부인에이블신호(C_EN3)를 생성할 수 있다. 제5 수신회로(310)는 제4 입력관통전극(IN_T4)으로부터 교정주기신호(C_ROD)를 입력 받아 제3 내부주기신호(C_ROD3)를 생성할 수 있다. 제5 수신회로(310)는 일반적인 수신기(receiver)로 구현될 수 있다.
제3 내부회로(320)는 제3 감지신호(DET3)에 응답하여 제3 내부리드신호(IRD3)로부터 하위스트로브신호(STD)를 생성할 수 있다. 제3 내부회로(320)는 교정동작 시 하위코드신호(CDD<1:N>)에 응답하여 설정되는 지연량으로 제3 내부리드신호(IRD3)를 지연하여 하위스트로브신호(STD)를 생성할 수 있다. 제3 내부회로(320)는 노멀동작 시 하위코드신호(CDD<1:N>)에 응답하여 설정되는 지연량으로 지연된 제3 내부리드신호(IRD3) 및 제3 내부어드레스(IAD3)에 따라 데이터(도 3의 DQ)를 입출력할 수 있다. 제3 내부회로(320)는 제1 내부회로(140)와 입출력신호만 상이할 뿐 동일한 구성으로 구현되어 동일한 동작을 수행하도록 구현될 수 있다.
제3 교정회로(330)는 제3 내부주기신호(C_ROD3) 및 제3 감지신호(DET3)에 응답하여 카운팅되는 하위코드신호(CDD<1:N>)를 생성할 수 있다. 제3 교정회로(330)는 제3 내부인에이블신호(C_EN3)에 응답하여 칩아이디정보(CID)에 따라 하위전달제어신호(TCD<1:3>)를 생성할 수 있다. 칩아이디정보(CID)는 교정동작 시 하위전달제어신호(TCD<1:3>) 중 하위전달제어신호(TCM<3>)가 인에이블되기 위한 조합으로 설정될 수 있다. 칩아이디정보(CID)는 노멀동작 시 하위전달제어신호(TCD<1:3>) 중 어느 하나가 인에이블되기 위한 조합으로 설정될 수 있다. 제3 교정회로(330)는 제1 교정회로(150)와 입출력신호만 상이할 뿐 동일한 구성으로 구현되어 동일한 동작을 수행하도록 구현될 수 있다.
제4 송신회로(340)는 교정동작 시 하위전달제어신호(TCD<3>)에 응답하여 하위스트로브신호(STD)를 제3 출력관통전극(OUT_T3)으로 출력할 수 있다. 제4 송신회로(340)는 노멀동작 시 하위전달제어신호(TCD<1:3>)에 응답하여 하위스트로브신호(STD)를 제1 내지 제3 출력관통전극(OUT_T1,OUT_T2,OUT_T3) 중 어느 하나로 출력하도록 구현될 수 있다. 제4 송신회로(340)는 일반적인 송신기(transmitter)로 구현될 수 있다.
제6 수신회로(350)는 제1 출력관통전극(OUT_T1)으로부터 상위스트로브신호(STU)를 입력 받아 제1 하위전달스트로브신호(STD1)를 생성할 수 있다. 제6 수신회로(350)는 제2 출력관통전극(OUT_T2)으로부터 중위스트로브신호(STM)를 입력 받아 제2 하위전달스트로브신호(STD2)를 생성할 수 있다. 제6 수신회로(350)는 제3 출력관통전극(OUT_T3)으로부터 하위스트로브신호(STD)를 입력 받아 제3 하위전달스트로브신호(STD3)를 생성할 수 있다. 제6 수신회로(350)는 일반적인 수신기(receiver)로 구현될 수 있다.
제3 감지회로(360)는 제1 하위전달스트로브신호(STD1), 제2 하위전달스트로브신호(STD2) 및 제3 하위전달스트로브신호(STD3)의 위상을 비교하여 제3 감지신호(DET3)를 생성할 수 있다. 제3 감지회로(360)는 칩아이디정보(CID)에 따라 선택되는 제3 하위전달스트로브신호(STD3)와 제1 하위전달스트로브신호(STD1), 제2 하위전달스트로브신호(STD2) 및 제3 하위전달스트로브신호(STD3)의 위상 비교결과에 따라 제3 감지신호(DET3)를 생성할 수 있다. 제3 감지회로(360)는 제1 감지회로(180)와 입출력신호만 상이할 뿐 동일한 구성으로 구현되어 동일한 동작을 수행하도록 구현될 수 있다.
도 2를 참고하면 제어회로(110)는 커맨드디코더(111), 어드레스디코더(112) 및 교정제어회로(113)를 포함할 수 있다.
커맨드디코더(111)는 노멀동작 시 커맨드(CMD)를 디코딩하여 내부커맨드(RD)를 생성할 수 있다. 커맨드디코더(111)는 교정동작 시 교정인에이블신호(C_EN)에 응답하여 인에이블되는 내부커맨드(RD)를 생성할 수 있다. 커맨드디코더(111)는 교정동작 시 교정인에이블신호(C_EN)에 응답하여 주기적으로 발생하는 내부커맨드(RD)를 생성할 수 있다. 커맨드(CMD)는 하나의 신호로 도시되어 있지만 다수의 비트로 구현될 수 있다. 내부커맨드(RD)는 데이터(도 3의 DQ)를 출력하는 리드동작에 진입하기 위한 내부커맨드로 설정될 수 있다. 내부커맨드(RD)는 실시예에 따라 데이터(도 3의 DQ)를 저장하는 라이트동작에 진입하기 위한 내부커맨드로 설정될 수 있다.
어드레스디코더(112)는 어드레스(ADD)를 디코딩하여 입력어드레스(IAD)를 생성할 수 있다. 어드레스(ADD) 및 입력어드레스(IAD)는 하나의 신호로 도시되어 있지만 다수의 비트로 구현될 수 있다. 어드레스(ADD)는 메모리회로(도 3의 142)에 포함된 다수의 뱅크를 선택하기 위한 위치정보를 포함하는 어드레스를 포함할 수 있다. 어드레스(ADD)는 메모리회로(도 3의 142)에 포함된 다수의 메모리셀을 선택하기 위한 위치정보를 포함하는 어드레스를 포함할 수 있다.
교정제어회로(113)는 부트업신호(BTEN) 및 클럭(CLK)에 응답하여 인에이블되는 교정인에이블신호(C_EN)를 생성할 수 있다. 교정제어회로(113)는 부트업동작 이후 부트업신호(BTEN)가 디스에이블되는 경우 클럭(CLK)에 동기되어 인에이블되는 교정인에이블신호(C_EN)를 생성할 수 있다. 교정제어회로(113)는 교정인에이블신호(C_EN)가 인에이블되는 경우 클럭(CLK)에 동기되어 토글링되는 교정주기신호(C_ROD)를 생성할 수 있다. 클럭(CLK)은 일반적인 반도체장치에서 사용되는 클럭(clock)으로 설정될 수 있다. 클럭(CLK)은 주기적으로 토글링되는 신호로 설정될 수 있다.
도 3을 참고하면, 제1 내부회로(140)는 지연회로(141) 및 메모리회로(142)를 포함할 수 있다.
지연회로(141)는 제1 감지신호(DET1)에 응답하여 제1 내부리드신호(IRD1)로부터 제1 출력인에이블신호(YI1)를 생성할 수 있다. 지연회로(141)는 상위코드신호(CDU<1:N>)의 조합에 따라 설정되는 지연량으로 제1 내부리드신호(IRD1)를 지연하여 제1 출력인에이블신호(YI1)를 생성할 수 있다. 지연회로(141)는 제1 감지신호(DET1)에 응답하여 제1 내부어드레스(IAD1)로부터 제1 뱅크어드레스(BG1)를 생성할 수 있다. 지연회로(141)는 상위코드신호(CDU<1:N>)의 조합에 따라 설정되는 지연량으로 제1 내부어드레스(IAD1)를 지연하여 제1 뱅크어드레스(BG1)를 생성할 수 있다. 제1 내부어드레스(IAD1) 및 제1 뱅크어드레스(BG1)는 하나의 신호로 도시되어 있지만 다수의 비트로 구현될 수 있다.
메모리회로(142)는 노멀동작 및 교정동작 시 제1 출력인에이블신호(YI1)에 응답하여 인에이블되는 상위스트로브신호(STU)를 생성할 수 있다. 메모리회로(142)는 노멀동작 시 제1 뱅크어드레스(BG1)에 따라 뱅크를 선택하고, 선택된 뱅크를 통해 제1 출력인에이블신호(YI1)에 응답하여 데이터(DQ)를 입출력할 수 있다.
도 4를 참고하면 지연회로(141)는 내부지연회로(1411), 제1 선택전달회로(1412), 입력제어신호생성회로(1413), 출력제어신호생성회로(1414), 래치회로(1415) 및 제2 선택전달회로(1416)를 포함할 수 있다.
내부지연회로(1411)는 상위코드신호(CDU<1:N>)에 따라 설정되는 지연량으로 제1 내부리드신호(IRD1)를 지연하여 제1 지연신호(DS1)를 생성할 수 있다. 내부지연회로(1411)는 순차적으로 카운팅되는 상위코드신호(CDU<1:N>)에 따라 지연량이 증가하고 증가 된 지연량으로 제1 내부리드신호(IRD1)를 지연하여 제1 지연신호(DS1)를 생성할 수 있다.
제1 선택전달회로(1412)는 제1 감지신호(DET1)에 응답하여 제1 내부리드신호(IRD1) 또는 제1 지연신호(DS1) 중 어느 하나를 제1 출력인에이블신호(YI1)로 출력할 수 있다. 제1 선택전달회로(1412)는 제1 감지신호(DET1)가 로직하이레벨로 인에이블되는 경우 제1 내부리드신호(IRD1)를 제1 출력인에이블신호(YI1)로 출력할 수 있다. 제1 선택전달회로(1412)는 제1 감지신호(DET1)가 로직로우레벨로 디스에이블되는 경우 제1 지연신호(DS1)를 제1 출력인에이블신호(YI1)로 출력할 수 있다.
입력제어신호생성회로(1413)는 제1 내부리드신호(IRD1)에 응답하여 인에이블되는 제1 입력제어신호(PIN1)를 생성할 수 있다. 입력제어신호생성회로(1413)는 제1 내부리드신호(IRD1)가 입력되는 시점에 인에이블되는 제1 입력제어신호(PIN1)를 생성할 수 있다.
출력제어신호생성회로(1414)는 제1 지연신호(DS1)에 응답하여 인에이블되는 제1 출력제어신호(POUT1)를 생성할 수 있다. 출력제어신호생성회로(1414)는 제1 지연신호(DS1)가 입력되는 시점에 인에이블되는 제1 출력제어신호(POUT1)를 생성할 수 있다.
래치회로(1415)는 제1 입력제어신호(PIN1)에 응답하여 제1 내부어드레스(IAD1)를 래치할 수 있다. 래치회로(1415)는 제1 출력제어신호(POUT1)에 응답하여 래치된 제1 내부어드레스(IAD1)를 제1 래치어드레스(LAD1)로 출력할 수 있다. 래치회로(1415)는 하나의 구성으로 구현되어 있지만 다수의 제1 내부어드레스(IAD1)를 래치하고 래치된 제1 내부어드레스(IAD1)를 제1 래치어드레스(LAD1)로 출력하도록 구현될 수 있다.
제2 선택전달회로(1416)는 제1 감지신호(DET1)에 응답하여 제1 내부어드레스(IAD1) 또는 제1 래치어드레스(LAD1) 중 어느 하나를 제1 뱅크어드레스(BG1)로 출력할 수 있다. 제2 선택전달회로(1416)는 제1 감지신호(DET1)가 로직하이레벨로 인에이블되는 경우 제1 내부어드레스(IAD1)를 제1 뱅크어드레스(BG1)로 출력할 수 있다. 제2 선택전달회로(1416)는 제1 감지신호(DET1)가 로직로우레벨로 디스에이블되는 경우 제1 래치어드레스(LAD1)를 제1 뱅크어드레스(BG1)로 출력할 수 있다.
도 5를 참고하면 제1 교정회로(150)는 송신제어회로(151) 및 코드생성회로(152)를 포함할 수 있다.
송신제어회로(151)는 제1 내부인에이블신호(C_EN1) 및 칩아이디정보(CID)에 응답하여 상위전달제어신호(TCU<1:3>)를 생성할 수 있다. 송신제어회로(151)는 제1 내부인에이블신호(C_EN1)가 인에이블되는 경우 칩아이디정보(CID)에 응답하여 상위전달제어신호(TCU<1:3>) 중 어느 하나를 인에이블시킬 수 있다. 도 5에 도시된 송신제어회로(151)는 교정동작 시 칩아이디정보(CID)에 따라 선택적으로 인에이블되는 상위전달제어신호(TCU<1>)를 생성할 수 있다.
코드생성회로(152)는 제1 내부주기신호(C_ROD1) 및 제1 감지신호(DET1)에 응답하여 카운팅되는 상위코드신호(CDU<1:N>)를 생성할 수 있다. 코드생성회로(152)는 제1 내부주기신호(C_ROD1)의 폴링엣지에 제1 감지신호(DET1)에 응답하여 카운팅되는 상위코드신호(CDU<1:N>)를 생성할 수 있다. 코드생성회로(152)는 제1 내부주기신호(C_ROD1)의 폴링엣지에 제1 감지신호(DET1)가 로직로우레벨인 경우 상위코드신호(CDU<1:N>)를 카운팅할 수 있다. 코드생성회로(152)는 제1 내부주기신호(C_ROD1)의 폴링엣지에 제1 감지신호(DET1)가 로직하이레벨인 경우 상위코드신호(CDU<1:N>)를 카운팅하지 않는다.
도 6을 참고하면 제1 감지회로(180)는 제3 선택전달회로(181), 단위지연회로(182), 논리회로(183) 및 감지신호생성회로(184)를 포함할 수 있다.
제3 선택전달회로(181)는 칩아이디정보(CID)에 응답하여 제1 상위전달스트로브신호(STU1), 제2 상위전달스트로브신호(STU2) 및 제3 상위전달스트로브신호(STU3) 중 어느 하나를 제1 선택신호(SEL1)로 출력할 수 있다. 도 6에 도시된 제3 선택전달회로(181)는 교정동작 시 칩아이디정보(CID)에 따라 제1 상위전달스트로브신호(STU1), 제2 상위전달스트로브신호(STU2) 및 제3 상위전달스트로브신호(STU3) 중 제1 상위전달스트로브신호(STU1)를 제1 선택신호(SEL1)로 출력할 수 있다.
단위지연회로(182)는 제1 선택신호(SEL1)를 지연하여 제1 지연선택신호(DSEL1)를 생성할 수 있다. 단위지연회로(182)의 지연량은 앞서 설명한 상위코드신호(CDU<1:N>)가 1회 카운팅되는 경우 증가되는 지연회로(141)의 지연량과 동일한 지연량으로 설정될 수 있다.
논리회로(183)는 부정 논리합 게이트(NOR10)로 구현될 수 있다. 논리회로(183)는 제1 상위전달스트로브신호(STU1), 제2 상위전달스트로브신호(STU2) 및 제3 상위전달스트로브신호(STU3)를 합성하여 제1 합성신호(SUM1)를 생성할 수 있다. 논리회로(183)는 제1 상위전달스트로브신호(STU1), 제2 상위전달스트로브신호(STU2) 및 제3 상위전달스트로브신호(STU3) 중 어느 하나가 로직하이레벨인 경우 로직로우레벨의 제1 합성신호(SUM1)를 생성할 수 있다.
감지신호생성회로(184)는 제1 합성신호(SUM1)에 응답하여 제1 지연선택신호(DSEL1)를 제1 감지신호(DET1)로 출력할 수 있다. 감지신호생성회로(184)는 제1 합성신호(SUM1)가 로직로우레벨에서 로직하이레벨로 레벨천이하는 시점에 제1 지연선택신호(DSEL1)를 제1 감지신호(DET1)로 출력할 수 있다.
도 7을 참고하여 본 발명의 일 실시예에 따른 제1 감지회로(180) 및 제2 감지회로(260)의 동작을 설명하되, 제1 반도체장치(100)와 제2 반도체장치(200)가 내부커맨드(RD)의 입력시점을 조절하는 교정동작을 예를 들어 설명하면 다음과 같다.
우선, 설명에 앞서 제1 반도체장치(100), 제2 반도체장치(200) 및 제3 반도체장치(300)에서 내부커맨드(RD)로부터 상위스트로브신호(STU), 중위스트로브신호(STM) 및 하위스트로브신호(STD)를 생성하는 동작을 설명하면 다음과 같다.
T1 시점에 제1 반도체장치(100)의 제어회로(110)는 부트업동작 이후 인에이블되는 교정인에이블신호(C_EN)를 생성한다. 제어회로(110)는 교정인에이블신호(C_EN)에 응답하여 인에이블되는 내부커맨드(RD)를 생성한다. 제어회로(110)는 교정인에이블신호(C_EN)에 응답하여 토글링되는 교정주기신호(C_ROD)를 생성한다.
제1 반도체장치(100)의 제1 송신회로(120)는 내부커맨드(RD)를 제1 입력관통전극(IN_T1)을 통해 출력한다. 제1 송신회로(120)는 교정인에이블신호(C_EN)를 제3 입력관통전극(IN_T3)을 통해 출력한다. 제1 송신회로(120)는 교정주기신호(C_ROD)를 제4 입력관통전극(IN_T4)을 통해 출력한다.
제1 반도체장치(100)의 제1 수신회로(130)는 제1 입력관통전극(IN_T1)으로부터 내부커맨드(RD)를 입력 받아 제1 내부리드신호(IRD1)를 생성한다. 제1 수신회로(130)는 제3 입력관통전극(IN_T3)으로부터 교정인에이블신호(C_EN)를 입력 받아 제1 내부인에이블신호(C_EN1)를 생성한다. 제1 수신회로(130)는 제4 입력관통전극(IN_T4)으로부터 교정주기신호(C_ROD)를 입력 받아 제1 내부주기신호(C_ROD1)를 생성한다.
제1 반도체장치(100)의 제1 내부회로(140)는 상위코드신호(CDU<1:N>)에 응답하여 설정되는 지연량(D1)으로 제1 내부리드신호(IRD1)를 지연하여 상위스트로브신호(STU)를 생성한다. 상위스트로브신호(STU)는 T1 시점부터 지연량(D1)만큼 지연된 T3 시점에 생성된다.
제1 반도체장치(100)의 제2 송신회로(160)는 상위전달제어신호(TCU<1:3>)에 응답하여 상위스트로브신호(STU)를 제1 출력관통전극(OUT_T1)으로 출력한다.
제2 반도체장치(200)의 제3 수신회로(210)는 제1 입력관통전극(IN_T1)으로부터 내부커맨드(RD)를 입력 받아 제2 내부리드신호(IRD2)를 생성한다. 제3 수신회로(210)는 제3 입력관통전극(IN_T3)으로부터 교정인에이블신호(C_EN)를 입력 받아 제2 내부인에이블신호(C_EN2)를 생성한다. 제3 수신회로(210)는 제4 입력관통전극(IN_T4)으로부터 교정주기신호(C_ROD)를 입력 받아 제2 내부주기신호(C_ROD2)를 생성한다.
제2 반도체장치(200)의 제2 내부회로(220)는 중위코드신호(CDM<1:N>)에 응답하여 설정되는 지연량(D2)으로 제2 내부리드신호(IRD2)를 지연하여 중위스트로브신호(STM)를 생성한다. 중위스트로브신호(STM)는 T1 시점부터 지연량(D2)만큼 지연된 T5 시점에 생성된다.
제2 반도체장치(200)의 제3 송신회로(240)는 중위전달제어신호(TCM<1:3>)에 응답하여 중위스트로브신호(STM)를 제2 출력관통전극(OUT_T2)으로 출력한다.
제3 반도체장치(300)의 제5 수신회로(310)는 제1 입력관통전극(IN_T1)으로부터 내부커맨드(RD)를 입력 받아 제3 내부리드신호(IRD3)를 생성한다. 제5 수신회로(310)는 제3 입력관통전극(IN_T3)으로부터 교정인에이블신호(C_EN)를 입력 받아 제3 내부인에이블신호(C_EN3)를 생성한다. 제5 수신회로(310)는 제4 입력관통전극(IN_T4)으로부터 교정주기신호(C_ROD)를 입력 받아 제3 내부주기신호(C_ROD3)를 생성한다.
제3 반도체장치(300)의 제3 내부회로(320)는 하위코드신호(CDD<1:N>)에 응답하여 설정되는 지연량(D3)으로 제3 내부리드신호(IRD3)를 지연하여 하위스트로브신호(STD)를 생성한다. 하위스트로브신호(STD)는 T1 시점부터 지연량(D3)만큼 지연된 T2 시점에 생성된다.
제3 반도체장치(300)의 제4 송신회로(340)는 하위전달제어신호(TCD<1:3>)에 응답하여 하위스트로브신호(STD)를 제3 출력관통전극(OUT_T3)으로 출력한다.
다음으로, 상위스트로브신호(STU), 중위스트로브신호(STM) 및 하위스트로브신호(STD)의 위상차를 비교하여 내부커맨드(RD)의 입력시점을 조절하는 동작을 설명하면 다음과 같다.
T2 시점에 제1 반도체장치(100)의 제2 수신회로(170)는 제3 출력관통전극(OUT_T3)으로부터 하위스트로브신호(STD)를 입력 받아 로직하이레벨의 제3 상위전달스트로브신호(STU3)를 생성한다. 제1 감지회로(180)의 논리회로(182)는 로직하이레벨의 제3 상위전달스트로브신호(STU3)에 응답하여 로직로우레벨의 제1 합성신호(SUM1)를 생성한다.
T3 시점에 제1 반도체장치(100)의 제2 수신회로(170)는 제1 출력관통전극(OUT_T1)으로부터 상위스트로브신호(STU)를 입력 받아 로직하이레벨의 제1 상위전달스트로브신호(STU1)를 생성한다. 제1 감지회로(180)의 제3 선택전달회로(181)는 칩아이디정보(CID)에 따라 제1 상위전달스트로브신호(STU1)를 제1 선택신호(SEL1)로 출력한다.
T4 시점에 제1 감지회로(180)의 단위지연회로(182)는 T3 시점의 제1 선택신호(SEL1)를 지연하여 로직하이레벨의 제1 지연선택신호(DSEL1)를 생성한다.
T5 시점에 제1 반도체장치(100)의 제2 수신회로(170)는 제2 출력관통전극(OUT_T2)으로부터 중위스트로브신호(STM)를 입력 받아 제2 상위전달스트로브신호(STU2)를 생성한다.
T7 시점에 제1 감지회로(180)의 감지신호생성회로(184)는 로직로우레벨에서 로직하이레벨로 레벨천이하는 제1 합성신호(SUM1)에 응답하여 로직로우레벨의 제1 지연선택신호(DSEL1)를 제1 감지신호(DET1)로 출력한다.
제1 반도체장치(100)의 제1 교정회로(150)는 로직로우레벨의 제1 감지신호(DET1)에 응답하여 상위코드신호(CDU<1:N>)를 카운팅한다.
제1 반도체장치(100)의 제1 내부회로(140)는 증가된 상위코드신호(CDU<1:N>)에 따라 지연량이 증가하여 제1 내부리드신호(IRD1)를 지연함으로써 내부커맨드(RD)의 입력 시점을 조절한다.
즉, 상위스트로브신호(STU), 중위스트로브신호(STM) 및 하위스트로브신호(STD)의 비교결과가 기 설정된 구간 이내이므로 제1 반도체장치(100)는 내부커맨드(RD)의 입력시점을 조절한다. 여기서, 기 설정된 구간은 제1 합성신호(SUM1)가 로직로우레벨로 생성되는 구간으로 설정될 수 있다.
T2 시점에 제2 반도체장치(200)의 제3 수신회로(210)는 제3 출력관통전극(OUT_T3)으로부터 하위스트로브신호(STD)를 입력 받아 로직하이레벨의 제3 중위전달스트로브신호(STM3)를 생성한다. 제2 감지회로(260)의 논리회로(미도시)는 로직하이레벨의 제3 중위전달스트로브신호(STM3)에 응답하여 로직로우레벨의 제2 합성신호(SUM2)를 생성한다.
T3 시점에 제2 반도체장치(200)의 제3 수신회로(210)는 제1 출력관통전극(OUT_T1)으로부터 상위스트로브신호(STU)를 입력 받아 로직하이레벨의 제1 중위전달스트로브신호(STM1)를 생성한다.
T5 시점에 제2 반도체장치(200)의 제2 수신회로(250)는 제2 출력관통전극(OUT_T2)으로부터 중위스트로브신호(STM)를 입력 받아 제2 중위전달스트로브신호(STM2)를 생성한다. 제2 감지회로(260)는 칩아이디정보(CID)에 따라 제2 중위전달스트로브신호(STM2)를 제2 선택신호(SEL2)로 출력한다.
T6 시점에 제2 감지회로(260)는 T5 시점의 제2 선택신호(SEL2)를 지연하여 로직하이레벨의 제2 지연선택신호(DSEL2)를 생성한다.
T7 시점에 제2 감지회로(260)의 감지신호생성회로(미도시)는 로직로우레벨에서 로직하이레벨로 레벨천이하는 제2 합성신호(SUM2)에 응답하여 로직하이레벨의 제2 지연선택신호(DSEL2)를 제2 감지신호(DET2)로 출력한다.
제2 반도체장치(200)의 제2 교정회로(230)는 로직하이레벨의 제2 감지신호(DET2)에 응답하여 중위코드신호(CDM<1:N>)를 카운팅하지 않는다.
제2 반도체장치(200)의 제2 내부회로(220)는 중위코드신호(CDM<1:N>)에 따라 지연량이 증가되지 않는다.
즉, 상위스트로브신호(STU), 중위스트로브신호(STM) 및 하위스트로브신호(STD)의 비교결과가 기 설정된 구간 이상이므로 제2 반도체장치(200)는 내부커맨드(RD)의 입력시점을 조절하지 않는다. 여기서, 기 설정된 구간은 제2 합성신호(SUM2)가 로직로우레벨로 생성되는 구간으로 설정될 수 있다.
도 8을 참고하여 본 발명의 일 실시예에 따른 집적회로의 교정동작을 설명하되 제2 반도체장치(200)의 내부지연량이 정상인 경우를 예를 들어 설명하면 다음과 같다.
T11 시점에 제1 반도체장치(100)의 제어회로(110)는 부트업동작 이후 로직로우레벨로 디스에이블되는 부트업신호(BTEN)에 응답하여 인에이블되는 교정인에이블신호(C_EN)를 생성한다. 제어회로(110)는 교정인에이블신호(C_EN)에 응답하여 인에이블되는 내부커맨드(RD)를 생성한다. 제어회로(110)는 교정인에이블신호(C_EN)에 응답하여 토글링되는 교정주기신호(C_ROD)를 생성한다.
제1 반도체장치(100)의 제1 내부회로(140)는 T11 시점으로부터 내부지연량(D1) 만큼 지연된 시점에 상위스트로브신호(STU)를 생성한다.
제2 반도체장치(200)의 제2 내부회로(220)는 T11 시점으로부터 내부지연량(D2) 만큼 지연된 시점에 중위스트로브신호(STM)를 생성한다.
제3 반도체장치(300)의 제3 내부회로(320)는 T11 시점으로부터 내부지연량(D3) 만큼 지연된 시점에 하위스트로브신호(STD)를 생성한다.
T12 시점에 제1 반도체장치(100)의 제1 감지회로(180)는 상위스트로브신호(STU)로부터 생성되는 제1 상위스트로브신호(STU1), 중위스트로브신호(STM)로부터 생성되는 제2 상위스트로브신호(STU2) 및 하위스트로브신호(STD)로부터 생성되는 제3 상위스트로브신호(STU3)의 위상차를 감지하여 로직로우레벨의 제1 감지신호(DET1)를 생성한다.
제2 반도체장치(200)의 제2 감지회로(260)는 상위스트로브신호(STU)로부터 생성되는 제1 중위스트로브신호(STM1), 중위스트로브신호(STM)로부터 생성되는 제2 중위스트로브신호(STM2) 및 하위스트로브신호(STD)로부터 생성되는 제3 중위스트로브신호(STM3)의 위상차를 감지하여 로직하이레벨의 제2 감지신호(DET2)를 생성한다.
제3 반도체장치(300)의 제3 감지회로(360)는 상위스트로브신호(STU)로부터 생성되는 제1 하위스트로브신호(STD1), 중위스트로브신호(STM)로부터 생성되는 제2 하위스트로브신호(STD2) 및 하위스트로브신호(STD)로부터 생성되는 제3 하위스트로브신호(STD3)의 위상차를 감지하여 로직로우레벨의 제3 감지신호(DET3)를 생성한다.
여기서, 제1 감지신호(DET1), 제2 감지신호(DET2) 및 제3 감지신호(DET3)의 생성동작은 도 7을 참고하여 설명하였으므로 구체적인 동작 설명은 생략한다.
T13 시점에 제1 반도체장치(100)의 제1 교정회로(150)는 교정주기신호(C_ROD)의 폴링엣지에 로직로우레벨의 제1 감지신호(DET1)에 응답하여 상위코드신호(CDU<1:N>)를 카운팅한다.
제1 반도체장치(100)의 제1 내부회로(140)는 증가된 상위코드신호(CDU<1:N>)에 따라 지연량이 'A1' 만큼 증가된다.
제2 반도체장치(200)의 제2 교정회로(230)는 교정주기신호(C_ROD)의 폴링엣지에 로직하이레벨의 제2 감지신호(DET2)에 응답하여 중위코드신호(CDM<1:N>)를 카운팅하지 않는다.
제2 반도체장치(200)의 제2 내부회로(220)는 중위코드신호(CDM<1:N>)에 따라 지연량이 증가되지 않는다.
제3 반도체장치(300)의 제3 교정회로(330)는 교정주기신호(C_ROD)의 폴링엣지에 로직로우레벨의 제3 감지신호(DET3)에 응답하여 하위코드신호(CDD<1:N>)를 카운팅한다.
제3 반도체장치(300)의 제3 내부회로(320)는 증가된 하위코드신호(CDD<1:N>)에 따라 지연량이 'A1' 만큼 증가된다.
T14 시점에 제1 반도체장치(100)의 제어회로(110)는 교정인에이블신호(C_EN)에 응답하여 내부커맨드(RD)를 생성한다. 제어회로(110)는 교정인에이블신호(C_EN)에 응답하여 토글링되는 교정주기신호(C_ROD)를 생성한다.
제1 반도체장치(100)의 제1 내부회로(140)는 T14 시점으로부터 내부지연량(D1)과 앞서 설명한 지연량(A1)만큼 지연된 시점에 상위스트로브신호(STU)를 생성한다.
제2 반도체장치(200)의 제2 내부회로(220)는 T14 시점으로부터 내부지연량(D2) 만큼 지연된 시점에 중위스트로브신호(STM)를 생성한다.
제3 반도체장치(300)의 제3 내부회로(320)는 T11 시점으로부터 내부지연량(D3)과 앞서 설명한 지연량(A1)만큼 지연된 시점에 하위스트로브신호(STD)를 생성한다.
T15 시점에 제1 반도체장치(100)의 제1 감지회로(180)는 상위스트로브신호(STU)로부터 생성되는 제1 상위스트로브신호(STU1), 중위스트로브신호(STM)로부터 생성되는 제2 상위스트로브신호(STU2) 및 하위스트로브신호(STD)로부터 생성되는 제3 상위스트로브신호(STU3)의 위상차를 감지하여 로직하이레벨의 제1 감지신호(DET1)를 생성한다.
제2 반도체장치(200)의 제2 감지회로(260)는 상위스트로브신호(STU)로부터 생성되는 제1 중위스트로브신호(STM1), 중위스트로브신호(STM)로부터 생성되는 제2 중위스트로브신호(STM2) 및 하위스트로브신호(STD)로부터 생성되는 제3 중위스트로브신호(STM3)의 위상차를 감지하여 로직하이레벨의 제2 감지신호(DET2)를 생성한다.
제3 반도체장치(300)의 제3 감지회로(360)는 상위스트로브신호(STU)로부터 생성되는 제1 하위스트로브신호(STD1), 중위스트로브신호(STM)로부터 생성되는 제2 하위스트로브신호(STD2) 및 하위스트로브신호(STD)로부터 생성되는 제3 하위스트로브신호(STD3)의 위상차를 감지하여 로직로우레벨의 제3 감지신호(DET3)를 생성한다.
T16 시점에 제1 반도체장치(100)의 제1 교정회로(150)는 교정주기신호(C_ROD)의 폴링엣지에 로직하이레벨의 제1 감지신호(DET1)에 응답하여 상위코드신호(CDU<1:N>)를 카운팅하지 않는다.
제1 반도체장치(100)의 제1 내부회로(140)는 상위코드신호(CDU<1:N>)에 따라 지연량이 증가되지 않는다.
제2 반도체장치(200)의 제2 교정회로(230)는 교정주기신호(C_ROD)의 폴링엣지에 로직하이레벨의 제2 감지신호(DET2)에 응답하여 중위코드신호(CDM<1:N>)를 카운팅하지 않는다.
제2 반도체장치(200)의 제2 내부회로(220)는 중위코드신호(CDM<1:N>)에 따라 지연량이 증가되지 않는다.
제3 반도체장치(300)의 제3 교정회로(330)는 교정주기신호(C_ROD)의 폴링엣지에 로직로우레벨의 제3 감지신호(DET3)에 응답하여 하위코드신호(CDD<1:N>)를 카운팅한다.
제3 반도체장치(300)의 제3 내부회로(320)는 증가된 하위코드신호(CDD<1:N>)에 따라 지연량이 'A1' 만큼 증가된다.
T17 시점에 제1 반도체장치(100)의 제어회로(110)는 교정인에이블신호(C_EN)에 응답하여 내부커맨드(RD)를 생성한다. 제어회로(110)는 교정인에이블신호(C_EN)에 응답하여 토글링되는 교정주기신호(C_ROD)를 생성한다.
제1 반도체장치(100)의 내부회로(140)는 T17 시점으로부터 내부지연량(D1)과 앞서 설명한 지연량(A1)만큼 지연된 시점에 상위스트로브신호(STU)를 생성한다.
제2 반도체장치(200)의 내부회로(220)는 T17 시점으로부터 내부지연량(D2) 만큼 지연된 시점에 중위스트로브신호(STM)를 생성한다.
제3 반도체장치(300)의 내부회로(320)는 T17 시점으로부터 내부지연량(D3)과 앞서 설명한 지연량(A2)만큼 지연된 시점에 하위스트로브신호(STD)를 생성한다. 지연량(A2)는 앞서 설명한 지연량(A1)의 2배를 의미한다.
T18 시점에 제1 반도체장치(100)의 제1 감지회로(180)는 상위스트로브신호(STU)로부터 생성되는 제1 상위스트로브신호(STU1), 중위스트로브신호(STM)로부터 생성되는 제2 상위스트로브신호(STU2) 및 하위스트로브신호(STD)로부터 생성되는 제3 상위스트로브신호(STU3)의 위상차를 감지하여 로직하이레벨의 제1 감지신호(DET1)를 생성한다.
제2 반도체장치(200)의 제2 감지회로(260)는 상위스트로브신호(STU)로부터 생성되는 제1 중위스트로브신호(STM1), 중위스트로브신호(STM)로부터 생성되는 제2 중위스트로브신호(STM2) 및 하위스트로브신호(STD)로부터 생성되는 제3 중위스트로브신호(STM3)의 위상차를 감지하여 로직하이레벨의 제2 감지신호(DET2)를 생성한다.
제3 반도체장치(300)의 제3 감지회로(360)는 상위스트로브신호(STU)로부터 생성되는 제1 하위스트로브신호(STD1), 중위스트로브신호(STM)로부터 생성되는 제2 하위스트로브신호(STD2) 및 하위스트로브신호(STD)로부터 생성되는 제3 하위스트로브신호(STD3)의 위상차를 감지하여 로직하이레벨의 제3 감지신호(DET3)를 생성한다.
이후, 제1 반도체장치(100)의 제1 교정회로(150)는 교정주기신호(C_ROD)의 폴링엣지에 로직하이레벨의 제1 감지신호(DET1)에 응답하여 상위코드신호(CDU<1:N>)를 카운팅하지 않는다.
제1 반도체장치(100)의 제1 내부회로(140)는 상위코드신호(CDU<1:N>)에 따라 지연량이 증가되지 않는다.
제2 반도체장치(200)의 제2 교정회로(230)는 교정주기신호(C_ROD)의 폴링엣지에 로직하이레벨의 제2 감지신호(DET2)에 응답하여 중위코드신호(CDM<1:N>)를 카운팅하지 않는다.
제2 반도체장치(200)의 제2 내부회로(220)는 중위코드신호(CDM<1:N>)에 따라 지연량이 증가되지 않는다.
제3 반도체장치(300)의 제3 교정회로(330)는 교정주기신호(C_ROD)의 폴링엣지에 로직하이레벨의 제3 감지신호(DET3)에 응답하여 하위코드신호(CDD<1:N>)를 카운팅하지 않는다.
제3 반도체장치(300)의 제3 내부회로(320)는 하위코드신호(CDD<1:N>)에 따라 지연량이 증가되지 않는다.
이와 같은 본 발명의 일 실시예에 따른 집적회로는 적층되는 반도체장치들의 내부지연량에 따라 생성되는 스트로브신호들의 위상을 비교하고, 비교결과에 따라 내부커맨드의 입력시점을 각각 조절함으로써 반도체장치들의 스큐차이를 보상할 수 있다.
앞서, 도 1 내지 도 8에서 살펴본 집적회로는 메모리시스템, 그래픽시스템, 컴퓨팅시스템 및 모바일시스템 등을 포함하는 전자시스템에 적용될 수 있다. 예를 들어, 도 9를 참고하면 본 발명의 일 실시예에 따른 전자시스템(1000)은 데이터저장부(1001), 메모리컨트롤러(1002), 버퍼메모리(1003) 및 입출력인터페이스(1004)를 포함할 수 있다.
데이터저장부(1001)는 메모리컨트롤러(1002)로부터의 제어신호에 따라 메모리컨트롤러(1002)로부터 인가되는 데이터를 저장하고 저장된 데이터를 판독하여 메모리컨트롤러(1002)에 출력한다. 데이터저장부(1001)는 도 1에 도시된 제1 반도체장치(100), 제2 반도체장치(200) 및 제3 반도체장치(300)를 포함할 수 있다. 한편, 데이터저장부(1001)는 전원이 차단되어도 데이터를 잃지 않고 계속 저장할 수 있는 비휘발성 메모리를 포함할 수 있다. 비휘발성 메모리는 플래쉬 메모리(Nor Flash Memory, NAND Flash Memory), 상변환 메모리(Phase Change Random Access Memory; PRAM), 저항 메모리(Resistive Random Access Memory;RRAM), 스핀 주입자화반전 메모리(Spin Transfer Torque Random Access Memory; STTRAM), 자기메모리(Magnetic Random Access Memory; MRAM)로 구현될 수 있다.
메모리컨트롤러(1002)는 입출력인터페이스(1004)를 통해 외부기기(호스트 장치)로부터 인가되는 명령어를 디코딩하고 디코딩된 결과에 따라 데이터저장부(1001) 및 버퍼메모리(1003)에 대한 데이터 입출력을 제어한다.
도 8에서는 메모리컨트롤러(1002)가 하나의 블록으로 표시되었으나, 메모리컨트롤러(1002)는 비휘발성 메모리를 제어하기 위한 컨트롤러와 휘발성 메모리인 버퍼메모리(1003)를 제어하기 위한 컨트롤러가 독립적으로 구성될 수 있다. 버퍼메모리(1003)는 메모리컨트롤러(1002)에서 처리할 데이터 즉 데이터저장부(1001)에 입출력되는 데이터를 임시적으로 저장할 수 있다. 버퍼메모리(1003)는 제어신호에 따라 메모리컨트롤러(1002)에서 인가되는 데이터를 저장할 수 있다. 버퍼메모리(1003)는 저장된 데이터를 판독하여 메모리컨트롤러(1002)에 출력한다. 버퍼메모리(1003)는 DRAM(Dynamic Random Access Memory), Mobile DRAM, SRAM(Static Random Access Memory) 등의 휘발성 메모리를 포함할 수 있다.
입출력인터페이스(1004)는 메모리컨트롤러(1002)와 외부기기(호스트) 사이의 물리적 연결을 제공하여 메모리컨트롤러(1002)가 외부기기로부터 데이터 입출력을 위한 제어신호를 수신하고 외부기기와 데이터를 교환할 수 있도록 해준다. 입출력인터페이스(1004)는 USB, MMC, PCI-E, SAS, SATA, PATA, SCSI, ESDI, 및 IDE 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 포함할 수 있다.
전자시스템(1000)은 호스트 장치의 보조 기억장치 또는 외부 저장장치로 사용될 수 있다. 전자시스템(1000)은 고상 디스크(Solid State Disk; SSD), USB 메모리(Universal Serial Bus Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등을 포함할 수 있다.
100. 제1 반도체장치 110. 제어회로
111. 커맨드디코더 112. 어드레스디코더
113. 교정제어회로 120. 제1 송신회로
130. 제1 수신회로 140. 제1 내부회로
141. 지연회로 142. 메모리회로
150. 제1 교정회로 151. 송신제어회로
152. 코드생성회로 160. 제2 송신회로
170. 제2 수신회로 180. 제1 감지회로
181. 제3 선택전달회로 182. 단위지연회로
183. 논리회로 184. 감지신호생성회로
200. 제2 반도체장치 210. 제3 수신회로
220. 제2 내부회로 230. 제2 교정회로
240. 제3 송신회로 250. 제4 수신회로
260. 제2 감지회로 300. 제3 반도체장치
310. 제5 수신회로 320. 제3 내부회로
330. 제3 교정회로 340. 제4 송신회로
350. 제6 수신회로 360. 제3 감지회로
1411. 내부지연회로 1412. 제1 선택전달회로
1413. 입력제어신호생성회로 1414. 출력제어신호생성회로
1415. 래치회로 1416. 제2 선택전달회로

Claims (25)

  1. 커맨드로부터 생성되는 내부커맨드를 제1 입력관통전극를 통해 출력하고, 상기 내부커맨드로부터 생성되는 상위스트로브신호를 제1 출력관통전극으로 출력하며, 제2 출력관통전극을 통해 수신되는 하위스트로브신호와 상기 상위스트로브신호의 위상차를 감지하여 상기 내부커맨드의 입력시점을 조절하는 제1 반도체장치; 및
    상기 제1 입력관통전극을 통해 상기 내부커맨드를 수신하고, 상기 내부커맨드로부터 상기 하위스트로브신호를 생성하여 상기 제2 출력관통전극으로 출력하며, 상기 제1 출력관통전극을 통해 수신되는 상위스트로브신호와 상기 하위스트로브신호의 위상차를 감지하여 상기 내부커맨드의 입력시점을 조절하는 제2 반도체장치를 포함하는 집적회로.
  2. 제 1 항에 있어서, 상기 제1 반도체장치 및 상기 제2 반도체장치는 상기 상위스트로브신호와 상기 하위스트로브신호의 위상 비교결과가 기 설정된 구간 이내인 경우 상기 내부커맨드를 소정구간 지연하는 집적회로.
  3. 제 1 항에 있어서, 상기 제1 반도체장치는
    부트업동작 이후 인에이블되는 교정인에이블신호를 생성하고, 상기 교정인에이블신호가 인에이블되는 경우 인에이블되는 상기 내부커맨드 및 상기 교정인에이블신호가 인에이블되는 경우 토글링되는 교정주기신호를 생성하는 제어회로;
    상기 내부커맨드를 상기 제1 입력관통전극을 통해 출력하고, 상기 교정인에이블신호를 제2 입력관통전극을 통해 출력하며, 상기 교정주기신호를 제3 입력관통전극을 통해 출력하는 제1 송신회로;
    상기 내부커맨드를 입력 받아 제1 내부리드신호를 생성하고, 상기 교정인에이블신호를 입력 받아 제1 내부인에이블신호를 생성하며, 상기 교정주기신호를 입력 받아 제1 내부주기신호를 생성하는 제1 수신회로;
    상위코드신호에 응답하여 설정되는 지연량으로 상기 제1 내부리드신호를 지연하여 상기 상위스트로브신호를 생성하는 제1 내부회로;
    상기 제1 내부인에이블신호, 상기 제1 내부주기신호 및 제1 감지신호에 응답하여 카운팅되는 상기 상위코드신호 및 상위전달제어신호를 생성하는 제1 교정회로;
    상기 상위전달제어신호에 응답하여 상기 상위스트로브신호를 상기 제1 출력관통전극으로 출력하는 제2 송신회로;
    상기 상위스트로브신호를 입력 받아 제1 상위전달스트로브신호를 생성하고 상기 하위스트로브신호를 입력 받아 제2 상위전달스트로브신호를 생성하는 제2 수신회로; 및
    상기 제1 상위전달스트로브신호와 상기 제2 상위전달스트로브신호의 위상을 비교하여 상기 제1 감지신호를 생성하는 제1 감지회로를 포함하는 집적회로.
  4. 제 3 항에 있어서, 상기 제어회로는
    상기 커맨드 및 상기 교정인에이블신호에 응답하여 인에이블되는 상기 내부커맨드를 생성하는 커맨드디코더; 및
    부트업신호 및 클럭에 응답하여 인에이블되는 상기 교정인에이블신호 및 상기 부트업신호 및 상기 클럭에 응답하여 토글링되는 상기 교정주기신호를 생성하는 교정제어회로를 포함하는 집적회로.
  5. 제 3 항에 있어서, 상기 제1 내부회로는
    상기 상위코드신호의 조합에 따라 설정되는 지연량으로 상기 제1 내부리드신호를 지연하여 제1 출력인에이블신호를 생성하는 제1 지연회로; 및
    상기 제1 출력인에이블신호에 응답하여 인에이블되는 상기 상위스트로브신호를 생성하는 제1 메모리회로를 포함하는 집적회로.
  6. 제 5 항에 있어서, 상기 제1 지연회로는
    상기 상위코드신호에 따라 설정되는 지연량으로 상기 제1 내부리드신호를 지연하여 제1 지연신호를 생성하는 제1 내부지연회로; 및
    상기 제1 감지신호에 응답하여 상기 제1 내부리드신호 또는 상기 제1 지연신호 중 어느 하나를 상기 제1 출력인에이블신호로 출력하는 제1 선택전달회로를 포함하는 집적회로.
  7. 제 3 항에 있어서, 상기 제1 교정회로는
    상기 제1 내부인에이블신호 및 칩아이디정보에 응답하여 상기 상위전달제어신호를 생성하는 제1 송신제어회로; 및
    상기 제1 내부주기신호 및 상기 제1 감지신호에 응답하여 카운팅되는 상기 상위코드신호를 생성하는 제1 코드생성회로를 포함하는 집적회로.
  8. 제 3 항에 있어서, 상기 제1 감지회로는
    칩아이디정보에 응답하여 상기 제1 상위전달스트로브신호 또는 상기 제2 상위전달스트로브신호 중 어느 하나를 제1 선택신호로 출력하는 제2 선택전달회로;
    상기 제1 선택신호를 지연하여 제1 지연선택신호를 생성하는 제1 단위지연회로;
    상기 제1 상위전달스트로브신호 및 상기 제2 상위전달스트로브신호를 합성하여 제1 합성신호를 생성하는 제1 논리회로; 및
    상기 제1 합성신호에 응답하여 상기 제1 지연선택신호를 상기 제1 감지신호로 출력하는 제1 감지신호생성회로를 포함하는 집적회로.
  9. 제 1 항에 있어서, 상기 제2 반도체장치는
    상기 내부커맨드를 입력 받아 제2 내부리드신호를 생성하고, 교정인에이블신호를 입력 받아 제2 내부인에이블신호를 생성하며, 교정주기신호를 입력 받아 제2 내부주기신호를 생성하는 제3 수신회로;
    하위코드신호에 응답하여 설정되는 지연량으로 상기 제2 내부리드신호를 지연하여 상기 하위스트로브신호를 생성하는 제2 내부회로;
    상기 제2 내부인에이블신호, 상기 제2 내부주기신호 및 제2 감지신호에 응답하여 카운팅되는 상기 하위코드신호 및 하위전달제어신호를 생성하는 제2 교정회로; 및
    상기 하위전달제어신호에 응답하여 상기 하위스트로브신호를 상기 제2 출력관통전극으로 출력하는 제3 송신회로;
    상기 상위스트로브신호를 입력 받아 제1 하위전달스트로브신호를 생성하고 상기 하위스트로브신호를 입력 받아 제2 하위전달스트로브신호를 생성하는 제4 수신회로; 및
    상기 제1 하위전달스트로브신호와 상기 제2 하위전달스트로브신호의 위상을 비교하여 상기 제2 감지신호를 생성하는 제2 감지회로를 포함하는 집적회로.
  10. 제 9 항에 있어서, 상기 제2 내부회로는
    상기 하위코드신호의 조합에 따라 설정되는 지연량으로 상기 제2 내부리드신호를 지연하여 제2 출력인에이블신호를 생성하는 제2 지연회로; 및
    상기 제2 출력인에이블신호에 응답하여 인에이블되는 상기 하위스트로브신호를 생성하는 제2 메모리회로를 포함하는 집적회로.
  11. 제 10 항에 있어서, 상기 제2 지연회로는
    상기 하위코드신호에 따라 설정되는 지연량으로 상기 제2 내부리드신호를 지연하여 제2 지연신호를 생성하는 제2 내부지연회로; 및
    상기 제2 감지신호에 응답하여 상기 제2 내부리드신호 또는 상기 제2 지연신호 중 어느 하나를 상기 제2 출력인에이블신호로 출력하는 제3 선택전달회로를 포함하는 집적회로.
  12. 제 9 항에 있어서, 상기 제2 교정회로는
    상기 제2 내부인에이블신호 및 칩아이디정보에 응답하여 상기 하위전달제어신호를 생성하는 제2 송신제어회로; 및
    상기 제2 내부주기신호 및 상기 제2 감지신호에 응답하여 카운팅되는 상기 하위코드신호를 생성하는 제2 코드생성회로를 포함하는 집적회로.
  13. 제 9 항에 있어서, 상기 제2 감지회로는
    칩아이디정보에 응답하여 상기 제1 하위전달스트로브신호 또는 상기 제2 하위전달스트로브신호 중 어느 하나를 제2 선택신호로 출력하는 제4 선택전달회로;
    상기 제2 선택신호를 지연하여 제2 지연선택신호를 생성하는 제2 단위지연회로;
    상기 제1 하위전달스트로브신호 및 상기 제2 하위전달스트로브신호를 합성하여 제2 합성신호를 생성하는 제2 논리회로; 및
    상기 제2 합성신호에 응답하여 상기 제2 지연선택신호를 상기 제2 감지신호로 출력하는 제2 감지신호생성회로를 포함하는 집적회로.
  14. 제1 입력관통전극을 통해 내부커맨드를 수신하고, 상기 내부커맨드로부터 상위스트로브신호를 생성하여 제1 출력관통전극으로 출력하며, 제2 출력관통전극을 통해 수신되는 하위스트로브신호와 상기 상위스트로브신호의 위상차를 감지하여 상기 내부커맨드의 입력시점을 조절하는 제1 반도체장치; 및
    상기 제1 입력관통전극을 통해 상기 내부커맨드를 수신하고, 상기 내부커맨드로부터 상기 하위스트로브신호를 생성하여 상기 제2 출력관통전극으로 출력하며, 상기 제1 출력관통전극을 통해 수신되는 상기 상위스트로브신호와 상기 하위스트로브신호의 위상차를 감지하여 상기 내부커맨드의 입력시점을 조절하는 제2 반도체장치를 포함하는 집적회로.
  15. 제 14 항에 있어서, 상기 제1 반도체장치 및 상기 제2 반도체장치는 상기 상위스트로브신호와 상기 하위스트로브신호의 위상 비교결과가 기 설정된 구간 이내인 경우 상기 내부커맨드를 소정구간 지연하는 집적회로.
  16. 제 14 항에 있어서, 상기 제1 반도체장치는
    상기 내부커맨드를 입력 받아 제1 내부리드신호를 생성하고, 제2 입력관통전극을 통해 교정인에이블신호를 입력 받아 제1 내부인에이블신호를 생성하며, 제3 입력관통전극을 통해 교정주기신호를 입력 받아 제1 내부주기신호를 생성하는 제1 수신회로;
    상위코드신호에 응답하여 설정되는 지연량으로 상기 제1 내부리드신호를 지연하여 상기 상위스트로브신호를 생성하는 제1 내부회로;
    상기 제1 내부인에이블신호, 상기 제1 내부주기신호 및 제1 감지신호에 응답하여 카운팅되는 상기 상위코드신호 및 상위전달제어신호를 생성하는 제1 교정회로;
    상기 상위전달제어신호에 응답하여 상기 상위스트로브신호를 상기 제1 출력관통전극으로 출력하는 제1 송신회로;
    상기 상위스트로브신호를 입력 받아 제1 상위전달스트로브신호를 생성하고 상기 하위스트로브신호를 입력 받아 제2 상위전달스트로브신호를 생성하는 제2 수신회로; 및
    상기 제1 상위전달스트로브신호와 상기 제2 상위전달스트로브신호의 위상을 비교하여 상기 제1 감지신호를 생성하는 제1 감지회로를 포함하는 집적회로.
  17. 제 16 항에 있어서, 상기 제1 내부회로는
    상기 상위코드신호의 조합에 따라 설정되는 지연량으로 상기 제1 내부리드신호를 지연하여 제1 출력인에이블신호를 생성하는 제1 지연회로; 및
    상기 제1 출력인에이블신호에 응답하여 인에이블되는 상기 상위스트로브신호를 생성하는 제1 메모리회로를 포함하는 집적회로.
  18. 제 17 항에 있어서, 상기 제1 지연회로는
    상기 상위코드신호에 따라 설정되는 지연량으로 상기 제1 내부리드신호를 지연하여 제1 지연신호를 생성하는 제1 내부지연회로; 및
    상기 제1 감지신호에 응답하여 상기 제1 내부리드신호 또는 상기 제1 지연신호 중 어느 하나를 상기 제1 출력인에이블신호로 출력하는 제1 선택전달회로를 포함하는 집적회로.
  19. 제 16 항에 있어서, 상기 제1 교정회로는
    상기 제1 내부인에이블신호 및 칩아이디정보에 응답하여 상기 상위전달제어신호를 생성하는 제1 송신제어회로; 및
    상기 제1 내부주기신호 및 상기 제1 감지신호에 응답하여 카운팅되는 상기 상위코드신호를 생성하는 제1 코드생성회로를 포함하는 집적회로.
  20. 제 16 항에 있어서, 상기 제1 감지회로는
    칩아이디정보에 응답하여 상기 제1 상위전달스트로브신호 또는 상기 제2 상위전달스트로브신호 중 어느 하나를 제1 선택신호로 출력하는 제2 선택전달회로;
    상기 제1 선택신호를 지연하여 제1 지연선택신호를 생성하는 제1 단위지연회로;
    상기 제1 상위전달스트로브신호 및 상기 제2 상위전달스트로브신호를 합성하여 제1 합성신호를 생성하는 제1 논리회로; 및
    상기 제1 합성신호에 응답하여 상기 제1 지연선택신호를 상기 제1 감지신호로 출력하는 제1 감지신호생성회로를 포함하는 집적회로.
  21. 제 14 항에 있어서, 상기 제2 반도체장치는
    상기 내부커맨드를 입력 받아 제2 내부리드신호를 생성하고, 제2 입력관통전극을 통해 교정인에이블신호를 입력 받아 제2 내부인에이블신호를 생성하며, 제3 입력관통전극을 통해 교정주기신호를 입력 받아 제2 내부주기신호를 생성하는 제3 수신회로;
    하위코드신호에 응답하여 설정되는 지연량으로 상기 제2 내부리드신호를 지연하여 상기 하위스트로브신호를 생성하는 제2 내부회로;
    상기 제2 내부인에이블신호, 상기 제2 내부주기신호 및 제2 감지신호에 응답하여 카운팅되는 상기 하위코드신호 및 하위전달제어신호를 생성하는 제2 교정회로; 및
    상기 하위전달제어신호에 응답하여 상기 하위스트로브신호를 상기 제2 출력관통전극으로 출력하는 제2 송신회로;
    상기 상위스트로브신호를 입력 받아 제1 하위전달스트로브신호를 생성하고 상기 하위스트로브신호를 입력 받아 제2 하위전달스트로브신호를 생성하는 제4 수신회로; 및
    상기 제1 하위전달스트로브신호와 상기 제2 하위전달스트로브신호의 위상을 비교하여 상기 제2 감지신호를 생성하는 제2 감지회로를 포함하는 집적회로.
  22. 제 21 항에 있어서, 상기 제2 내부회로는
    상기 하위코드신호의 조합에 따라 설정되는 지연량으로 상기 제2 내부리드신호를 지연하여 제2 출력인에이블신호를 생성하는 제2 지연회로; 및
    상기 제2 출력인에이블신호에 응답하여 인에이블되는 상기 하위스트로브신호를 생성하는 제2 메모리회로를 포함하는 집적회로.
  23. 제 22 항에 있어서, 상기 제2 지연회로는
    상기 하위코드신호에 따라 설정되는 지연량으로 상기 제2 내부리드신호를 지연하여 제2 지연신호를 생성하는 제2 내부지연회로; 및
    상기 제2 감지신호에 응답하여 상기 제2 내부리드신호 또는 상기 제2 지연신호 중 어느 하나를 상기 제2 출력인에이블신호로 출력하는 제3 선택전달회로를 포함하는 집적회로.
  24. 제 21 항에 있어서, 상기 제2 교정회로는
    상기 제2 내부인에이블신호 및 칩아이디정보에 응답하여 상기 하위전달제어신호를 생성하는 제2 송신제어회로; 및
    상기 제2 내부주기신호 및 상기 제2 감지신호에 응답하여 카운팅되는 상기 하위코드신호를 생성하는 제2 코드생성회로를 포함하는 집적회로.
  25. 제 21 항에 있어서, 상기 제2 감지회로는
    칩아이디정보에 응답하여 상기 제1 하위전달스트로브신호 또는 상기 제2 하위전달스트로브신호 중 어느 하나를 제2 선택신호로 출력하는 제4 선택전달회로;
    상기 제2 선택신호를 지연하여 제2 지연선택신호를 생성하는 제2 단위지연회로;
    상기 제1 하위전달스트로브신호 및 상기 제2 하위전달스트로브신호를 합성하여 제2 합성신호를 생성하는 제2 논리회로; 및
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