KR102394727B1

KR102394727B1 - 반도체시스템

Info

Publication number: KR102394727B1
Application number: KR1020170170087A
Authority: KR
Inventors: 김웅래
Original assignee: 에스케이하이닉스 주식회사
Priority date: 2017-12-12
Filing date: 2017-12-12
Publication date: 2022-05-09
Also published as: CN109920469A; KR20190069805A; US20190180839A1; CN109920469B; US10665318B2

Abstract

반도체시스템은 테스트모드 시 제1 테스트데이터가 지연된 지연량에 따라 제1 랭크코드를 생성하고, 에러발생정보를 포함하는 제1 에러코드를 생성하는 제1 랭크 및 상기 테스트모드 시 제2 테스트데이터가 지연된 지연량에 따라 제2 랭크코드를 생성하고, 에러발생정보를 포함하는 제2 에러코드를 생성하는 제2 랭크를 포함하는 제1 반도체장치 및 상기 제1 및 제2 랭크코드와 상기 제1 및 제2 에러코드의 로직레벨 조합에 따라 상기 제1 랭크 및 상기 제2 랭크의 동작 우선순위를 설정하는 제2 반도체장치를 포함한다.

Description

반도체시스템{SEMICONDUCTOR SYSTEM}

본 발명은 다수의 랭크에 대한 동작 우선순위를 설정하는 반도체시스템에 관한 것이다.

최근 반도체장치의 동작속도를 증가시키기 위해 클럭 사이클(cycle)마다 4비트 또는 8비트의 데이터를 입/출력하는 DDR2, DDR3 방식 등이 사용되고 있다. 데이터의 입/출력 속도가 빨라지는 경우 데이터가 전송되는 과정 중 발생되는 오류의 발생 확률도 증가 되므로, 데이터 전송의 신뢰성을 보장하기 위한 별도의 장치와 방법이 추가적으로 요구되고 있다.

데이터 전송시마다 오류 발생 여부를 확인할 수 있는 오류코드를 생성하여 데이터와 함께 전송함으로써, 데이터 전송의 신뢰성을 보장하는 방법을 사용하고 있다. 오류코드에는 발생한 오류를 검출할 수 있는 오류검출코드(Error Detection Code, EDC)와, 오류 발생시 이를 자체적으로 정정할 수 있는 오류정정코드(Error Correction Code, ECC) 등이 있다.

한편, 반도체장치에 사용되는 트랜지스터들은 외부 및 내부 요인에 따라 전류 특성 차이가 발생하게 된다. 예를 들어 게이트 절연막의 두께, 폭/길이(W/L), 시트저항(sheet resistance) 및 문턱 전압(Vth: threshold voltage) 등의 변동에 의하여 트랜지스터의 전류 특성이 변화한다. 이러한 전류 특성에 영향을 주는 요인은 공정(precess), 전압(voltage) 및 온도(temperature)등과 같은 PVT특성 변화가 대표적이며, 이와 같은 PVT특성 변화는 반도체장치의 노후(aging)현상에 의해 나타날 수 있다. 본 발명의 배경기술은 한국 등록 특허 KR10-1366960 에 개시되어 있다.

본 발명은 다수 랭크에 대한 PVT특성 변화량 및 에러발생량을 감지하고, 감지결과에 따라 다수 랭크에 대한 동작 우선순위를 설정하는 반도체시스템을 제공한다.

이를 위해 본 발명은 테스트모드 시 제1 테스트데이터가 지연된 지연량에 따라 제1 랭크코드를 생성하고, 에러발생정보를 포함하는 제1 에러코드를 생성하는 제1 랭크 및 상기 테스트모드 시 제2 테스트데이터가 지연된 지연량에 따라 제2 랭크코드를 생성하고, 에러발생정보를 포함하는 제2 에러코드를 생성하는 제2 랭크를 포함하는 제1 반도체장치 및 상기 제1 및 제2 랭크코드와 상기 제1 및 제2 에러코드의 로직레벨 조합에 따라 상기 제1 랭크 및 상기 제2 랭크의 동작 우선순위를 설정하는 제2 반도체장치를 포함하는 반도체시스템을 제공한다.

또한, 본 발명은 제1 랭크코드 및 제1 에러코드를 출력하는 제1 랭크, 제2 랭크코드 및 제2 에러코드를 출력하는 제2 랭크 및 상기 제1 랭크코드 및 상기 제1 에러코드에 따라 상기 제1 랭크의 PVT특성 정보 및 에러발생정보를 감지하고, 상기 제2 랭크코드 및 상기 제2 에러코드에 따라 상기 제2 랭크의 PVT특성 정보 및 에러발생정보를 감지하며, 감지결과에 따라 상기 제1 랭크 및 제2 랭크의 동작 우선순위를 설정하는 반도체장치를 포함하는 반도체시스템을 제공한다.

본 발명에 의하면 다수 랭크에 대한 PVT변화량 및 에러발생량을 감지하고, 감지결과에 따라 다수 랭크에 대한 동작 우선순위를 설정할 수 있는 효과가 있다.

도 1은 본 발명의 일 실시예에 따른 반도체시스템의 구성을 도시한 블럭도이다.
도 2는 도 1에 도시된 반도체시스템에 포함된 제1 랭크제어회로의 일 실시예에 대한 구성을 도시한 블럭도이다.
도 3은 도 1에 도시된 반도체시스템에 포함된 제1 코드추출회로의 일 실시예에 대한 구성을 도시한 블럭도이다.
도 4는 도 1에 도시된 반도체시스템에 포함된 로직정보코드생성회로의 일 실시예에 대한 구성을 도시한 블럭도이다.
도 5는 도 4에 도시된 로직정보코드생성회로에 포함된 제1 로직에이징감지회로의 일 실시예에 대한 구성을 도시한 블럭도이다.
도 6은 도 1에 도시된 반도체시스템에 포함된 에러정보생성회로의 일 실시예에 대한 구성을 도시한 블럭도이다.
도 7은 도 1에 도시된 반도체시스템에 포함된 불량정보코드생성회로의 일 실시예에 대한 구성을 도시한 블럭도이다.
도 8은 도 7에 도시된 불량정보코드생성회로에 포함된 제1 뱅크에이징감지회로의 일 실시예에 대한 구성을 도시한 블럭도이다.
도 9는 도 1에 도시된 반도체시스템에 포함된 우선순위설정회로의 일 실시예에 대한 구성을 도시한 블럭도이다.
도 10은 도 1 내지 도 9에 도시된 반도체시스템이 적용된 전자시스템의 일 실시예에 따른 구성을 도시한 도면이다.
도 11은 도 1 내지 도 9에 도시된 반도체시스템이 적용된 전자시스템의 다른 실시예에 따른 구성을 도시한 도면이다.

이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실시예에 의해 제한되는 것은 아니다.

도 1에 도시된 바와 같이 본 발명의 일 실시예에 따른 반도체시스템은 제1 반도체장치(1) 및 제2 반도체장치(2)를 포함할 수 있다.

제1 반도체장치(1)는 제1 랭크(10), 제2 랭크(20), 제3 랭크(30) 및 제4 랭크(40)를 포함할 수 있다.

제1 랭크(10)는 제1 랭크제어회로(100), 제1 코드추출회로(200) 및 제1 내지 제8 뱅크(BANK1~BANK8)를 포함할 수 있다.

제1 랭크제어회로(100)는 테스트모드 시 커맨드(CMD<1:N>)에 응답하여 인에이블되는 제1 추출제어신호(PVT_EX)를 생성할 수 있다. 제1 랭크제어회로(10)는 테스트모드 시 커맨드(CMD<1:N>)에 응답하여 데이터(DATA)로부터 제1 테스트데이터(TD)를 생성할 수 있다. 제1 랭크제어회로(10)는 테스트모드 시 에러발생정보를 포함하는 제1 에러코드(ECC_INF1<1:K>)를 생성할 수 있다. 제1 랭크제어회로(10)는 노멀모드 시 커맨드(CMD<1:N>)에 응답하여 데이터(DATA)를 입출력 할 수 있다. 커맨드(CMD<1:N>)의 비트수 N은 실시예에 따라 다양한 비트수로 설정될 수 있다. 또한, 후술하는 신호들의 비트수 K, L, M는 실시예에 따라 다양한 비트수로 설정될 수 있다.

제1 코드추출회로(200)는 제1 추출제어신호(PVT_EX)에 응답하여 제1 테스트데이터(TD)를 지연할 수 있다. 제1 코드추출회로(200)는 제1 테스트데이터(TD)의 지연량에 따라 제1 랭크코드(RK1<1:M>)를 생성할 수 있다. 제1 랭크코드(RK1<1:M>)는 제1 랭크(10)에 대한 PVT특성 변화량 정보를 포함하는 신호로 설정될 수 있다.

제1 내지 제8 뱅크(BANK1~BANK8) 각각은 다수의 메모리셀을 포함할 수 있다. 제1 내지 제8 뱅크(BANK1~BANK8)는 노멀모드 시 데이터(DATA)로부터 생성되는 내부데이터(도 2의 ID)를 저장하거나 저장된 내부데이터(도 2의 ID)를 출력할 수 있다. 제1 내지 제8 뱅크(BANK1~BANK8)는 노멀모드의 라이트동작 시 데이터(DATA)로부터 생성되는 내부데이터(도 2의 ID)를 저장할 수 있다. 제1 내지 제8 뱅크(BANK1~BANK8)는 노멀모드의 리드동작 시 저장된 내부데이터(도 2의 ID)를 출력할 수 있다. 제1 반도체장치(1)는 제1 내지 제8 뱅크(BANK1~BANK8)를 포함하도록 구현되어 있지만 실시예에 따라 다양한 수의 뱅크를 포함하도록 구현될 수 있다. 제1 내지 제8 뱅크(BANK1~BANK8)는 일반적인 메모리 회로로 구현될 수 있다.

한편, 제2 랭크(20), 제3 랭크(30) 및 제4 랭크(40)는 제1 랭크(10)와 동일한 회로로 구현되어 동일한 동작을 수행하므로 구체적인 설명은 생략한다.

이와 같은 제1 반도체장치(1)는 테스트모드 시 제1 테스트데이터(TD)가 지연된 지연량에 따라 제1 랭크코드(RK1<1:M>)를 생성하고, 에러발생정보를 포함하는 제1 에러코드(ECC_INF1<1:K>)를 생성할 수 있다. 제1 반도체장치(1)는 테스트모드 시 제2 테스트데이터(미도시)가 지연된 지연량에 따라 제2 랭크코드(RK2<1:M>)를 생성하고, 에러발생정보를 포함하는 제2 에러코드(ECC_INF2<1:K>)를 생성할 수 있다. 제1 반도체장치(1)는 테스트모드 시 제3 테스트데이터(미도시)가 지연된 지연량에 따라 제3 랭크코드(RK3<1:M>)를 생성하고, 에러발생정보를 포함하는 제3 에러코드(ECC_INF3<1:K>)를 생성할 수 있다. 제1 반도체장치(1)는 테스트모드 시 제4 테스트데이터(미도시)가 지연된 지연량에 따라 제4 랭크코드(RK4<1:M>)를 생성하고, 에러발생정보를 포함하는 제4 에러코드(ECC_INF4<1:K>)를 생성할 수 있다.

한편, 제1 반도체장치(1)는 4개의 랭크로 구현되어 있지만 실시예에 따라 다양한 수의 랭크를 포함하도록 구현될 수 있다. 또한, 제1 반도체장치(1)는 일반적인 메모리회로로 구현될 수 있다.

제2 반도체장치(2)는 메모리제어회로(50), 로직정보코드생성회로(60), 에러정보생성회로(70), 불량정보코드생성회로(80) 및 우선순위설정회로(90)를 포함할 수 있다.

메모리제어회로(50)는 테스트모드 또는 노멀모드에 진입하기 위한 커맨드(CMD<1:N>)를 제1 반도체장치(1)로 출력할 수 있다. 메모리제어회로(50)는 테스트모드 시 일정한 로직레벨을 갖는 데이터(DATA)를 제1 반도체장치(1)로 출력할 수 있다. 메모리제어회로(50)는 테스트모드 시 제1 동작정보코드(OP_INF1<1:L>), 제2 동작정보코드(OP_INF2<1:L>), 제3 동작정보코드(OP_INF3<1:L>) 및 제4 동작정보코드(OP_INF4<1:L>)에 따라 제1 랭크(10), 제2 랭크(20), 제3 랭크(30) 및 제4 랭크(40)의 동작 우선순위를 설정할 수 있다. 메모리제어회로(50)는 노멀모드의 라이트동작 시 데이터(DATA)를 제1 반도체장치(1)로 출력할 수 있다. 메모리제어회로(50)는 노멀모드의 리드동작 시 제1 반도체장치(1)로부터 데이터(DATA)를 입력 받을 수 있다. 제1 랭크(10), 제2 랭크(20), 제3 랭크(30) 및 제4 랭크(40)의 동작 우선순위는 커맨드(CMD<1:N>)에 포함된 특정 비트들로 설정할 수 있다.

로직정보코드생성회로(60)는 제어신호(CON)에 응답하여 제1 랭크코드(RK1<1:M>)와 제1 랭크코드(RK1<1:M>)에 대한 에이징정보를 합성하여 제1 로직정보코드(LG_INF1<1:M>)를 생성할 수 있다. 로직정보코드생성회로(60)는 제어신호(CON)에 응답하여 제2 랭크코드(RK2<1:M>)와 제2 랭크코드(RK2<1:M>)에 대한 에이징정보를 합성하여 제2 로직정보코드(LG_INF2<1:M>)를 생성할 수 있다. 로직정보코드생성회로(60)는 제어신호(CON)에 응답하여 제3 랭크코드(RK3<1:M>)와 제3 랭크코드(RK3<1:M>)에 대한 에이징정보를 합성하여 제3 로직정보코드(LG_INF3<1:M>)를 생성할 수 있다. 로직정보코드생성회로(60)는 제어신호(CON)에 응답하여 제4 랭크코드(RK4<1:M>)와 제4 랭크코드(RK4<1:M>)에 대한 에이징정보를 합성하여 제4 로직정보코드(LG_INF4<1:M>)를 생성할 수 있다.

에러정보생성회로(70)는 프로그램신호(PRG)가 기 설정된 횟수로 입력되는 경우 인에이블되는 제어신호(CON)를 생성할 수 있다. 에러정보생성회로(70)는 제어신호(CON)에 응답하여 제1 에러코드(ECC_INF1<1:K>)로부터 제1 에러정정코드(ECC1<1:K>)를 생성할 수 있다. 에러정보생성회로(70)는 제어신호(CON)에 응답하여 제2 에러코드(ECC_INF2<1:K>)로부터 제2 에러정정코드(ECC2<1:K>)를 생성할 수 있다. 에러정보생성회로(70)는 제어신호(CON)에 응답하여 제3 에러코드(ECC_INF3<1:K>)로부터 제3 에러정정코드(ECC3<1:K>)를 생성할 수 있다. 에러정보생성회로(70)는 제어신호(CON)에 응답하여 제4 에러코드(ECC_INF4<1:K>)로부터 제4 에러정정코드(ECC4<1:K>)를 생성할 수 있다. 프로그램신호(PRG)는 특정동작이 수행되는 정보를 포함할 수 있다. 예를 들어 프로그램신호(PRG)는 노멀동작의 라이트동작이 수행될 때마다 발생하는 펄스를 포함하는 신호로 설정될 수 있다.

불량정보코드생성회로(80)는 제어신호(CON)에 응답하여 제1 에러정정코드(ECC1<1:K>)와 제1 에러정정코드(ECC1<1:K>)에 대한 에이징정보를 합성하여 제1 불량정보코드(FL_INF1<1:K>)를 생성할 수 있다. 불량정보코드생성회로(80)는 제어신호(CON)에 응답하여 제2 에러정정코드(ECC2<1:K>)와 제2 에러정정코드(ECC2<1:K>)에 대한 에이징정보를 합성하여 제2 불량정보코드(FL_INF2<1:K>)를 생성할 수 있다. 불량정보코드생성회로(80)는 제어신호(CON)에 응답하여 제3 에러정정코드(ECC3<1:K>)와 제3 에러정정코드(ECC3<1:K>)에 대한 에이징정보를 합성하여 제3 불량정보코드(FL_INF3<1:K>)를 생성할 수 있다. 불량정보코드생성회로(80)는 제어신호(CON)에 응답하여 제4 에러정정코드(ECC4<1:K>)와 제4 에러정정코드(ECC4<1:K>)에 대한 에이징정보를 합성하여 제4 불량정보코드(FL_INF4<1:K>)를 생성할 수 있다.

우선순위설정회로(90)는 제1 로직정보코드(LG_INF1<1:M>)와 제1 불량정보코드(FL_INF1<1:K>)를 합성하여 제1 동작정보코드(OP_INF1<1:L>)를 생성할 수 있다. 우선순위설정회로(90)는 제2 로직정보코드(LG_INF2<1:M>)와 제2 불량정보코드(FL_INF2<1:K>)를 합성하여 제2 동작정보코드(OP_INF2<1:L>)를 생성할 수 있다. 우선순위설정회로(90)는 제3 로직정보코드(LG_INF3<1:M>)와 제3 불량정보코드(FL_INF3<1:K>)를 합성하여 제3 동작정보코드(OP_INF3<1:L>)를 생성할 수 있다. 우선순위설정회로(90)는 제4 로직정보코드(LG_INF4<1:M>)와 제4 불량정보코드(FL_INF4<1:K>)를 합성하여 제4 동작정보코드(OP_INF4<1:L>)를 생성할 수 있다.

한편, 제2 반도체장치(2)는 제1 반도체장치(1)의 동작을 제어하기 위한 컨트롤러 또는 테스트회로등으로 구현될 수 있다.

이와 같은 제2 반도체장치(2)는 제1 랭크코드(RK1<1:M>), 제2 랭크코드(RK2<1:M>), 제3 랭크코드(RK3<1:M>) 및 제4 랭크코드(RK4<1:M>)로부터 제1 로직정보코드(LG_INF1<1:M>), 제2 로직정보코드(LG_INF2<1:M>), 제3 로직정보코드(LG_INF3<1:M>) 및 제4 로직정보코드(LG_INF4<1:M>)를 생성할 수 있다. 제2 반도체장치(2)는 제1 에러코드(ECC_INF1<1:K>), 제2 에러코드(ECC_INF2<1:K>), 제3 에러코드(ECC_INF3<1:K>) 및 제4 에러코드(ECC_INF4<1:K>)로부터 제1 불량정보코드(FL_INF1<1:K>), 제2 불량정보코드(FL_INF2<1:K>), 제3 불량정보코드(FL_INF3<1:K>) 및 제4 불량정보코드(FL_INF4<1:K>)를 생성할 수 있다. 제2 반도체장치(2)는 제1 로직정보코드(LG_INF1<1:M>), 제2 로직정보코드(LG_INF2<1:M>), 제3 로직정보코드(LG_INF3<1:M>) 및 제4 로직정보코드(LG_INF4<1:M>)와 제1 불량정보코드(FL_INF1<1:K>), 제2 불량정보코드(FL_INF2<1:K>), 제3 불량정보코드(FL_INF3<1:K>) 및 제4 불량정보코드(FL_INF4<1:K>)에 따라 제1 랭크(10), 제2 랭크(20), 제3 랭크(30) 및 제4 랭크(40)의 동작 우선순위를 설정할 수 있다. 제2 반도체장치(2)는 제1 랭크코드(RK1<1:M>), 제2 랭크코드(RK2<1:M>), 제3 랭크코드(RK3<1:M>) 및 제4 랭크코드(RK4<1:M>)와 제1 에러코드(ECC_INF1<1:K>), 제2 에러코드(ECC_INF2<1:K>), 제3 에러코드(ECC_INF3<1:K>) 및 제4 에러코드(ECC_INF4<1:K>)의 로직레벨 조합에 따라 제1 랭크(10), 제2 랭크(20), 제3 랭크(30) 및 제4 랭크(40)의 동작 우선순위를 설정할 수 있다.

도 2를 참고하면, 제1 랭크제어회로(100)는 커맨드디코더(110), 데이터입출력회로(120) 및 에러정정회로(130)를 포함할 수 있다.

커맨드디코더(110)는 커맨드(CMD<1:N>)를 디코딩하여 내부커맨드(ICMD<1:N>) 및 제1 추출제어신호(PVT_EX)를 생성할 수 있다. 커맨드디코더(110)는 노멀모드 시 커맨드(CMD<1:N>)를 디코딩하여 내부커맨드(ICMD<1:N>)를 생성할 수 있다. 커맨드디코더(110)는 테스트모드 시 커맨드(CMD<1:N>)를 디코딩하여 제1 추출제어신호(PVT_EX)를 생성할 수 있다.

데이터입출력회로(120)는 제1 추출제어신호(PVT_EX)에 응답하여 데이터(DATA)를 테스트데이터(TD) 또는 내부데이터(ID)로 출력할 수 있다. 데이터입출력회로(120)는 제1 추출제어신호(PVT_EX)가 인에이블되는 경우 데이터(DATA)를 버퍼링하여 테스트데이터(TD)로 출력할 수 있다. 데이터입출력회로(120)는 제1 추출제어신호(PVT_EX)가 디스에이블되는 경우 데이터(DATA)를 버퍼링하여 내부데이터(ID)로 출력할 수 있다. 데이터입출력회로(120)는 제1 추출제어신호(PVT_EX)가 디스에이블되는 경우 내부데이터(ID)를 버퍼링하여 데이터(DATA)로 출력할 수 있다.

에러정정회로(130)는 데이터(DATA) 또는 내부데이터(ID)의 에러발생 정보를 포함하는 제1 에러코드(ECC_INF1<1:K>)를 생성할 수 있다. 에러정정회로(130)는 데이터(DATA) 또는 내부데이터(ID)의 에러가 발생되는 경우 카운팅되는 제1 에러코드(ECC_INF1<1:K>)를 생성할 수 있다. 에러정정회로(130)는 데이터(DATA) 또는 내부데이터(ID)의 에러를 정정할 수 있다. 제1 에러코드(ECC_INF1<1:K>)는 에러발생 횟수 정보를 포함하는 신호로 설정될 수 있다.

한편, 에러정정회로(130)는 발생한 에러를 검출할 수 있는 에러검출코드(Error Detection Code, EDC)와 에러 발생시 이를 자체적으로 정정할 수 있는 에러정정코드(Error Correction Code, ECC)를 사용하여 데이터(DATA) 및 내부데이터(ID)의 에러를 정정하는 일반적인 에러정정회로로 구현될 수 있다.

도 3을 참고하면, 제1 코드추출회로(200)는 지연제어신호생성회로(210), 내부클럭생성회로(220), 지연신호생성회로(230) 및 지연신호저장회로(240)를 포함할 수 있다.

지연제어신호생성회로(210)는 제1 추출제어신호(PVT_EX)에 응답하여 지연량을 조절하기 위한 지연제어신호(DCS)를 생성할 수 있다. 지연제어신호생성회로(210)는 제1 추출제어신호(PVT_EX)가 인에이블되는 경우 제1 내지 제M+2 지연회로(231~236)의 지연량을 조절하기 위한 지연제어신호(DCS)를 생성할 수 있다. 지연제어신호(DCS)는 하나의 신호로 설정되어 있지만 다수의 비트를 포함하는 신호로 구현되어 제1 내지 제M+2 지연회로(231~236)의 지연량을 다양하게 조절하도록 설정될 수 있다.

내부클럭생성회로(220)는 제1 추출제어신호(PVT_EX)에 응답하여 외부클럭(EX_CLK)을 내부클럭(ICLK)으로 출력할 수 있다. 내부클럭생성회로(220)는 제1 추출제어신호(PVT_EX)가 인에이블되는 경우 외부클럭(EX_CLK)을 내부클럭(ICLK)으로 출력할 수 있다. 외부클럭(EX_CLK)은 반도체장치의 동작을 제어하기 위해 주기적으로 토글링되는 신호로 설정될 수 있다. 외부클럭(EX_CLK)은 외부장치와 반도체장치의 동작을 동기화하기 위한 신호로 설정될 수 있다.

지연신호생성회로(230)는 제1 내지 제M+2 지연회로(236)를 포함할 수 있다. 지연신호생성회로(230)는 지연제어신호(DSC)에 따라 설정되는 지연량으로 테스트데이터(TD)를 지연하여 제1 내지 제M+2 지연신호(DS<1:M+2>)를 생성할 수 있다. 제1 지연회로(231)는 지연제어신호(DCS)에 의해 설정되는 지연량으로 테스트데이터(TD)를 지연하여 제1 지연신호(DS<1>)를 생성할 수 있다. 제2 지연회로(232)는 지연제어신호(DCS)에 의해 설정되는 지연량으로 제1 지연신호(DS<1>)를 지연하여 제2 지연신호(DS<2>)를 생성할 수 있다. 제3 내지 제M+2 지연회로(233~236)는 제1 지연회로(231) 및 제2 지연회로(232)와 동일한 동작을 수행하므로 구체적인 설명은 생략한다.

지연신호저장회로(240)는 제1 내지 제M 플립플롭(241~244) 및 레지스터(245)를 포함할 수 있다. 지연신호저장회로(240)는 내부클럭(ICLK)에 동기되어 제3 내지 제M+2 지연신호(DS<3:M+2>)로부터 제1 랭크코드(RK<1:M>)를 생성할 수 있다. 지연신호저장회로(240)는 내부클럭(ICLK)에 동기되어 제3 내지 제M+2 지연신호(DS<3:M+2>)를 래치하고, 래치된 제3 내지 제M+2 지연신호(DS<3:M+2>)로부터 제1 랭크코드(RK<1:M>)를 생성할 수 있다. 제1 플립플롭(241)은 내부클럭(ICLK)에 동기되어 제3 지연신호(DS<3>)를 래치하고, 래치된 제3 지연신호(DS<3>)를 제1 래치신호(LS<1>)로 출력할 수 있다. 제2 플립플롭(242)은 내부클럭(ICLK)에 동기되어 제4 지연신호(DS<4>)를 래치하고, 래치된 제4 지연신호(DS<4>)를 제2 래치신호(LS<2>)로 출력할 수 있다. 제3 내지 제M 플립플롭(243~244)은 제1 플립플롭(241) 및 제2 플립플롭(242)과 동일한 동작을 수행하므로 구체적인 설명은 생략한다. 레지스터(245)는 제1 내지 제M 래치신호(LS<1:M>)를 저장하고, 저장된 제1 내지 제M 래치신호(LS<1:M>)를 제1 랭크코드(RK1<1:M>)로 출력할 수 있다.

좀 더 구체적으로 제1 랭크(10)에 대한 PVT특성 정보를 포함하는 제1 랭크코드(RK1<1:M>)를 생성하는 방법을 예를 들어 설명하면 다음과 같다.

우선, 테스트모드 시 제1 추출제어신호(PVT_EX)는 인에이블되고, 테스트데이터(TD)는 로직하이레벨로 생성된다.

지연제어신호생성회로(210)는 제1 추출제어신호(PVT_EX)에 응답하여 지연량을 조절하기 위한 지연제어신호(DCS)를 생성한다.

내부클럭생성회로(220)는 제1 추출제어신호(PVT_EX)에 응답하여 외부클럭(EX_CLK)을 내부클럭(ICLK)으로 출력한다.

지연신호생성회로(230)는 지연제어신호(DSC)에 따라 설정되는 지연량으로 테스트데이터(TD)를 지연하여 제1 내지 제M+2 지연신호(DS<1:M+2>)를 생성한다.

여기서, 제1 내지 제M+2 지연신호(DS<1:M+2>)는 순차적으로 로직하이레벨을 갖도록 생성되는데 PVT 특성이 빠를수록 제1 내지 제M+2 지연신호(DS<1:M+2>)에 포함된 로직하이레벨의 비트수가 증가하게 된다. 예를 들어 제1 내지 제8 지연신호(DS<1:8>)가 로직하이레벨로 생성되는 경우가 제1 내지 제7 지연신호(DS<1:7>)가 로직하이레벨로 생성되는 경우보다 PVT 특성이 빠른 경우임을 의미한다. PVT 특성이 빠른 경우는 문턱 전압(Vth: threshold voltage)가 낮은 경우를 의미한다.

지연신호저장회로(240)는 내부클럭(ICLK)에 동기되어 제3 내지 제M+2 지연신호(DS<3:M+2>)를 래치하고, 래치된 제3 내지 제M+2 지연신호(DS<3:M+2>)를 제1 랭크코드(RK<1:M>)로 출력한다.

즉, 제1 랭크코드(RK<1:M>)는 제1 랭크(10)에 대한 PVT특성 정보를 포함할 수 있다.

도 4를 참고하면, 로직정보코드생성회로(60)는 제1 로직에이징감지회로(310), 제2 로직에이징감지회로(320), 제3 로직에이징감지회로(330), 제4 로직에이징감지회로(340) 및 로직에이징분류회로(3550)를 포함할 수 있다.

제1 로직에이징감지회로(310)는 제어신호(CON)에 응답하여 제1 랭크코드(RK1<1:M>)와 제1 랭크코드(RK1<1:M>)에 대한 에이징정보를 합성하여 제1 로직에이징코드(LOF1<1:M>)를 생성할 수 있다. 제1 로직에이징감지회로(310)는 제어신호(CON)에 응답하여 제1 랭크코드(RK1<1:M>)와 설정시간 이후 변화된 제1 랭크코드(RK1<1:M>)를 합성하여 제1 로직에이징코드(LOF1<1:M>)를 생성할 수 있다. 제1 랭크코드(RK1<1:M>)에 대한 에이징정보는 제1 랭크코드(RK1<1:M>)가 저장된 시점부터 설정시간 이후 로직레벨조합 변화량을 의미한다.

제2 로직에이징감지회로(320)는 제어신호(CON)에 응답하여 제2 랭크코드(RK2<1:M>)와 제2 랭크코드(RK2<1:M>)에 대한 에이징정보를 합성하여 제2 로직에이징코드(LOF2<1:M>)를 생성할 수 있다. 제2 로직에이징감지회로(320)는 제어신호(CON)에 응답하여 제2 랭크코드(RK2<1:M>)와 설정시간 이후 변화된 제2 랭크코드(RK2<1:M>)를 합성하여 제2 로직에이징코드(LOF2<1:M>)를 생성할 수 있다. 제2 랭크코드(RK2<1:M>)에 대한 에이징정보는 제2 랭크코드(RK2<1:M>)가 저장된 시점부터 설정시간 이후 로직레벨조합 변화량을 의미한다.

제3 로직에이징감지회로(330)는 제어신호(CON)에 응답하여 제3 랭크코드(RK3<1:M>)와 제3 랭크코드(RK3<1:M>)에 대한 에이징정보를 합성하여 제3 로직에이징코드(LOF3<1:M>)를 생성할 수 있다. 제3 로직에이징감지회로(330)는 제어신호(CON)에 응답하여 제3 랭크코드(RK3<1:M>)와 설정시간 이후 변화된 제3 랭크코드(RK3<1:M>)를 합성하여 제3 로직에이징코드(LOF3<1:M>)를 생성할 수 있다. 제3 랭크코드(RK3<1:M>)에 대한 에이징정보는 제3 랭크코드(RK3<1:M>)가 저장된 시점부터 설정시간 이후 로직레벨조합 변화량을 의미한다.

제4 로직에이징감지회로(340)는 제어신호(CON)에 응답하여 제4 랭크코드(RK4<1:M>)와 제4 랭크코드(RK4<1:M>)에 대한 에이징정보를 합성하여 제4 로직에이징코드(LOF4<1:M>)를 생성할 수 있다. 제4 로직에이징감지회로(340)는 제어신호(CON)에 응답하여 제4 랭크코드(RK4<1:M>)와 설정시간 이후 변화된 제4 랭크코드(RK4<1:M>)를 합성하여 제4 로직에이징코드(LOF4<1:M>)를 생성할 수 있다. 제4 랭크코드(RK4<1:M>)에 대한 에이징정보는 제4 랭크코드(RK3<1:M>)가 저장된 시점부터 설정시간 이후 로직레벨조합 변화량을 의미한다.

로직에이징분류회로(350)는 제1 로직에이징코드(LOF1<1:M>)를 저장하고, 저장된 제1 로직에이징코드(LOF1<1:M>)를 제1 로직정보코드(LG_INF1<1:M>)로 출력할 수 있다. 로직에이징분류회로(350)는 제2 로직에이징코드(LOF2<1:M>)를 저장하고, 저장된 제2 로직에이징코드(LOF2<1:M>)를 제2 로직정보코드(LG_INF2<1:M>)로 출력할 수 있다. 로직에이징분류회로(350)는 제3 로직에이징코드(LOF3<1:M>)를 저장하고, 저장된 제3 로직에이징코드(LOF3<1:M>)를 제3 로직정보코드(LG_INF3<1:M>)로 출력할 수 있다. 로직에이징분류회로(350)는 제4 로직에이징코드(LOF4<1:M>)를 저장하고, 저장된 제4 로직에이징코드(LOF4<1:M>)를 제4 로직정보코드(LG_INF4<1:M>)로 출력할 수 있다.

도 5를 참고하면, 제1 로직에이징감지회로(310)는 제1 시프트레지스터(311), 제2 시프트레지스터(312), 제3 시프트레지스터(313), 제1 감산기(314), 제1 저장회로(315) 및 제1 가산기(316)를 포함할 수 있다.

제1 시프트레지스터(311)는 제1 랭크코드(RK1<1:M>)를 저장하고 저장된 제1 랭크코드(RK1<1:M>)를 제1 랭크시프팅코드(R1<1:M>)로 출력할 수 있다.

제2 시프트레지스터(312)는 제어신호(CON)에 응답하여 제1 랭크시프팅코드(R1<1:M>)를 저장하고 설정시간 이후 저장된 제1 랭크시프팅코드(R1<1:M>)를 제2 랭크시프팅코드(R2<1:M>)로 출력한다. 설정시간 동안 제1 랭크시프팅코드(R1<1:M>)의 레벨조합의 변화량은 에이징의 발생량으로 설정될 수 있다. 설정시간은 제1 랭크시프팅코드(R1<1:M>)가 생성된 시점부터 제어신호(CON)가 인에이블되는 시점까지를 의미한다. 설정시간은 제어신호(CON)가 인에이블되는 시점까지로 설정되므로 실시예에 따라 다양하게 설정할 수 있다.

제3 시프트레지스터(313)는 제어신호(CON)에 응답하여 제2 랭크시프팅코드(R2<1:M>)를 저장하고 설정시간 이후 저장된 제2 랭크시프팅코드(R2<1:M>)를 제3 랭크시프팅코드(R3<1:M>)로 출력한다. 설정시간 동안 제2 랭크시프팅코드(R2<1:M>)의 레벨조합의 변화량은 에이징의 발생량으로 설정될 수 있다.

제1 감산기(314)는 제3 랭크시프팅코드(R3<1:M>)와 제2 랭크시프팅코드(R2<1:M>)의 감산동작을 수행하여 제1 차이코드(DIF1<1:M>)를 생성할 수 있다. 제1 감산기(314)는 제3 랭크시프팅코드(R3<1:M>)에서 제2 랭크시프팅코드(R2<1:M>)를 감산하여 제1 차이코드(DIF1<1:M>)를 생성할 수 있다. 제1 차이코드(DIF1<1:M>)는 제1 랭크(10)의 PVT 특성정보에 대한 에이징정보를 포함하는 신호로 설정될 수 있다.

제1 저장회로(315)는 제1 차이코드(DIF1<1:M>)를 저장하고, 저장된 제1 차이코드(DIF1<1:M>)를 제1 저장코드(SAV1<1:M>)로 출력할 수 있다. 제1 저장회로(315)는 실시예에 따라 제1 반도체장치(1)가 동작하는 중 반복적으로 생성된 제1 차이코드(DIF1<1:M>)들을 저장할 수 있다. 제1 저장회로(315)는 저장된 제1 차이코드(DIF1<1:M>)들의 평균값을 제1 저장코드(SAV1<1:M>)로 출력할 수 있다.

제1 가산기(316)는 제1 랭크시프팅코드(R1<1:M>)와 제1 저장코드(SAV1<1:M>)의 가산동작을 수행하여 제1 로직에이징코드(LOF<1:M>)를 생성할 수 있다. 제1 가산기(316)는 제1 랭크시프팅코드(R1<1:M>)에 제1 저장코드(SAV1<1:M>)를 합산하여 제1 로직에이징코드(LOF<1:M>)를 생성할 수 있다.

한편, 도 4에 도시된 제2 내지 제4 로직에이징감지회로(320~340)는 도 5에 도시된 제1 로직에이징감지회로(310)와 동일한 회로로 구현되어 동일한 동작을 수행하므로 구체적인 설명은 생략한다.

도 6을 참고하면, 에러정보생성회로(70)는 카운터(410), 비교회로(420) 및 에러정정코드생성회로(430)를 포함할 수 있다.

카운터(410)는 프로그램신호(PRG)에 응답하여 카운팅되는 카운팅신호(CNT<1:P>)를 생성할 수 있다. 카운터(410)는 프로그램신호(PRG)가 입력되는 경우 업카운팅되는 카운팅신호(CNT<1:P>)를 생성할 수 있다. 카운터(410)는 일반적인 카운터로 구현될 수 있다.

비교회로(420)는 카운팅신호(CNT<1:P>)와 기준신호(REF<1:P>)를 비교하여 제어신호(CON)를 생성할 수 있다. 비교회로(420)는 카운팅신호(CNT<1:P>)가 카운팅되어 기준신호(REF<1:P>)의 로직레벨 조합과 동일한 조합을 같는 경우 인에이블되는 제어신호(CON)를 생성할 수 있다. 기준신호(REF<1:P>)는 앞서 설명한 에이징정보를 감지하기 위한 설정시간을 설정하기 위한 신호로 설정될 수 있다. 기준신호(REF<1:P>)는 프로그램신호(PRG)의 입력횟수를 감지할 수 있는 레벨조합으로 설정될 수 있다.

에러정정코드생성회로(430)는 제어신호(CON)에 응답하여 제1 에러코드(ECC_INF1<1:K>), 제2 에러코드(ECC_INF2<1:K>), 제3 에러코드(ECC_INF3<1:K>) 및 제4 에러코드(ECC_INF4<1:K>)로부터 제1 에러정정코드(ECC1<1:K>), 제2 에러정정코드(ECC2<1:K>), 제3 에러정정코드(ECC3<1:K>) 및 제4 에러정정코드(ECC4<1:K>)를 생성할 수 있다. 에러정정코드생성회로(430)는 제어신호(CON)가 인에이블되는 경우 제1 에러코드(ECC_INF1<1:K>)를 제1 에러정정코드(ECC1<1:K>)로 출력할 수 있다. 에러정정코드생성회로(430)는 제어신호(CON)가 인에이블되는 경우 제2 에러코드(ECC_INF2<1:K>)를 제2 에러정정코드(ECC2<1:K>)로 출력할 수 있다. 에러정정코드생성회로(430)는 제어신호(CON)가 인에이블되는 경우 제3 에러코드(ECC_INF3<1:K>)를 제3 에러정정코드(ECC3<1:K>)로 출력할 수 있다. 에러정정코드생성회로(430)는 제어신호(CON)가 인에이블되는 경우 제4 에러코드(ECC_INF4<1:K>)를 제4 에러정정코드(ECC4<1:K>)로 출력할 수 있다. 제1 에러정정코드(ECC1<1:K>)는 설정시간 동안 제1 랭크(10)의 에러발생횟수 정보를 포함하는 신호로 설정될 수 있다. 제2 에러정정코드(ECC2<1:K>)는 설정시간 동안 제2 랭크(20)의 에러발생횟수 정보를 포함하는 신호로 설정될 수 있다. 제3 에러정정코드(ECC3<1:K>)는 설정시간 동안 제3 랭크(30)의 에러발생횟수 정보를 포함하는 신호로 설정될 수 있다. 제4 에러정정코드(ECC4<1:K>)는 설정시간 동안 제4 랭크(40)의 에러발생횟수 정보를 포함하는 신호로 설정될 수 있다.

도 7을 참고하면, 불량정보코드생성회로(80)는 제1 뱅크에이징감지회로(510), 제2 뱅크에이징감지회로(520), 제3 뱅크에이징감지회로(530), 제4 뱅크에이징감지회로(540) 및 뱅크에이징분류회로(550)를 포함할 수 있다.

제1 뱅크에이징감지회로(510)는 제어신호(CON)에 응답하여 제1 에러정정코드(ECC1<1:K>)와 제1 에러정정코드(ECC1<1:K>)에 대한 에이징정보를 합성하여 제1 뱅크에이징코드(BOF1<1:K>)를 생성할 수 있다. 제1 뱅크에이징감지회로(510)는 제어신호(CON)에 응답하여 제1 에러정정코드(ECC1<1:K>)와 설정시간 이후 변화된 제1 에러정정코드(ECC1<1:K>)를 합성하여 제1 뱅크에이징코드(BOF1<1:K>)를 생성할 수 있다. 제1 에러정정코드(ECC1<1:K>)에 대한 에이징정보는 제1 에러정정코드(ECC1<1:K>)가 저장된 시점부터 설정시간 이후 로직레벨조합 변화량을 의미한다.

제2 뱅크에이징감지회로(520)는 제어신호(CON)에 응답하여 제2 에러정정코드(ECC2<1:K>)와 제2 에러정정코드(ECC2<1:K>)에 대한 에이징정보를 합성하여 제2 뱅크에이징코드(BOF2<1:K>)를 생성할 수 있다. 제2 뱅크에이징감지회로(520)는 제어신호(CON)에 응답하여 제2 에러정정코드(ECC2<1:K>)와 설정시간 이후 변화된 제2 에러정정코드(ECC2<1:K>)를 합성하여 제2 뱅크에이징코드(BOF2<1:K>)를 생성할 수 있다. 제2 에러정정코드(ECC2<1:K>)에 대한 에이징정보는 제2 에러정정코드(ECC2<1:K>)가 저장된 시점부터 설정시간 이후 로직레벨조합 변화량을 의미한다.

제3 뱅크에이징감지회로(530)는 제어신호(CON)에 응답하여 제3 에러정정코드(ECC3<1:K>)와 제3 에러정정코드(ECC3<1:K>)에 대한 에이징정보를 합성하여 제3뱅크에이징코드(BOF3<1:K>)를 생성할 수 있다. 제3 뱅크에이징감지회로(530)는 제어신호(CON)에 응답하여 제3 에러정정코드(ECC3<1:K>)와 설정시간 이후 변화된 제3 에러정정코드(ECC3<1:K>)를 합성하여 제3 뱅크에이징코드(BOF3<1:K>)를 생성할 수 있다. 제3 에러정정코드(ECC3<1:K>)에 대한 에이징정보는 제3 에러정정코드(ECC3<1:K>)가 저장된 시점부터 설정시간 이후 로직레벨조합 변화량을 의미한다.

제4 뱅크에이징감지회로(540)는 제어신호(CON)에 응답하여 제4 에러정정코드(ECC4<1:K>)와 제4 에러정정코드(ECC4<1:K>)에 대한 에이징정보를 합성하여 제4뱅크에이징코드(BOF4<1:K>)를 생성할 수 있다. 제4 뱅크에이징감지회로(540)는 제어신호(CON)에 응답하여 제4 에러정정코드(ECC4<1:K>)와 설정시간 이후 변화된 제4 에러정정코드(ECC4<1:K>)를 합성하여 제4 뱅크에이징코드(BOF4<1:K>)를 생성할 수 있다. 제4 에러정정코드(ECC4<1:K>)에 대한 에이징정보는 제4 에러정정코드(ECC4<1:K>)가 저장된 시점부터 설정시간 이후 로직레벨조합 변화량을 의미한다.

뱅크에이징분류회로(550)는 제1 뱅크에이징코드(BOF1<1:K>)를 저장하고, 저장된 제1 뱅크에이징코드(BOF1<1:K>)를 제1 불량정보코드(FL_INF1<1:K>)로 출력할 수 있다. 뱅크에이징분류회로(550)는 제2 뱅크에이징코드(BOF2<1:K>)를 저장하고, 저장된 제2 뱅크에이징코드(BOF2<1:K>)를 제2 불량정보코드(FL_INF2<1:K>)로 출력할 수 있다. 뱅크에이징분류회로(550)는 제3 뱅크에이징코드(BOF3<1:K>)를 저장하고, 저장된 제3 뱅크에이징코드(BOF3<1:K>)를 제3 불량정보코드(FL_INF3<1:K>)로 출력할 수 있다. 뱅크에이징분류회로(550)는 제4 뱅크에이징코드(BOF4<1:K>)를 저장하고, 저장된 제4 뱅크에이징코드(BOF4<1:K>)를 제4 불량정보코드(FL_INF4<1:K>)로 출력할 수 있다.

도 8을 참고하면, 제1 뱅크에이징감지회로(510)는 제4 시프트레지스터(511), 제5 시프트레지스터(512), 제6 시프트레지스터(513), 제2 감산기(514), 제2 저장회로(515) 및 제2 가산기(516)를 포함할 수 있다.

제4 시프트레지스터(511)는 제1 에러정정코드(ECC1<1:K>)를 저장하고 저장된 제1 에러정정코드(ECC1<1:K>)를 제1 에러시프팅코드(E1<1:K>)로 출력할 수 있다.

제5 시프트레지스터(512)는 제어신호(CON)에 응답하여 제1 에러시프팅코드(E1<1:K>)를 저장하고 설정시간 이후 저장된 제1에러시프팅코드(E1<1:K>)를 제2 에러시프팅코드(E2<1:K>)로 출력한다. 설정시간 동안 제1 에러시프팅코드(E1<1:K>)의 레벨조합의 변화량은 에이징의 발생량으로 설정될 수 있다.

제6 시프트레지스터(513)는 제어신호(CON)에 응답하여 제2 에러시프팅코드(E2<1:K>)를 저장하고 설정시간 이후 저장된 제2 에러시프팅코드(E2<1:K>)를 제3 에러시프팅코드(E3<1:K>)로 출력한다. 설정시간 동안 제2 에러시프팅코드(E2<1:K>)의 레벨조합의 변화량은 에이징의 발생량으로 설정될 수 있다.

제2 감산기(514)는 제3 에러시프팅코드(E3<1:K>)와 제2 에러시프팅코드(E2<1:K>)의 감산동작을 수행하여 제2 차이코드(DIF2<1:M>)를 생성할 수 있다. 제2 감산기(514)는 제3 에러시프팅코드(E3<1:K>)에서 제2 에러시프팅코드(E2<1:K>)를 감산하여 제2 차이코드(DIF2<1:M>)를 생성할 수 있다. 제2 차이코드(DIF2<1:M>)는 제1 랭크(10)의 에러발생량에 대한 에이징정보를 포함하는 신호로 설정될 수 있다.

제2 저장회로(515)는 제2 차이코드(DIF2<1:K>)를 저장하고, 저장된 제2 차이코드(DIF2<1:K>)를 제2 저장코드(SAV2<1:K>)로 출력할 수 있다. 제2 저장회로(515)는 실시예에 따라 제1 반도체장치(1)가 동작하는 중 반복적으로 생성된 제2 차이코드(DIF2<1:K>)들을 저장할 수 있다. 제2 저장회로(515)는 저장된 제2 차이코드(DIF2<1:K>)들의 평균값을 제2 저장코드(SAV2<1:K>)로 출력할 수 있다.

제2 가산기(516)는 제1 에러시프팅코드(E1<1:K>)와 제2 저장코드(SAV2<1:K>)의 가산동작을 수행하여 제1 뱅크에이징코드(BOF<1:K>)를 생성할 수 있다. 제2 가산기(516)는 제1 에러시프팅코드(E1<1:K>)에 제2 저장코드(SAV2<1:K>)를 합산하여 제1 뱅크에이징코드(BOF<1:K>)를 생성할 수 있다.

한편, 도 7에 도시된 제2 내지 제4 뱅크에이징감지회로(520~540)는 도 8에 도시된 제1 뱅크에이징감지회로(510)와 동일한 회로로 구현되어 동일한 동작을 수행하므로 구체적인 설명은 생략한다.

도 9를 참고하면, 우선순위설정회로(90)는 합성회로(610) 및 랭크우선순위저장회로(620)를 포함할 수 있다.

합성회로(610)는 프로그램신호(PRG)에 응답하여 제1 로직정보코드(LG_INF1<1:M>)와 제1 불량정보코드(FL_INF1<1:K>)를 합성하여 제1 합성코드(SUM_INF1<1:L>)를 생성할 수 있다. 합성회로(610)는 프로그램신호(PRG)에 응답하여 제2 로직정보코드(LG_INF2<1:M>)와 제2 불량정보코드(FL_INF2<1:K>)를 합성하여 제2 합성코드(SUM_INF2<1:L>)를 생성할 수 있다. 합성회로(610)는 프로그램신호(PRG)에 응답하여 제3 로직정보코드(LG_INF3<1:M>)와 제3 불량정보코드(FL_INF3<1:K>)를 합성하여 제3 합성코드(SUM_INF3<1:L>)를 생성할 수 있다. 합성회로(610)는 프로그램신호(PRG)에 응답하여 제4 로직정보코드(LG_INF4<1:M>)와 제4 불량정보코드(FL_INF4<1:K>)를 합성하여 제4 합성코드(SUM_INF4<1:L>)를 생성할 수 있다.

랭크우선순위저장회로(620)는 제1 합성코드(SUM_INF1<1:L>), 제2 합성코드(SUM_INF2<1:L>), 제3 합성코드(SUM_INF3<1:L>) 및 제4 합성코드(SUM_INF4<1:L>)의 로직레벨 조합을 비교할 수 있다. 랭크우선순위저장회로(620)는 제1 합성코드(SUM_INF1<1:L>), 제2 합성코드(SUM_INF2<1:L>), 제3 합성코드(SUM_INF3<1:L>) 및 제4 합성코드(SUM_INF4<1:L>) 중 가장 작은 절대값을 갖는 합성코드를 제1 동작정보코드(OP_INF1<1:L>)로 출력할 수 있다. 랭크우선순위저장회로(620)는 제1 합성코드(SUM_INF1<1:L>), 제2 합성코드(SUM_INF2<1:L>), 제3 합성코드(SUM_INF3<1:L>) 및 제4 합성코드(SUM_INF4<1:L>) 중 두 번째로 작은 절대값을 갖는 합성코드를 제2 동작정보코드(OP_INF2<1:L>)로 출력할 수 있다. 랭크우선순위저장회로(620)는 제1 합성코드(SUM_INF1<1:L>), 제2 합성코드(SUM_INF2<1:L>), 제3 합성코드(SUM_INF3<1:L>) 및 제4 합성코드(SUM_INF4<1:L>) 중 세 번째로 작은 절대값을 갖는 합성코드를 제3 동작정보코드(OP_INF3<1:L>)로 출력할 수 있다. 랭크우선순위저장회로(620)는 제1 합성코드(SUM_INF1<1:L>), 제2 합성코드(SUM_INF2<1:L>), 제3 합성코드(SUM_INF3<1:L>) 및 제4 합성코드(SUM_INF4<1:L>) 중 가장 큰 절대값을 갖는 합성코드를 제4 동작정보코드(OP_INF4<1:L>)로 출력할 수 있다.

여기서, 제1 동작정보코드(OP_INF1<1:L>), 제2 동작정보코드(OP_INF2<1:L>), 제3 동작정보코드(OP_INF3<1:L>) 및 제4 동작정보코드(OP_INF4<1:L>) 중 가장 작은 절대값을 갖는 동작정보코드는 우선순위가 가장 빠른 랭크에 대응하는 동작정보코드로 설정될 수 있다. 가장 빠른 우선순위를 갖는 랭크는 PVT 특성인 문턱 전압(Vth: threshold voltage)이 가장 높고, 에이징 변화가 가장 작은 랭크로 설정될 수 있다. 또한, 제1 동작정보코드(OP_INF1<1:L>), 제2 동작정보코드(OP_INF2<1:L>), 제3 동작정보코드(OP_INF3<1:L>) 및 제4 동작정보코드(OP_INF4<1:L>) 중 가장 큰 절대값을 갖는 동작정보코드는 우선순위가 가장 느린 랭크에 대응하는 동작정보코드로 설정될 수 있다. 가장 느린 우선순위를 갖는 랭크는 PVT 특성인 문턱 전압(Vth: threshold voltage)이 가장 낮고, 에이징 변화가 가장 큰 랭크로 설정될 수 있다.

이와 같은 본 발명의 일 실시예에 따른 반도체시스템은 다수 랭크에 대한 PVT변화량 및 에러발생량을 감지하고, 감지결과에 따라 다수 랭크에 대한 동작 우선순위를 설정할 수 있다.

앞서, 도 1 내지 도 9에서 살펴본 반도체시스템은 메모리시스템, 그래픽시스템, 컴퓨팅시스템 및 모바일시스템 등을 포함하는 전자시스템에 적용될 수 있다. 예를 들어, 도 10을 참고하면 본 발명의 일 실시예에 따른 전자시스템(1000)은 데이터저장부(1001), 메모리컨트롤러(1002), 버퍼메모리(1003) 및 입출력인터페이스(1004)를 포함할 수 있다.

데이터저장부(1001)는 메모리컨트롤러(1002)로부터의 제어신호에 따라 메모리컨트롤러(1002)로부터 인가되는 데이터를 저장하고 저장된 데이터를 판독하여 메모리컨트롤러(1002)에 출력한다. 데이터저장부(1001)는 도 1에 도시된 제1 반도체장치(1)를 포함할 수 있다. 한편, 데이터저장부(1001)는 전원이 차단되어도 데이터를 잃지 않고 계속 저장할 수 있는 비휘발성 메모리를 포함할 수 있다. 비휘발성 메모리는 플래쉬 메모리(Nor Flash Memory, NAND Flash Memory), 상변환 메모리(Phase Change Random Access Memory; PRAM), 저항 메모리(Resistive Random Access Memory;RRAM), 스핀 주입자화반전 메모리(Spin Transfer Torque Random Access Memory; STTRAM), 자기메모리(Magnetic Random Access Memory; MRAM)로 구현될 수 있다.

메모리컨트롤러(1002)는 입출력인터페이스(1004)를 통해 외부기기(호스트 장치)로부터 인가되는 명령어를 디코딩하고 디코딩된 결과에 따라 데이터저장부(1001) 및 버퍼메모리(1003)에 대한 데이터 입출력을 제어한다. 메모리컨트롤러(1002)는 도 1에 도시된 제2 반도체장치(2)를 포함할 수 있다. 도 10에서는 메모리컨트롤러(1002)가 하나의 블록으로 표시되었으나, 메모리컨트롤러(1002)는 비휘발성 메모리를 제어하기 위한 컨트롤러와 휘발성 메모리인 버퍼메모리(1003)를 제어하기 위한 컨트롤러가 독립적으로 구성될 수 있다.

버퍼메모리(1003)는 메모리컨트롤러(1002)에서 처리할 데이터 즉 데이터저장부(1001)에 입출력되는 데이터를 임시적으로 저장할 수 있다. 버퍼메모리(1003)는 제어신호에 따라 메모리컨트롤러(1002)에서 인가되는 데이터를 저장할 수 있다. 버퍼메모리(1003)는 저장된 데이터를 판독하여 메모리컨트롤러(1002)에 출력한다. 버퍼메모리(1003)는 DRAM(Dynamic Random Access Memory), Mobile DRAM, SRAM(Static Random Access Memory) 등의 휘발성 메모리를 포함할 수 있다.

입출력인터페이스(1004)는 메모리컨트롤러(1002)와 외부기기(호스트) 사이의 물리적 연결을 제공하여 메모리컨트롤러(1002)가 외부기기로부터 데이터 입출력을 위한 제어신호를 수신하고 외부기기와 데이터를 교환할 수 있도록 해준다. 입출력인터페이스(1004)는 USB, MMC, PCI-E, SAS, SATA, PATA, SCSI, ESDI, 및 IDE 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 포함할 수 있다.

전자시스템(1000)은 호스트 장치의 보조 기억장치 또는 외부 저장장치로 사용될 수 있다. 전자시스템(1000)은 고상 디스크(Solid State Disk; SSD), USB 메모리(Universal Serial Bus Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등을 포함할 수 있다.

도 11을 참고하면 본 발명의 다른 실시예에 따른 전자시스템(2000)은 호스트(2001), 메모리컨트롤러(2002) 및 데이터저장부(2003)를 포함할 수 있다.

호스트(2001)는 데이터저장부(2003)를 억세스 하기 위해 메모리컨트롤러(2002)로 리퀘스트 및 데이터를 전송할 수 있다. 메모리컨트롤러(2002)는 리퀘스트에 응답하여 데이터, 데이터 스트로브, 커맨드, 어드레스 및 클럭 등을 데이터저장부(2003)에 제공하고, 이에 응답하여 데이터저장부(2003)는 라이트 또는 리드 동작을 수행하게 할 수 있다. 호스트(2001)는 데이터저장부(2003)로 데이터를 저장시키기 위해 데이터를 메모리컨트롤러(2002)로 전송할 수 있다. 또한 호스트는 데이터저장부(2003)로부터 출력된 데이터를 메모리컨트롤러(2002)를 통해 수신할 수 있다. 호스트(2001)는 오류정정코드(Error Correction Code, ECC) 방식을 사용하여 데이터에 포함된 에러를 정정하는 회로를 포함할 수 있다.

메모리컨트롤러(2002)는 호스트(2001)와 데이터저장부(2003) 사이의 통신을 중계할 수 있다. 메모리컨트롤러(2002)는 호스트(2001)로부터 리퀘스트와 데이터를 수신하고, 데이터저장부(2003)의 동작을 제어하기 위하여 데이터, 데이터 스트로브, 커맨드, 어드레스 및 클럭 등을 생성하여 데이터저장부(2003)로 제공할 수 있다. 또한, 메모리컨트롤러(2002)는 데이터저장부(2003)로부터 출력된 데이터를 호스트(2001)로 제공할 수 있다. 메모리컨트롤러(2002)는 도 1에 도시된 컨트롤러(1) 및 도 4에 도시된 컨트롤러(3)를 포함할 수 있다.

데이터저장부(2003)는 다수의 메모리들을 포함할 수 있다. 데이터저장부(2003)는 메모리컨트롤러(2002)로부터 데이터, 데이터 스트로브, 커맨드, 어드레스 및 클럭 등을 수신하여 라이트 또는 리드 동작을 수행할 수 있다. 데이터저장부(2003)에 포함된 다수의 메모리들은 오류정정코드(Error Correction Code, ECC) 방식을 사용하여 데이터에 포함된 에러를 정정하는 회로를 포함할 수 있다. 데이터저장부(2003)는 도 1에 도시된 메모리칩(2) 및 도 4에 도시된 메모리칩(4)을 포함할 수 있다.

호스트(2001)에 포함된 에러를 정정하는 회로 및 데이터저장부(2003) 내부의 다수의 메모리들에 포함된 에러를 정정하는 회로는 실시예에 따라서 모두 동작하거나 선택적으로 동작하도록 구현될 수 있다. 호스트(2001) 및 메모리컨트롤러(2002)는 실시예에 따라서 동일한 칩으로 구현될 수 있다. 메모리컨트롤러(2002) 및 데이터저장부(2003)는 실시예에 따라서 동일한 칩으로 구현될 수 있다.

1. 제1 반도체장치 2. 제2 반도체장치
10. 제1 랭크 20. 제2 랭크
30. 제3 랭크 40. 제4 랭크
50. 메모리제어회로 60. 로직정보코드생성회로
70. 에러정보생성회로 80. 불량정보코드생성회로
90. 우선순위설정회로 100. 제1 랭크제어회로
110. 커맨드디코더 120. 데이터입출력회로
130. 에러정정회로 200. 제1 코드추출회로
210. 지연에러정보생성회로 220. 내부클럭생성회로
230. 지연신호생성회로 231. 제1 지연회로
232. 제2 지연회로 233. 제3 지연회로
234. 제4 지연회로 235. 제5 지연회로
236. 제M+2 지연회로 240. 지연신호저장회로
241. 제1 플립플롭 242. 제2 플립플롭
243. 제3 플립플롭 244. 제M 플립플롭
310. 제1 로직에이징감지회로 311. 제1 시프트레지스터
312. 제2 시프트레지스터 313. 제3 시프트레지스터
314. 제1 감산기 315. 제1 저장회로
316. 제1 가산기 320. 제2 로직에이징감지회로
330. 제3 로직에이징감지회로 340. 제4 로직에이징감지회로
350. 로직에이징분류회로 410. 카운터
420. 비교회로 430. 에러정정코드생성회로
510. 제1 뱅크에이징감지회로 520. 제2 뱅크에이징감지회로
530. 제3 뱅크에이징감지회로 540. 제4 뱅크에이징감지회로
550. 뱅크에이징분류회로 511. 제4 시프트레지스터
512. 제5 시프트레지스터 513. 제6 시프트레지스터
514. 제2 감산기 515. 제2 저장회로
516. 제2 가산기 610. 합성회로
620. 랭크우선순위저장회로

Claims

테스트모드 시 제1 테스트데이터가 지연된 지연량에 따라 제1 랭크코드를 생성하고, 제1 메모리셀의 불량에 의해 생성되는 에러발생정보를 포함하는 제1 에러코드를 생성하는 제1 랭크 및 상기 테스트모드 시 제2 테스트데이터가 지연된 지연량에 따라 제2 랭크코드를 생성하고, 제2 메모리셀의 불량에 의해 생성되는 에러발생정보를 포함하는 제2 에러코드를 생성하는 제2 랭크를 포함하는 제1 반도체장치; 및
상기 제1 및 제2 랭크코드와 상기 제1 및 제2 에러코드의 로직레벨 조합에 따라 상기 제1 랭크 및 상기 제2 랭크의 동작 우선순위를 설정하는 제2 반도체장치를 포함하는 반도체시스템.
◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈

제 1 항에 있어서, 상기 제1 랭크코드는 상기 제1 랭크의 PVT특성 정보를 포함하고, 상기 제2 랭크코드는 상기 제2 랭크의 PVT특성 정보를 포함하는 신호인 반도체시스템.
◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈

제 1 항에 있어서, 상기 제1 에러코드는 상기 제1 랭크에 포함된 상기 제1 메모리셀의 불량에 의해 생성되는 에러발생정보를 포함하고, 상기 제2 에러코드는 상기 제2 랭크에 포함된 상기 제2 메모리셀의 불량에 의해 생성되는 에러발생정보를 포함하는 신호인 반도체시스템.
◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈

제 1 항에 있어서, 상기 제1 랭크는
커맨드에 응답하여 데이터로부터 상기 제1 테스트데이터를 생성하고, 상기 테스트모드에 진입하기 위한 제1 추출제어신호를 생성하며, 상기 제1 에러코드를 생성하는 제1 랭크제어회로;
상기 제1 추출제어신호에 응답하여 상기 제1 테스트데이터를 지연하고, 상기 제1 테스트데이터의 지연량에 따라 상기 제1 랭크코드를 생성하는 제1 코드추출회로; 및
상기 데이터로부터 생성되는 제1 내부데이터를 저장하고, 저장된 상기 제1 내부데이터를 출력하는 다수의 뱅크를 포함하는 반도체시스템.
◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈

제 4 항에 있어서, 상기 제1 랭크제어회로는
상기 커맨드를 디코딩하여 제1 내부커맨드 및 상기 제1 추출제어신호를 생성하는 제1 커맨디코더;
상기 제1 추출제어신호에 응답하여 상기 데이터로부터 상기 제1 테스트데이터 및 상기 제1 내부데이터를 생성하는 제1 데이터입출력회로; 및
상기 제1 메모리셀에서 출력되는 상기 제1 내부데이터의 에러를 감지하여 상기 제1 에러코드를 생성하는 제1 에러정정회로를 포함하는 반도체시스템.
◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈

제 4 항에 있어서, 상기 제1 코드추출회로는
상기 제1 추출제어신호에 응답하여 지연량을 조절하기 위한 제1 지연제어신호를 생성하는 제1 지연에러정보생성회로;
상기 제1 추출제어신호에 응답하여 외부클럭을 버퍼링하여 제1 내부클럭을 생성하는 제1 내부클럭생성회로;
상기 제1 지연제어신호에 따라 설정되는 지연량으로 상기 제1 테스트데이터를 지연하여 제1 지연신호를 생성하는 제1 지연신호생성회로; 및
상기 제1 내부클럭에 동기되어 상기 제1 지연신호를 저장하고, 저장된 상기 제1 지연신호를 상기 제1 랭크코드로 출력하는 제1 지연신호저장회로를 포함하는 반도체시스템.
◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈

제 1 항에 있어서, 상기 제2 랭크는
커맨드에 응답하여 데이터로부터 상기 제2 테스트데이터를 생성하고, 상기 테스트모드에 진입하기 위한 제2 추출제어신호를 생성하며, 상기 제2 에러코드를 생성하는 제2 랭크제어회로;
상기 제2 추출제어신호에 응답하여 상기 제2 테스트데이터를 지연하고, 상기 제2 테스트데이터의 지연량에 따라 상기 제2 랭크코드를 생성하는 제2 코드추출회로; 및
상기 데이터로부터 생성되는 제2 내부데이터를 저장하고, 저장된 상기 제2 내부데이터를 출력하는 다수의 뱅크를 포함하는 반도체시스템.
◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈

제 7 항에 있어서, 상기 제2 랭크제어회로는
상기 커맨드를 디코딩하여 제2 내부커맨드 및 상기 제2 추출제어신호를 생성하는 제2 커맨디코더;
상기 제2 추출제어신호에 응답하여 상기 데이터로부터 상기 제2 테스트데이터 및 제2 내부데이터를 생성하는 제2 데이터입출력회로; 및
상기 제2 메모리셀에서 출력되는 상기 제2 내부데이터의 에러를 감지하여 상기 제2 에러코드를 생성하는 제2 에러정정회로를 포함하는 반도체시스템.
◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈

제 7 항에 있어서, 상기 제2 코드추출회로는
상기 제2 추출제어신호에 응답하여 지연량을 조절하기 위한 제2 지연제어신호를 생성하는 제2 지연에러정보생성회로;
상기 제2 추출제어신호에 응답하여 외부클럭을 버퍼링하여 제2 내부클럭을 생성하는 제2 내부클럭생성회로;
상기 제2 지연제어신호에 따라 설정되는 지연량으로 상기 제2 테스트데이터를 지연하여 제2 지연신호를 생성하는 제2 지연신호생성회로; 및
상기 내부클럭에 동기되어 상기 제2 지연신호를 저장하고, 저장된 상기 제2 지연신호를 상기 제2 랭크코드로 출력하는 제2 지연신호저장회로를 포함하는 반도체시스템.
◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈

제 1 항에 있어서, 상기 제2 반도체장치는
상기 테스트모드에 진입하기 위한 커맨드 및 데이터를 출력하고, 제1 동작정보코드 및 제2 동작정보코드에 따라 상기 제1 랭크 및 제2 랭크의 동작 우선순위를 설정하는 메모리제어회로;
제어신호에 응답하여 상기 제1 랭크코드와 상기 제1 랭크코드에 대한 에이징정보를 합성하여 제1 로직정보코드를 생성하고, 상기 제2 랭크코드와 상기 제2 랭크코드에 대한 에이징정보를 합성하여 제2 로직정보코드를 생성하는 로직정보코드생성회로;
프로그램신호가 기 설정된 횟수로 입력되는 경우 인에이블되는 상기 제어신호를 생성하고, 상기 제1 에러코드로부터 제1 에러정정코드를 생성하며, 상기 제2 에러코드로부터 제2 에러정정코드를 생성하는 에러정보생성회로;
상기 제어신호에 응답하여 상기 제1 에러정정코드와 상기 제1 에러정정코드에 대한 에이징정보를 합성하여 제1 불량정보코드를 생성하고, 상기 제2 에러정정코드와 상기 제2 에러정정코드에 대한 에이징정보를 합성하여 제2 불량정보코드를 생성하는 불량정보코드생성회로; 및
상기 제1 로직정보코드와 상기 제1 불량정보코드를 합성하고 상기 제2 로직정보코드와 상기 제2 불량정보코드를 합성하여 상기 제1 동작정보코드 및 상기 제2 동작정보코드를 생성하는 우선순위설정회로를 포함하는 반도체시스템.
◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈

제 10 항에 있어서, 상기 로직정보코드생성회로는
상기 제어신호에 응답하여 상기 제1 랭크코드와 상기 제1 랭크코드에 대한 에이징정보를 합성하여 제1 로직에이징코드를 생성하는 제1 로직에이징감지회로;
상기 제어신호에 응답하여 상기 제2 랭크코드와 상기 제2 랭크코드에 대한 에이징정보를 합성하여 제2 로직에이징코드를 생성하는 제2 로직에이징감지회로; 및
상기 제1 로직에이징코드와 상기 제2 로직에이징코드를 저장하고, 저장된 상기 제1 로직에이징코드를 상기 제1 로직정보코드로 출력하며, 저장된 상기 제2 로직에이징코드를 상기 제2 로직정보코드로 출력하는 로직에이징분류회로를 포함하는 반도체시스템.
◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈

제 11 항에 있어서, 상기 제1 로직에이징감지회로는
상기 제1 랭크코드를 저장하고 저장된 상기 제1 랭크코드를 제1 랭크시프팅코드로 출력하는 제1 시프트레지스터;
상기 제어신호가 인에이블되는 경우 상기 제1 랭크시프팅코드를 저장하고, 설정시간 이후 저장된 상기 제1 랭크시프팅코드를 제2 랭크시프팅코드로 출력하는 제2 시프트레지스터;
상기 제어신호가 인에이블되는 경우 상기 제2 랭크시프팅코드를 저장하고, 설정시간 이후 저장된 상기 제2 랭크시프팅코드를 제3 랭크시프팅코드로 출력하는 제3 시프트레지스터;
상기 제3 랭크시프팅코드에서 상기 제2 랭크시프팅코드를 감산하여 제1 차이코드를 생성하는 제1 감산기;
상기 제1 차이코드를 저장하고 저장된 상기 제1 차이코드를 제1 저장코드로 출력하거나, 반복적으로 생성되는 상기 제1 차이코드들을 저장하고, 저장된 상기 제1 차이코드들의 평균값을 상기 제1 저장코드로 출력하는 제1 저장회로; 및
상기 제1 랭크시프팅코드와 상기 제1 저장코드를 합산하여 상기 제1 로직에이징코드를 생성하는 제1 가산기를 포함하는 반도체시스템.
◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈

제 12 항에 있어서, 상기 제3 랭크시프팅코드는 상기 제2 랭크시프팅코드가 생성된 시점부터 상기 설정시간 이후 생성되고, 상기 제1 차이코드는 상기 제1 랭크의 에이징정보를 포함하는 신호인 반도체시스템.
◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈

제 11 항에 있어서, 상기 제2 로직에이징감지회로는
상기 제2 랭크코드를 저장하고 저장된 상기 제2 랭크코드를 제4 랭크시프팅코드로 출력하는 제4 시프트레지스터;
상기 제어신호가 인에이블되는 경우 상기 제4 랭크시프팅코드를 저장하고, 설정시간 이후 저장된 상기 제4 랭크시프팅코드를 제5 랭크시프팅코드로 출력하는 제5 시프트레지스터;
상기 제어신호가 인에이블되는 경우 상기 제5 랭크시프팅코드를 저장하고, 설정시간 이후 저장된 상기 제5 랭크시프팅코드를 제6 랭크시프팅코드로 출력하는 제6 시프트레지스터;
상기 제6 랭크시프팅코드에서 상기 제5 랭크시프팅코드를 감산하여 제2 차이코드를 생성하는 제2 감산기;
상기 제2 차이코드를 저장하고 저장된 상기 제2 차이코드를 제2 저장코드로 출력하거나, 반복적으로 생성되는 상기 제2 차이코드들을 저장하고, 저장된 상기 제2 차이코드들의 평균값을 상기 제2 저장코드로 출력하는 제2 저장회로; 및
상기 제4 랭크시프팅코드와 상기 제2 저장코드를 합산하여 상기 제2 로직에이징코드를 생성하는 제2 가산기를 포함하는 반도체시스템.
◈청구항 15은(는) 설정등록료 납부시 포기되었습니다.◈

제 14 항에 있어서, 상기 제6 랭크시프팅코드는 상기 제5 랭크시프팅코드가 생성된 시점부터 상기 설정시간 이후 생성되고, 상기 제2 차이코드는 상기 제2 랭크의 에이징정보를 포함하는 신호인 반도체시스템.
◈청구항 16은(는) 설정등록료 납부시 포기되었습니다.◈

제 10 항에 있어서, 상기 에러정보생성회로는
상기 프로그램신호에 응답하여 카운팅되는 카운팅신호를 생성하는 카운터;
상기 카운팅신호와 기준신호를 비교하여 상기 제어신호를 생성하는 비교회로; 및
상기 제어신호에 응답하여 상기 제1 에러코드로부터 상기 제1 에러정정코드를 생성하고, 상기 제2 에러코드로부터 상기 제2 에러정정코드를 생성하는 에러정정코드생성회로를 포함하는 반도체시스템.
◈청구항 17은(는) 설정등록료 납부시 포기되었습니다.◈

제 10 항에 있어서, 상기 불량정보코드생성회는
상기 제어신호에 응답하여 상기 제1 에러정정코드와 상기 제1 에러정정코드에 대한 에이징정보를 합성하여 제1 뱅크에이징코드를 생성하는 제1 뱅크에이징감지회로;
상기 제어신호에 응답하여 상기 제2 에러정정코드와 상기 제2 에러정정코드에 대한 에이징정보를 합성하여 제2 뱅크에이징코드를 생성하는 제2 뱅크에이징감지회로; 및
상기 제1 뱅크에이징코드와 상기 제2 뱅크에이징코드를 저장하고, 저장된 상기 제1 뱅크에이징코드를 상기 제1 불량정보코드로 출력하며, 저장된 상기 제2 뱅크에이징코드를 상기 제2 불량정보코드로 출력하는 뱅크에이징분류회로를 포함하는 반도체시스템.
◈청구항 18은(는) 설정등록료 납부시 포기되었습니다.◈

제 17 항에 있어서, 상기 제1 뱅크에이징감지회로는
상기 제1 에러정정코드를 저장하고 저장된 상기 제1 에러정정코드를 제1 에러시프팅코드로 출력하는 제7 시프트레지스터;
상기 제어신호가 인에이블되는 경우 상기 제1 에러시프팅코드를 저장하고, 설정시간 이후 저장된 상기 제1 에러시프팅코드를 제2 에러시프팅코드로 출력하는 제8 시프트레지스터;
상기 제어신호가 인에이블되는 경우 상기 제2 에러시프팅코드를 저장하고, 설정시간 이후 저장된 상기 제2 에러시프팅코드를 제3 에러시프팅코드로 출력하는 제9 시프트레지스터;
상기 제3 에러시프팅코드에서 상기 제2 에러시프팅코드를 감산하여 제3 차이코드를 생성하는 제3 감산기;
상기 제3 차이코드를 저장하고 저장된 상기 제3 차이코드를 제3 저장코드로 출력하거나, 반복적으로 생성되는 상기 제3 차이코드들을 저장하고, 저장된 상기 제3 차이코드들의 평균값을 상기 제3 저장코드로 출력하는 제3 저장회로; 및
상기 제1 에러시프팅코드와 상기 제3 저장코드를 합산하여 상기 제1 뱅크에이징코드를 생성하는 제3 가산기를 포함하는 반도체시스템.
◈청구항 19은(는) 설정등록료 납부시 포기되었습니다.◈

제 17 항에 있어서, 상기 제2 뱅크에이징감지회로는
상기 제2 에러정정코드를 저장하고 저장된 상기 제2 에러정정코드를 제4 에러시프팅코드로 출력하는 제10 시프트레지스터;
상기 제어신호가 인에이블되는 경우 상기 제4 에러시프팅코드를 저장하고, 설정시간 이후 저장된 상기 제4 에러시프팅코드를 제5 에러시프팅코드로 출력하는 제11 시프트레지스터;
상기 제어신호가 인에이블되는 경우 상기 제5 에러시프팅코드를 저장하고, 설정시간 이후 저장된 상기 제5 에러시프팅코드를 제6 에러시프팅코드로 출력하는 제12 시프트레지스터;
상기 제6 에러시프팅코드에서 상기 제5 에러시프팅코드를 감산하여 제4 차이코드를 생성하는 제4 감산기;
상기 제4 차이코드를 저장하고 저장된 상기 제4 차이코드를 제4 저장코드로 출력하거나, 반복적으로 생성되는 상기 제4 차이코드들을 저장하고, 저장된 상기 제4 차이코드들의 평균값을 상기 제4 저장코드로 출력하는 제4 저장회로; 및
상기 제4 에러시프팅코드와 상기 제4 저장코드를 합산하여 상기 제2 뱅크에이징코드를 생성하는 제4 가산기를 포함하는 반도체시스템.
◈청구항 20은(는) 설정등록료 납부시 포기되었습니다.◈

제 10 항에 있어서, 상기 우선순위설정회로는
상기 프로그램신호에 응답하여 상기 제1 로직정보코드와 상기 제1 불량정보코드를 합성하여 제1 합성코드를 생성하고, 상기 제2 로직정보코드와 상기 제2 불량정보코드를 합성하여 제2 합성코드를 생성하는 합성회로; 및
상기 제1 합성코드 및 상기 제2 합성코드의 조합을 비교하고, 상기 제1 합성코드 및 상기 제2 합성코드 중 더 작은 절대값을 갖는 합성코드를 상기 제1 동작정보코드로 출력하며, 나머지 합성코드를 상기 제2 동작정보코드로 출력하는 반도체시스템.
제1 랭크코드 및 제1 에러코드를 출력하는 제1 랭크;
제2 랭크코드 및 제2 에러코드를 출력하는 제2 랭크; 및
상기 제1 랭크코드 및 상기 제1 에러코드에 따라 상기 제1 랭크의 PVT특성 정보 및 제1 메모리셀의 불량에 의해 생성되는 에러발생정보를 감지하고, 상기 제2 랭크코드 및 상기 제2 에러코드에 따라 상기 제2 랭크의 PVT특성 정보 및 제2 메모리셀의 불량에 의해 생성되는 에러발생정보를 감지하며, 감지결과에 따라 상기 제1 랭크 및 제2 랭크의 동작 우선순위를 설정하는 반도체장치를 포함하는 반도체시스템.
◈청구항 22은(는) 설정등록료 납부시 포기되었습니다.◈

제 21 항에 있어서, 상기 제1 랭크코드는 상기 제1 랭크의 PVT특성 정보를 포함하고, 상기 제2 랭크코드는 상기 제2 랭크의 PVT특성 정보를 포함하는 신호인 반도체시스템.
◈청구항 23은(는) 설정등록료 납부시 포기되었습니다.◈

제 21 항에 있어서, 상기 제1 에러코드는 상기 제1 랭크에 포함된 상기 제1 메모리셀의 불량에 의해 생성되는 에러발생정보를 포함하고, 상기 제2 에러코드는 상기 제2 랭크에 포함된 상기 제2 메모리셀의 불량에 의해 생성되는 에러발생정보를 포함하는 신호인 반도체시스템.
◈청구항 24은(는) 설정등록료 납부시 포기되었습니다.◈

제 21 항에 있어서, 상기 반도체장치는
제1 동작정보코드 및 제2 동작정보코드에 따라 상기 제1 랭크 및 제2 랭크의 동작 우선순위를 설정하는 메모리제어회로;
제어신호에 응답하여 상기 제1 랭크코드와 상기 제1 랭크코드에 대한 에이징정보를 합성하여 제1 로직정보코드를 생성하고, 상기 제2 랭크코드와 상기 제2 랭크코드에 대한 에이징정보를 합성하여 제2 로직정보코드를 생성하는 로직정보코드생성회로;
프로그램신호가 기 설정된 횟수로 입력되는 경우 인에이블되는 상기 제어신호를 생성하고, 상기 제1 에러코드로부터 제1 에러정정코드를 생성하며, 상기 제2 에러코드로부터 제2 에러정정코드를 생성하는 에러정보생성회로;
상기 제어신호에 응답하여 상기 제1 에러정정코드와 상기 제1 에러정정코드에 대한 에이징정보를 합성하여 제1 불량정보코드를 생성하고, 상기 제2 에러정정코드와 상기 제2 에러정정코드에 대한 에이징정보를 합성하여 제2 불량정보코드를 생성하는 불량정보코드생성회로; 및
상기 제1 로직정보코드와 상기 제1 불량정보코드를 합성하고 상기 제2 로직정보코드와 상기 제2 불량정보코드를 합성하여 상기 제1 동작정보코드 및 상기 제2 동작정보코드를 생성하는 우선순위설정회로를 포함하는 반도체시스템.
◈청구항 25은(는) 설정등록료 납부시 포기되었습니다.◈

제 24 항에 있어서, 상기 로직정보코드생성회로는
상기 제어신호에 응답하여 상기 제1 랭크코드와 상기 제1 랭크코드에 대한 에이징정보를 합성하여 제1 로직에이징코드를 생성하는 제1 로직에이징감지회로;
상기 제어신호에 응답하여 상기 제2 랭크코드와 상기 제2 랭크코드에 대한 에이징정보를 합성하여 제2 로직에이징코드를 생성하는 제2 로직에이징감지회로; 및
상기 제1 로직에이징코드와 상기 제2 로직에이징코드를 저장하고, 저장된 상기 제1 로직에이징코드를 상기 제1 로직정보코드로 출력하며, 저장된 상기 제2 로직에이징코드를 상기 제2 로직정보코드로 출력하는 로직에이징분류회로를 포함하는 반도체시스템.
◈청구항 26은(는) 설정등록료 납부시 포기되었습니다.◈

제 25 항에 있어서, 상기 제1 로직에이징감지회로는
상기 제1 랭크코드를 저장하고 저장된 상기 제1 랭크코드를 제1 랭크시프팅코드로 출력하는 제1 시프트레지스터;
상기 제어신호가 인에이블되는 경우 상기 제1 랭크시프팅코드를 저장하고, 설정시간 이후 저장된 상기 제1 랭크시프팅코드를 제2 랭크시프팅코드로 출력하는 제2 시프트레지스터;
상기 제어신호가 인에이블되는 경우 상기 제2 랭크시프팅코드를 저장하고, 설정시간 이후 저장된 상기 제2 랭크시프팅코드를 제3 랭크시프팅코드로 출력하는 제3 시프트레지스터;
상기 제3 랭크시프팅코드에서 상기 제2 랭크시프팅코드를 감산하여 제1 차이코드를 생성하는 제1 감산기;
상기 제1 차이코드를 저장하고 저장된 상기 제1 차이코드를 제1 저장코드로 출력하거나, 반복적으로 생성되는 상기 제1 차이코드들을 저장하고, 저장된 상기 제1 차이코드들의 평균값을 상기 제1 저장코드로 출력하는 제1 저장회로; 및
상기 제1 랭크시프팅코드와 상기 제1 저장코드를 합산하여 상기 제1 로직에이징코드를 생성하는 제1 가산기를 포함하는 반도체시스템.
◈청구항 27은(는) 설정등록료 납부시 포기되었습니다.◈

제 26 항에 있어서, 상기 제3 랭크시프팅코드는 상기 제2 랭크시프팅코드가 생성된 시점부터 상기 설정시간 이후 생성되고, 상기 제1 차이코드는 상기 제1 랭크의 에이징정보를 포함하는 신호인 반도체시스템.
◈청구항 28은(는) 설정등록료 납부시 포기되었습니다.◈

제 25 항에 있어서, 상기 제2 로직에이징감지회로는
상기 제2 랭크코드를 저장하고 저장된 상기 제2 랭크코드를 제4 랭크시프팅코드로 출력하는 제4 시프트레지스터;
상기 제어신호가 인에이블되는 경우 상기 제4 랭크시프팅코드를 저장하고, 설정시간 이후 저장된 상기 제4 랭크시프팅코드를 제5 랭크시프팅코드로 출력하는 제5 시프트레지스터;
상기 제어신호가 인에이블되는 경우 상기 제5 랭크시프팅코드를 저장하고, 설정시간 이후 저장된 상기 제5 랭크시프팅코드를 제6 랭크시프팅코드로 출력하는 제6 시프트레지스터;
상기 제6 랭크시프팅코드에서 상기 제5 랭크시프팅코드를 감산하여 제2 차이코드를 생성하는 제2 감산기;
상기 제2 차이코드를 저장하고 저장된 상기 제2 차이코드를 제2 저장코드로 출력하거나, 반복적으로 생성되는 상기 제2 차이코드들을 저장하고, 저장된 상기 제2 차이코드들의 평균값을 상기 제2 저장코드로 출력하는 제2 저장회로; 및
상기 제4 랭크시프팅코드와 상기 제2 저장코드를 합산하여 상기 제2 로직에이징코드를 생성하는 제2 가산기를 포함하는 반도체시스템.
◈청구항 29은(는) 설정등록료 납부시 포기되었습니다.◈

제 28 항에 있어서, 상기 제6 랭크시프팅코드는 상기 제5 랭크시프팅코드가 생성된 시점부터 상기 설정시간 이후 생성되고, 상기 제2 차이코드는 상기 제2 랭크의 에이징정보를 포함하는 신호인 반도체시스템.
◈청구항 30은(는) 설정등록료 납부시 포기되었습니다.◈

제 24 항에 있어서, 상기 에러정보생성회로는
상기 프로그램신호에 응답하여 카운팅되는 카운팅신호를 생성하는 카운터;
상기 카운팅신호와 기준신호를 비교하여 상기 제어신호를 생성하는 비교회로; 및
상기 제어신호에 응답하여 상기 제1 에러코드로부터 상기 제1 에러정정코드를 생성하고, 상기 제2 에러코드로부터 상기 제2 에러정정코드를 생성하는 에러정정코드생성회로를 포함하는 반도체시스템.
◈청구항 31은(는) 설정등록료 납부시 포기되었습니다.◈

제 24 항에 있어서, 상기 불량정보코드생성회는
상기 제어신호에 응답하여 상기 제1 에러정정코드와 상기 제1 에러정정코드에 대한 에이징정보를 합성하여 제1 뱅크에이징코드를 생성하는 제1 뱅크에이징감지회로;
상기 제어신호에 응답하여 상기 제2 에러정정코드와 상기 제2 에러정정코드에 대한 에이징정보를 합성하여 제2 뱅크에이징코드를 생성하는 제2 뱅크에이징감지회로; 및
상기 제1 뱅크에이징코드와 상기 제2 뱅크에이징코드를 저장하고, 저장된 상기 제1 뱅크에이징코드를 상기 제1 불량정보코드로 출력하며, 저장된 상기 제2 뱅크에이징코드를 상기 제2 불량정보코드로 출력하는 뱅크에이징분류회로를 포함하는 반도체시스템.
◈청구항 32은(는) 설정등록료 납부시 포기되었습니다.◈

제 31 항에 있어서, 상기 제1 뱅크에이징감지회로는
상기 제1 에러정정코드를 저장하고 저장된 상기 제1 에러정정코드를 제1 에러시프팅코드로 출력하는 제7 시프트레지스터;
상기 제어신호가 인에이블되는 경우 상기 제1 에러시프팅코드를 저장하고, 설정시간 이후 저장된 상기 제1 에러시프팅코드를 제2 에러시프팅코드로 출력하는 제8 시프트레지스터;
상기 제어신호가 인에이블되는 경우 상기 제2 에러시프팅코드를 저장하고, 설정시간 이후 저장된 상기 제2 에러시프팅코드를 제3 에러시프팅코드로 출력하는 제9 시프트레지스터;
상기 제3 에러시프팅코드에서 상기 제2 에러시프팅코드를 감산하여 제3 차이코드를 생성하는 제3 감산기;
상기 제3 차이코드를 저장하고 저장된 상기 제3 차이코드를 제3 저장코드로 출력하거나, 반복적으로 생성되는 상기 제3 차이코드들을 저장하고, 저장된 상기 제3 차이코드들의 평균값을 상기 제3 저장코드로 출력하는 제3 저장회로; 및
상기 제1 에러시프팅코드와 상기 제3 저장코드를 합산하여 상기 제1 뱅크에이징코드를 생성하는 제3 가산기를 포함하는 반도체시스템.
◈청구항 33은(는) 설정등록료 납부시 포기되었습니다.◈

제 31 항에 있어서, 상기 제2 뱅크에이징감지회로는
상기 제2 에러정정코드를 저장하고 저장된 상기 제2 에러정정코드를 제4 에러시프팅코드로 출력하는 제10 시프트레지스터;
상기 제어신호가 인에이블되는 경우 상기 제4 에러시프팅코드를 저장하고, 설정시간 이후 저장된 상기 제4 에러시프팅코드를 제5 에러시프팅코드로 출력하는 제11 시프트레지스터;
상기 제어신호가 인에이블되는 경우 상기 제5 에러시프팅코드를 저장하고, 설정시간 이후 저장된 상기 제5 에러시프팅코드를 제6 에러시프팅코드로 출력하는 제12 시프트레지스터;
상기 제6 에러시프팅코드에서 상기 제5 에러시프팅코드를 감산하여 제4 차이코드를 생성하는 제4 감산기;
상기 제4 차이코드를 저장하고 저장된 상기 제4 차이코드를 제4 저장코드로 출력하거나, 반복적으로 생성되는 상기 제4 차이코드들을 저장하고, 저장된 상기 제4 차이코드들의 평균값을 상기 제4 저장코드로 출력하는 제4 저장회로; 및
상기 제4 에러시프팅코드와 상기 제4 저장코드를 합산하여 상기 제2 뱅크에이징코드를 생성하는 제4 가산기를 포함하는 반도체시스템.
◈청구항 34은(는) 설정등록료 납부시 포기되었습니다.◈

제 24 항에 있어서, 상기 우선순위설정회로는
프로그램신호에 응답하여 상기 제1 로직정보코드와 상기 제1 불량정보코드를 합성하여 제1 합성코드를 생성하고, 상기 제2 로직정보코드와 상기 제2 불량정보코드를 합성하여 제2 합성코드를 생성하는 합성회로; 및
상기 제1 합성코드 및 상기 제2 합성코드의 조합을 비교하고, 상기 제1 합성코드 및 상기 제2 합성코드 중 더 작은 절대값을 갖는 합성코드를 상기 제1 동작정보코드로 출력하며, 나머지 합성코드를 상기 제2 동작정보코드로 출력하는 반도체시스템.