CN111666176A - 半导体器件 - Google Patents

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Abstract

本申请公开了半导体器件。半导体器件包括：错误检测电路，其被配置为：通过响应于读取命令、基于突发斩波信号和内部命令地址将内部数据中所包括的第一组和第二组中的任意一个固定为预设电平来产生固定数据，以及通过检测固定数据的错误来产生错误检测信号；和数据输出电路，其被配置为：通过基于第一锁存输出控制信号锁存内部数据来产生锁存数据，以及通过基于第二锁存输出控制信号将锁存数据和错误检测信号串行化来产生输出数据。

Description

半导体器件
相关申请的交叉引用
本申请要求2019年3月5日向韩国知识产权局提交的申请号为10-2019-0025317的韩国专利申请的优先权，其公开内容通过引用整体合并于此。
技术领域
本公开的实施例总体上可以涉及被配置用于执行错误检查操作的半导体器件。
背景技术
近来，为了提高半导体器件的操作速度，使用了在每个时钟周期中输入/输出多个数据的方案。在数据的输入/输出速度提高的情况下，在数据传输过程期间发生错误的可能性也会增大。因此，另外需要用于确保数据传输的可靠性的单独的器件和方法。
使用了一种产生错误码的方法，该方法能够在每次传输数据时都检查错误的发生并将错误码与数据一起传输，从而确保数据传输的可靠性。错误码包括循环冗余检查(CRC)码、和能够检测所发生的错误的错误校正码(EDC)、以及在错误发生时能够自我校正错误的错误校正码(ECC)。
发明内容
在一个实施例中，一种半导体器件可以包括：错误检测电路，其被配置为：通过响应于读取命令、基于突发斩波信号和内部命令地址将内部数据中所包括的第一组和第二组中的任意一个固定为预设电平来产生固定数据，以及通过检测所述固定数据的错误来产生错误检测信号；以及数据输出电路，其被配置为通过基于第一锁存输出控制信号锁存所述内部数据来产生锁存数据，以及通过基于第二锁存输出控制信号将所述锁存数据和所述错误检测信号串行化来产生输出数据。
在一个实施例中，一种半导体器件可以包括：命令解码器，其被配置为通过对芯片选择信号和命令地址进行解码来产生读取命令和突发斩波信号，以及基于所述命令地址来产生内部命令地址；错误检测电路，其被配置为响应于所述读取命令、基于所述突发斩波信号和所述内部命令地址将内部数据中所包括的第一组和第二组中的任意一个固定为预设电平，以及基于对所述内部数据内的错误的检测来产生错误检测信号；以及数据输出电路，其被配置为在读取潜伏时段之后通过将所述内部数据和所述错误检测信号串行化来产生输出数据。
附图说明
图1是示出根据本公开的实施例的半导体器件的配置的示例的表示的框图。
图2是示出包括在图1所示的错误检测电路中的错误检查控制电路的配置的示例的表示的框图。
图3是示出包括在图2所示的错误检查控制电路中的输入控制信号发生电路的配置的示例的表示的图。
图4是示出包括在图2所示的错误检查控制电路中的输出控制信号发生电路的配置的示例的表示的图。
图5是示出包括在图1所示的错误检测电路中的错误检查电路的配置的示例的表示的框图。
图6是示出包括在图5所示的错误检查电路中的固定数据发生电路的配置的示例的表示的电路图。
图7是用于帮助说明根据本公开实施例的半导体器件的操作的时序图的示例的表示。
图8是示出根据本公开的实施例应用了图1至图7所示的半导体器件的电子系统的配置的示例的表示的图。
具体实施方式
在下文中，以下将通过实施例的各种示例参考附图来描述半导体器件。
各种实施例可以针对一种半导体器件，该半导体器件在读取操作中从命令地址产生用于执行突发斩波操作的信号，并且并行地执行所述突发斩波操作和错误检查操作。
根据本公开的实施例，能够提供一种半导体器件，该半导体器件在读取操作中从命令地址产生用于执行突发斩波操作的信号，并且并行地执行所述突发斩波操作和错误检查操作。
如图1所示，根据本公开的实施例的半导体器件1可以包括命令解码器10、存储电路20、错误检测电路30、移位电路40和数据输出电路50。
命令解码器10可以对芯片选择信号CS和第一命令地址至第M命令地址CA<1:M>进行解码，并且由此产生读取命令RD和突发斩波信号BC8。在芯片选择信号CS和第一命令地址至第M命令地址CA<1:M>为用于读取操作的逻辑电平组合的情况下，命令解码器10可以产生被使能的读取命令RD。在芯片选择信号CS和第一命令地址至第M命令地址CA<1:M>为用于突发斩波操作的逻辑电平组合的情况下，命令解码器10可以产生被使能的突发斩波信号BC8。在芯片选择信号CS和第一命令地址至第M命令地址CA<1:M>为用于同时执行读取操作和突发斩波操作的逻辑电平组合的情况下，命令解码器10可以产生被同时被使能的读取命令RD和突发斩波信号BC8。在突发斩波操作中，命令解码器10可以根据第一命令地址至第M命令地址CA<1:M>中所包括的比特位之中的任意一个来产生内部命令地址ICA3。第一命令地址至第M命令地址CA<1:M>中所包括的比特位的数量可以根据实施例来变化地设置。读取命令RD可以被设置为被使能以输出储存在存储电路20中的第一内部数据至第十六内部数据ID<1:16>的命令。突发斩波信号BC8可以被设置为被使能以进入突发斩波操作的信号，所述突发斩波操作用于将第一内部数据至第十六内部数据ID<1:16>中的第一组ID<1:8>和第二组ID<9:16>中的任意一个固定为预设电平。突发斩波操作可以被设置为固定并且由此不使用除了当通过根据本公开的实施例的错误检查控制电路31来执行错误检查操作时必需的数据比特位的数量之外的比特位。尽管本公开的实施例被实现为使得在突发斩波操作中需要8比特位数据，但是要注意的是，突发斩波操作中所需的数据比特位的数量可以根据实施例来变化地设置。如本文中关于参数所使用的词“预设”(比如预设电平)意指该参数的值在该参数被用于过程或算法中之前被确定。对于一些实施例，该参数的值在过程或算法开始之前被确定。在其他实施例中，该参数的值在过程或算法期间但在该参数被用于过程或算法中之前被确定。
存储电路20可以由多个存储单元阵列(未示出)来实现。在读取命令RD被输入的情况下，存储电路20可以输出所储存的第一内部数据至第十六内部数据ID<1:16>。第一内部数据至第十六内部数据ID<1:16>中所包括的比特位的数量可以根据实施例来变化地设置。第一内部数据至第十六内部数据ID<1:16>被设置为16比特位的情况可以被设置为以下情况：在其中突发长度被设置为16以使得当读取命令RD被输入一次时，16比特位的第一内部数据至第十六内部数据ID<1:16>被输出。
错误检测电路30可以包括错误检查控制电路31和错误检查电路32。
在读取命令RD被输入的时间处，错误检查控制电路31可以锁存突发斩波信号BC8和内部命令地址ICA3。在读取命令RD被输入的时间之后，错误检查控制电路31可以输出被锁存的突发斩波信号BC8和内部命令地址ICA3作为操作控制信号BCCON和数据控制信号FXD。在移位输出信号SOUT被输入的时间处，错误检查控制电路31可以根据被锁存的内部命令地址ICA3来产生延迟命令地址CA3D。
错误检查电路32可以根据操作控制信号BCCON和数据控制信号FXD来检测第一内部数据至第十六内部数据ID<1:16>的错误，并且由此产生错误检测信号CRC。错误检查电路32可以在操作控制信号BCCON被使能的情况下根据数据控制信号FXD的逻辑电平来将第一内部数据至第十六内部数据ID<1:16>中的第一组ID<1:8>和第二组ID<9:16>中的任意一个固定为预设电平，检测第一内部数据至第十六内部数据ID<1:16>的错误，并且由此产生错误检测信号CRC。在数据控制信号FXD为逻辑低电平(第一逻辑电平)的情况下，错误检查电路32可以将第一内部数据至第十六内部数据ID<1:16>中的第一组ID<1:8>固定为预设电平(逻辑低电平)。在数据控制信号FXD为逻辑高电平(第二逻辑电平)的情况下，错误检查电路32可以将第一内部数据至第十六内部数据ID<1:16>中的第二组ID<9:16>固定为预设电平(逻辑低电平)。此外，信号的逻辑电平可以与所描述的那些不同或相反。例如，被描述为具有逻辑“高”电平的信号可以可选地具有逻辑“低”电平，并且被描述为具有逻辑“低”电平的信号可以可选地具有逻辑“高”电平。
如上所述配置的错误检测电路30可以在读取命令RD被输入的情况下通过突发斩波信号BC8和内部命令地址ICA3将第一内部数据至第十六内部数据ID<1:16>中所包括的第一组ID<1:8>和第二组ID<9:16>中的任意一个固定为预设电平，检测第一内部数据至第十六内部数据ID<1:16>的错误，并且由此产生错误检测信号CRC。
移位电路40可以接收读取命令RD并产生移位输出信号SOUT、第一锁存输出控制信号LOUT<1>和第二锁存输出控制信号LOUT<2>。移位电路40可以使读取命令RD移位并且由此产生被使能的移位输出信号SOUT。移位电路40可以使读取命令RD移位并且由此产生被使能的第一锁存输出控制信号LOUT<1>。移位电路40可以使读取命令RD移位并且由此产生被使能的第二锁存输出控制信号LOUT<2>。用于使第二锁存输出控制信号LOUT<2>移位的时段可以被设置为读取潜伏时段。读取潜伏时段可以被设置为从读取命令RD被产生的时间起、比检测到了第一至第十六内部数据ID<1:16>的错误的时段更长的时段。用于使移位输出信号SOUT移位的时段和用于使第一锁存输出控制信号LOUT<1>移位的时段可以被设置为比读取潜伏时段更短的时段。
数据输出电路50可以包括锁存数据发生电路51和输出数据发生电路52。
在第一锁存输出控制信号LOUT<1>被输入的情况下，锁存数据发生电路51可以锁存第一内部数据至第十六内部数据ID<1:16>并且由此产生第一锁存数据至第十六锁存数据LD<1:16>。锁存数据发生电路51可以由多个管道电路(未示出)来实现，锁存第一内部数据至第十六内部数据ID<1:16>，并将被锁存的第一内部数据至第十六内部数据ID<1:16>输出为第一锁存数据至第十六锁存数据LD<1:16>。
在第二锁存输出控制信号LOUT<2>被输入的情况下，输出数据发生电路52可以根据延迟命令地址CA3D来将第一锁存数据至第十六锁存数据LD<1:16>和错误检测信号CRC串行化，并且由此产生第一输出数据至第十七输出数据DOUT<1:17>。第一输出数据至第十六输出数据DOUT<1:16>可以是根据第一锁存数据至第十六锁存数据LD<1:16>而产生的，并且第十七输出数据DOUT<17>可以是根据错误检测信号CRC而产生的。
下面将描述在输出数据发生电路52中产生第一输出数据至第十六输出数据DOUT<1:16>的操作。
在第二锁存输出控制信号LOUT<2>被输入并且延迟命令地址CA3D为逻辑低电平的情况下，输出数据发生电路52可以在不改变第一锁存数据至第十六锁存数据LD<1:16>的顺序的情况下产生第一输出数据至第十六输出数据DOUT<1:16>。
在第二锁存输出控制信号LOUT<2>被输入并且延迟命令地址CA3D为逻辑高电平的情况下，输出数据发生电路52可以通过改变第一锁存数据至第十六锁存数据LD<1:16>的顺序来产生第一输出数据至第十六输出数据DOUT<1:16>。例如，在第二锁存输出控制信号LOUT<2>被输入并且延迟命令地址CA3D为逻辑高电平的情况下，输出数据发生电路52可以将第一锁存数据至第十六锁存数据LD<1:16>的第一锁存数据至第八锁存数据LD<1:8>输出作为第九输出数据至第十六输出数据DOUT<9:16>，并且将第一锁存数据至第十六锁存数据LD<1:16>的第九锁存数据至第十六锁存数据LD<9:16>输出作为第一输出数据至第八输出数据DOUT<1:8>。在输出数据发生电路52中通过改变第一至第十六锁存数据LD<1:16>中所包括的比特位的顺序来输出第一输出数据至第十六输出数据DOUT<1:16>的操作可以根据实施例来变化地设置。
输出数据发生电路52可以在产生第一输出数据至第十六输出数据DOUT<1:16>之后根据错误检测信号CRC来产生第十七输出数据DOUT<17>。
如上所述配置的数据输出电路50可以在读取潜伏时段之后通过将第一内部数据至第十六内部数据ID<1:16>和错误检测信号CRC串行化来产生第一输出数据至第十七输出数据DOUT<1:17>。
参考图2，错误检查控制电路31可以包括输入控制信号发生电路310、延迟电路320、输出控制信号发生电路330和锁存电路340。
在读取命令RD被输入的情况下，输入控制信号发生电路310可以产生根据第一逻辑电平组合被顺序地使能的第一输入控制信号至第四输入控制信号PIN<1:4>。输入控制信号发生电路310可以在半导体器件1的初始化操作中产生第一逻辑电平组合的第一输入控制信号至第四输入控制信号PIN<1:4>。稍后将通过图3来描述第一逻辑电平组合。
延迟电路320可以将读取命令RD延迟并且由此产生延迟信号DLY。用于将读取命令RD延迟的延迟量可以根据实施例来变化地设置。
在延迟信号DLY被输入的情况下，输出控制信号发生电路330可以产生根据第二逻辑电平组合被顺序地使能的第一输出控制信号至第四输出控制信号POUT<1:4>。输出控制信号发生电路330可以在半导体器件1的初始化操作中产生第二逻辑电平组合的第一输出控制信号至第四输出控制信号POUT<1:4>。稍后将通过图4来描述第二逻辑电平组合。
在第一输入控制信号至第四输入控制信号PIN<1:4>被输入的情况下，锁存电路340可以锁存突发斩波信号BC8和内部命令地址ICA3。在第一输出控制信号至第四输出控制信号POUT<1:4>被输入的情况下，锁存电路340可以将被锁存的突发斩波信号BC8和内部命令地址ICA3输出作为操作控制信号BCCON和数据控制信号FXD。在第一输出控制信号至第四输出控制信号POUT<1:4>被输入的情况下，锁存电路340可以输出被锁存的突发斩波信号BC8作为操作控制信号BCCON。在第一输出控制信号至第四输出控制信号POUT<1:4>被输入的情况下，锁存电路340可以输出被锁存的内部命令地址ICA3作为数据控制信号FXD。在移位输出信号SOUT被输入的情况下，锁存电路340可以输出被锁存的内部命令地址ICA3作为延迟命令地址CA3D。
虽然第一至第四输入控制信号PIN<1:4>和第一至第四输出控制信号POUT<1:4>各自被示为四个比特位以说明第一逻辑电平组合和第二逻辑电平组合，但是应注意它们可以根据实施例而被设置为各种数量的比特位。
参考图3，输入控制信号发生电路310可以包括内部脉冲发生电路311和输入控制信号输出电路312。
内部脉冲发生电路311可以由反相器IV11和触发器FF11、FF12、FF13和FF14来实现。
反相器IV11可以将读取命令RD反相并对读取命令RD进行缓冲，并且输出输出信号。
在复位信号RST被使能的情况下，触发器FF11可以产生被初始化为逻辑高电平的第一内部脉冲IP<1>。在反相器IV11的输出信号为逻辑低电平的情况下，触发器FF11可以将第四内部脉冲IP<4>输出作为第一内部脉冲IP<1>。
在复位信号RST被使能的情况下，触发器FF12可以产生被初始化为逻辑低电平的第二内部脉冲IP<2>。在反相器IV11的输出信号为逻辑低电平的情况下，触发器FF12可以将第一内部脉冲IP<1>输出作为第二内部脉冲IP<2>。
在复位信号RST被使能的情况下，触发器FF13可以产生被初始化为逻辑低电平的第三内部脉冲IP<3>。在反相器IV11的输出信号为逻辑低电平的情况下，触发器FF13可以将第二内部脉冲IP<2>输出作为第三内部脉冲IP<3>。
在复位信号RST被使能的情况下，触发器FF14可以产生被初始化为逻辑低电平的第四内部脉冲IP<4>。在反相器IV11的输出信号为逻辑低电平的情况下，触发器FF14可以将第三内部脉冲IP<3>输出作为第四内部脉冲IP<4>。
复位信号RST可以被设置为在初始化操作中被使能的信号，在所述初始化操作中半导体器件1首次执行操作。
输入控制信号输出电路312可以由逻辑门来实现，例如但不限于，与非门NAND11、NAND12、NAND13和NAND14以及反相器IV12、IV13、IV14和IV15。
在读取命令RD为逻辑高电平的情况下，与非门NAND11和反相器IV12可以缓冲第一内部脉冲IP<1>并且由此产生第一输入控制信号PIN<1>。
在读取命令RD为逻辑高电平的情况下，与非门NAND12和反相器IV13可以缓冲第二内部脉冲IP<2>并且由此产生第二输入控制信号PIN<2>。
在读取命令RD为逻辑高电平的情况下，与非门NAND13和反相器IV14可以缓冲第三内部脉冲IP<3>并且由此产生第三输入控制信号PIN<3>。
在读取命令RD为逻辑高电平的情况下，与非门NAND14和反相器IV15可以缓冲第四内部脉冲IP<4>并且由此产生第四输入控制信号PIN<4>。
上述第一逻辑电平组合意指下面这样的逻辑电平组合，在其中第一输入控制信号PIN<1>被产生为逻辑高电平，第二输入控制信号PIN<2>被产生为逻辑低电平，第三输入控制信号PIN<3>被产生为逻辑低电平，并且第四输入控制信号PIN<4>被产生为逻辑低电平。
参考图4，输出控制信号发生电路330可以通过触发器FF21、FF22、FF23和FF24来实现。
在复位信号RST被使能的情况下，触发器FF21可以产生被初始化为逻辑高电平的第一输出控制信号POUT<1>。在延迟信号DLY为逻辑高电平的情况下，触发器FF21可以将第四输出控制信号POUT<4>输出作为第一输出控制信号POUT<1>。
在复位信号RST被使能的情况下，触发器FF22可以产生被初始化为逻辑低电平的第二输出控制信号POUT<2>。在延迟信号DLY为逻辑高电平的情况下，触发器FF22可以将第一输出控制信号POUT<1>输出作为第二输出控制信号POUT<2>。
在复位信号RST被使能的情况下，触发器FF23可以产生被初始化为逻辑低电平的第三输出控制信号POUT<3>。在延迟信号DLY为逻辑高电平的情况下，触发器FF23可以将第二输出控制信号POUT<2>输出作为第三输出控制信号POUT<3>。
在复位信号RST被使能的情况下，触发器FF24可以产生被初始化为逻辑低电平的第四输出控制信号POUT<4>。在延迟信号DLY为逻辑高电平的情况下，触发器FF24可以将第三输出控制信号POUT<3>输出作为第四输出控制信号POUT<4>。
上述第二逻辑电平组合意指下面这样的逻辑电平组合，在其中，第一输出控制信号POUT<1>被产生为逻辑高电平，第二输出控制信号POUT<2>被产生为逻辑低电平，第三输出控制信号POUT<3>被产生为逻辑低电平，并且第四输出控制信号POUT<4>被产生为逻辑低电平。
参考图5，错误检查电路32可以包括固定数据发生电路350和检测电路360。
固定数据发生电路350可以根据操作控制信号BCCON和数据控制信号FXD来将第一内部数据至第十六内部数据ID<1:16>中所包括的第一组ID<1:8>和第二组ID<9:16>中的任意一个固定为预设电平，并且由此产生第一固定数据至第十六固定数据FD<1:16>。在操作控制信号BCCON被使能为逻辑高电平并且数据控制信号FXD为逻辑低电平(第一逻辑电平)的情况下，固定数据发生电路350可以将第一内部数据至第十六内部数据ID<1:16>的第一组ID<1:8>固定为预设电平(逻辑低电平)并且由此产生第一固定数据至第十六固定数据FD<1:16>。在操作控制信号BCCON被使能为逻辑高电平并且数据控制信号FXD为逻辑高电平(第二逻辑电平)的情况下，固定数据发生电路350可以将第一内部数据至第十六内部数据ID<1:16>中的第二组ID<9:16>固定为预设电平(逻辑低电平)并且由此产生第一固定数据至第十六固定数据FD<1:16>。
检测电路360可以在读取命令RD被输入的情况下检测第一固定数据至第十六固定数据FD<1:16>的错误，并且由此产生错误检测信号CRC。在读取命令RD以逻辑高电平被输入并且在第一固定数据至第十六固定数据FD<1:16>中发生错误的情况下，检测电路360可以产生被使能的错误检测信号CRC。检测电路360可以通过执行循环冗余检查来检测第一固定数据至第十六固定数据FD<1:16>的错误，并且由此产生错误检测信号CRC。
参考图6，固定数据发生电路350可以包括传输控制信号发生电路351和逻辑电路352。
传输控制信号发生电路351可以由逻辑门实现，该逻辑门例如但不限于反相器IV21以及与非门NAND21和NAND22。在操作控制信号BCCON被使能为逻辑高电平并且数据控制信号FXD为逻辑低电平(第一逻辑电平)的情况下，传输控制信号发生电路351可以产生逻辑低电平的第一传输控制信号TS<1>和逻辑高电平的第二传输控制信号TS<2>。在操作控制信号BCCON被使能为逻辑高电平并且数据控制信号FXD为逻辑高电平(第二逻辑电平)的情况下，传输控制信号发生电路351可以产生逻辑高电平的第一传输控制信号TS<1>和逻辑低电平的第二传输控制信号TS<2>。
逻辑电路352可以由逻辑门实现，该逻辑门例如但不限于，与非门NAND23和NAND24以及反相器IV22和IV23。在第一传输控制信号TS<1>为逻辑高电平的情况下，逻辑电路352可以对第一内部数据至第十六内部数据ID<1:16>中的第一组ID<1:8>进行缓冲，并且由此输出第一固定数据至第十六固定数据FD<1:16>中的第一组FD<1:8>。在第一传输控制信号TS<1>为逻辑低电平的情况下，逻辑电路352可以将第一固定数据至第十六固定数据FD<1:16>中的第一组FD<1:8>固定为预设电平(逻辑低电平)。在第二传输控制信号TS<2>为逻辑高电平的情况下，逻辑电路352可以缓冲第一内部数据至第十六内部数据ID<1:16>中的第二组ID<9:16>，并且由此输出第一固定数据至第十六固定数据FD<1:16>中的第二组FD<9:16>。在第二传输控制信号TS<2>为逻辑低电平的情况下，逻辑电路352可以将第一固定数据至第十六固定数据FD<1:16>中的第二组FD<9:16>固定为预设电平(逻辑低电平)。
尽管图6中所示的固定数据发生电路350被示出为一个电路，但是固定数据发生电路350可以由与第一内部数据至第十六内部数据ID<1:16>和第一固定部数据至第十六固定数据FD<1:16>的比特位的数量相对应的16个电路来实现。
将参考图7描述根据本公开的实施例的半导体器件的操作，以作为在连续读取操作期间执行突发斩波操作的示例。
在时间T1处，命令解码器10对用于第一读取操作1st的芯片选择信号CS和第一命令地址至第M命令地址CA<1:M>进行解码，并且由此产生逻辑高电平的读取命令RD和逻辑高电平的突发斩波信号BC8。在突发斩波操作中，命令解码器10根据第一命令地址至第M命令地址CA<1:M>中所包括的比特位之中的任意一个来产生逻辑高电平的内部命令地址ICA3。
存储电路20根据逻辑高电平的读取命令RD来输出所储存的第一内部数据至第十六内部数据ID<1:16>。
错误检查控制电路31的输入控制信号发生电路310通过逻辑高电平的读取命令RD来产生逻辑高电平的第一输入控制信号PIN<1>。
通过在初始化操作中被使能的复位信号RST，误差检查控制电路31的输出控制信号发生电路330产生被初始化为逻辑高电平的第一输出控制信号POUT<1>。
错误检查控制电路31的锁存电路340根据逻辑高电平的第一输入控制信号PIN<1>来锁存突发斩波信号BC8和内部命令地址ICA3，并且根据逻辑高电平的第一输出控制信号POUT<1>来输出被锁存的突发斩波信号BC8和内部命令地址ICA3作为操作控制信号BCCON和数据控制信号FXD。
错误检查电路32的固定数据发生电路350根据逻辑高电平的操作控制信号BCCON和逻辑高电平的数据控制信号FXD来将第一内部数据至第十六内部数据ID<1:16>中的第二组ID<9:16>固定为预设电平(逻辑低电平)，并且由此产生第一固定数据至第十六固定数据FD<1:16>。此时，固定数据发生电路350对第一内部数据至第十六内部数据ID<1:16>中的第一组ID<1:8>进行缓冲，并且由此产生第一固定数据至第八固定数据FD<1:8>。
错误检查电路32的检测电路360根据逻辑高电平的读取命令RD来检测第一固定数据至第十六固定数据FD<1:16>的错误，并且由此产生错误检测信号CRC。
在时间T2处，移位电路40使时间T1的读取命令RD移位，并且由此产生移位输出信号SOUT和第一锁存输出控制信号LOUT<1>。
锁存电路340通过逻辑高电平的移位输出信号SOUT来将逻辑高电平的内部命令地址ICA3输出作为延迟命令地址CA3D。
锁存数据发生电路51通过逻辑高电平的第一锁存输出控制信号LOUT<1>来锁存在时间T1处产生的第一内部数据至第十六内部数据ID<1:16>，并且由此产生第一锁存数据至第十六锁存数据LD<1:16>。
在时间T3处，命令解码器10对用于第二读取操作2nd的芯片选择信号CS和第一命令地址至第M命令地址CA<1:M>进行解码，并且由此产生逻辑高电平的读取命令RD和逻辑低电平的突发斩波信号BC8。在突发斩波操作中，命令解码器10根据第一命令地址至第M命令地址CA<1:M>中所包括的比特位之中的任意一个来产生高电平的内部命令地址ICA3。
存储电路20根据逻辑高电平的读取命令RD来输出所储存的第一内部数据至第十六内部数据ID<1:16>。
错误检查控制电路31的输入控制信号发生电路310通过逻辑高电平的读取命令RD来产生逻辑高电平的第二输入控制信号PIN<2>。
错误检查控制电路31的锁存电路340根据逻辑高电平的第二输入控制信号PIN<2>来锁存突发斩波信号BC8和内部命令地址ICA3。
在时间T4处，移位电路40使时间T1的读取命令RD移位，并且由此在读取潜伏时段之后产生第二锁存输出控制信号LOUT<2>。
输出数据发生电路52根据逻辑高电平的第二锁存输出控制信号LOUT<2>和逻辑高电平的延迟命令地址CA3D来将在时间T2处产生的第一锁存数据至第十六锁存数据LD<1:16>和错误检测信号CRC串行化，并且由此产生第一输出数据至第十七输出数据DOUT<1:17>。第一输出数据至第十六输出数据DOUT<1:16>是根据第一锁存数据至第十六锁存数据LD<1:16>而产生的，并且第十七输出数据DOUT<17>是根据错误检测信号CRC而产生的。
在时间T5处，错误检查控制电路31的延迟电路320使时间T3的读取命令RD延迟，并且由此产生延迟信号DLY。
错误检查控制电路31的输出控制信号发生电路330通过延迟信号DLY来产生逻辑高电平的第二输出控制信号POUT<2>。
错误检查控制电路31的锁存电路340根据逻辑高电平的第二输出控制信号POUT<2>来将在时间T3处被锁存的突发斩波信号BC8和内部命令地址ICA3输出作为操作控制信号BCCON和数据控制信号FXD。
移位电路40使时间T3的读取命令RD移位，并且由此产生移位输出信号SOUT和第一锁存输出控制信号LOUT<1>。
锁存电路340通过逻辑高电平的移位输出信号SOUT将逻辑低电平的内部命令地址ICA3输出作为延迟命令地址CA3D。
锁存数据发生电路51通过逻辑高电平的第一锁存输出控制信号LOUT<1>来锁存在时间T3处产生的第一内部数据至第十六内部数据ID<1:16>，并且由此产生第一锁存数据至第十六锁存数据LD<1:16>。
在时间T6处，移位电路40使时间T3的读取命令RD移位，并且由此在读取潜伏时段之后产生第二锁存输出控制信号LOUT<2>。
输出数据发生电路52根据逻辑高电平的第二锁存输出控制信号LOUT<2>和逻辑低电平的延迟命令地址CA3D来将在时间T5处产生的第一锁存数据至第十六锁存数据LD<1:16>和错误检测信号CRC串行化，并且由此产生第一输出数据至第十七输出数据DOUT<1:17>。
由于在第三读取操作3rd和第四读取操作4th中通过产生第三输入控制信号和第四输入控制信号PIN<3:4>以及第三输出控制信号和第四输出控制信号POUT<3:4>来产生第一输出数据至第十七输出数据DOUT<1:17>的操作与第一读取操作1st和第二读取操作2nd相同，因此在此将省略其描述。
从以上描述显而易见的是，根据本公开的实施例的半导体器件可以在读取操作中根据命令地址产生用于执行突发斩波操作的信号，并且可以并行地执行突发斩波操作和错误检查操作。
以上参考图1至图7描述的半导体器件可以应用于包括存储系统、图形系统、计算系统或移动系统的电子系统。例如，参考图8，根据本公开的实施例的电子系统1000可以包括数据储存器1001、存储器控制器1002、缓冲存储器1003和输入/输出接口1004。
根据来自存储器控制器1002的控制信号，数据储存器1001储存从存储器控制器1002施加的数据，并且读出所储存的数据并将读出的数据输出至存储器控制器1002。数据储存器1001可以包括图1所示的半导体器件1。数据储存器1001可以包括即使电源中断也不会丢失数据并持续地储存数据的非易失性存储器。非易失性存储器可以被实现为诸如NOR闪存和NAND闪存之类的快闪存储器、相变随机存取存储器(PRAM)、电阻式随机存取存储器(RRAM)、自旋转移转矩随机存取存储器(STTRAM)或磁性随机存取存储器(MRAM)。
存储器控制器1002对通过输入/输出接口1004从外部设备(主机)施加的命令进行解码，并且根据解码结果控制数据关于数据储存器1001和缓冲存储器1003的输入/输出。存储器控制器1002可以包括图1所示的第一半导体器件1。虽然在图8中将存储控制器1002示为一个框，但是要注意，在存储器控制器1002中，可以独立地配置用于控制非易失性存储器的控制器和用于控制作为易失性存储器的缓冲存储器1003的控制器。
缓冲存储器1003可以临时储存要在存储器控制器1002中处理的数据，即要输入到数据储存器1001和从数据储存器1001输出的数据。缓冲存储器1003可以根据控制信号来储存从存储器控制器1002施加的数据。缓冲存储器1003读出所储存的数据，并将读出的数据输出到存储器控制器1002。缓冲存储器1003可以包括诸如DRAM(动态随机存取存储器)、移动DRAM和SRAM(静态随机存取存储器)之类的易失性存储器。
输入/输出接口1004在存储器控制器1002与外部设备(主机)之间提供物理耦接，以使得存储器控制器1002可以从外部设备接收用于数据的输入/输出的控制信号并且与外部设备交换数据。输入/输出接口1004可以包括各种接口协议之中的一种，诸如USB、MMC、PCI-E、SAS、SATA、PATA、SCSI、ESDI和IDE。
电子系统1000可以被用作主机的辅助存储设备或外部储存设备。电子系统1000可以包括固态盘(SSD)、USB存储器(通用串行总线存储器)、安全数字(SD)卡、迷你安全数字(mSD)卡、微型SD卡、安全数字高容量(SDHC)卡、记忆棒卡、智能媒体(SM)卡、多媒体卡(MMC)、嵌入式MMC(eMMC)或紧凑型闪存(CF)卡。
尽管上面已经描述了各种实施例，但是本领域技术人员将理解，所描述的实施例仅以示例的方式。因此，本文描述的半导体器件不应基于所描述的实施例而受到限制。

Claims (25)

1.一种半导体器件，包括：
错误检测电路，其被配置为：通过响应于读取命令，并基于突发斩波信号和内部命令地址，而将内部数据中所包括的第一组和第二组中的任意一个固定为预设电平来产生固定数据，以及基于对所述固定数据内的错误的检测来产生错误检测信号；以及
数据输出电路，其被配置为：通过基于第一锁存输出控制信号锁存所述内部数据来产生锁存数据，以及通过基于第二锁存输出控制信号将所述锁存数据和所述错误检测信号串行化来产生输出数据。
2.根据权利要求1所述的半导体器件，其中，所述突发斩波信号是被使能以进入突发斩波操作的信号，所述突发斩波操作用于将所述内部数据的第一组和第二组中的任意一个固定为所述预设电平。
3.根据权利要求1所述的半导体器件，其中，当所述内部命令地址为第一逻辑电平时，所述错误检测电路将所述内部数据的第一组固定为所述预设电平，并且当所述内部命令地址为第二逻辑电平时，所述错误检测电路将所述内部数据的第二组固定为所述预设电平。
4.根据权利要求1所述的半导体器件，其中，所述错误检测电路包括：
错误检查控制电路，其被配置为：基于所述读取命令来锁存所述突发斩波信号和所述内部命令地址，响应于所述读取命令来输出被锁存的突发斩波信号和内部命令地址作为操作控制信号和数据控制信号，以及响应于移位输出信号来根据被锁存的内部命令地址产生延迟命令地址；以及
错误检查电路，其被配置为：根据所述操作控制信号和所述数据控制信号来检测所述固定数据内的错误，以及基于是否已经检测到所述错误来产生所述错误检测信号的电平。
5.根据权利要求4所述的半导体器件，其中，所述错误检查控制电路包括：
输入控制信号发生电路，其被配置为：响应于所述读取命令来产生根据第一逻辑电平组合而被顺序地使能的第一输入控制信号和第二输入控制信号；
延迟电路，其被配置为通过延迟所述读取命令来产生延迟信号；
输出控制信号发生电路，其被配置为：响应于所述延迟信号来产生根据第二逻辑电平组合而被顺序地使能的第一输出控制信号和第二输出控制信号；以及
锁存电路，其被配置为：基于所述第一输入控制信号和所述第二输入控制信号来锁存所述突发斩波信号和所述内部命令地址，基于所述第一输出控制信号和所述第二输出控制信号来输出被锁存的突发斩波信号和内部命令地址作为所述操作控制信号和所述数据控制信号，以及响应于所述移位输出信号来根据被锁存的内部命令地址产生所述延迟命令地址。
6.根据权利要求5所述的半导体器件，其中，所述第一逻辑电平组合是在其中所述第一输入控制信号被设置为第二逻辑电平并且所述第二输入控制信号被设置为第一逻辑电平的逻辑电平组合，以及所述第二逻辑电平组合是在其中所述第一输出控制信号被设置为所述第二逻辑电平并且所述第二输出控制信号被设置为所述第一逻辑电平的逻辑电平组合。
7.根据权利要求5所述的半导体器件，其中，所述输入控制信号发生电路包括：
内部脉冲发生电路，其被配置为产生第一内部脉冲和第二内部脉冲，所述第一内部脉冲和所述第二内部脉冲根据复位信号而被初始化为所述第一逻辑电平组合，且响应于所述读取命令并根据所述第一逻辑电平组合而被顺序地使能；以及
输入控制信号输出电路，其被配置为：通过响应于所述读取命令而缓冲所述第一内部脉冲和所述第二内部脉冲来产生所述第一输入控制信号和所述第二输入控制信号。
8.根据权利要求4所述的半导体器件，其中，所述错误检查电路包括：
固定数据发生电路，其被配置为：通过根据所述操作控制信号和所述数据控制信号将所述内部数据中所包括的第一组和第二组中的任意一个固定为所述预设电平来产生所述固定数据；以及
检测电路，其被配置为通过响应于所述读取命令检测所述固定数据的错误来产生所述错误检测信号。
9.根据权利要求8所述的半导体器件，其中，所述固定数据发生电路包括：
传输控制信号发生电路，其被配置为：在所述操作控制信号被使能时，产生根据所述数据控制信号的逻辑电平而被选择性地使能的第一传输控制信号和第二传输控制信号；以及
逻辑电路，其被配置为：根据所述第一传输控制信号，通过缓冲所述内部数据的第一组而输出所述固定数据的第一组、或将所述固定数据的第一组固定为所述预设电平，以及根据所述第二传输控制信号，通过缓冲所述内部数据的第二组而输出所述固定数据的第二组、或将所述固定数据的第二组固定为所述预设电平。
10.根据权利要求1所述的半导体器件，其中，所述数据输出电路包括：
锁存数据发生电路，其被配置为通过响应于所述第一锁存输出控制信号锁存所述内部数据来产生所述锁存数据；以及
输出数据发生电路，其被配置为通过响应于所述第二锁存输出控制信号，并根据所述延迟命令地址将所述锁存数据和所述错误检测信号串行化来产生所述输出数据。
11.根据权利要求10所述的半导体器件，其中，所述第一锁存输出控制信号是通过使所述读取命令移位比读取潜伏时段更短的时段而产生的信号，并且所述第二锁存输出控制信号是通过使所述读取命令移位所述读取潜伏时段而产生的信号。
12.一种半导体器件，包括：
命令解码器，其被配置为：通过对芯片选择信号和命令地址进行解码来产生读取命令和突发斩波信号，以及基于所述命令地址来产生内部命令地址；
错误检测电路，其被配置为：响应于所述读取命令，基于所述突发斩波信号和所述内部命令地址来将内部数据中所包括的第一组和第二组中的任意一个固定为预设电平，以及基于对所述内部数据内的错误的检测来产生错误检测信号；以及
数据输出电路，其被配置为在读取潜伏时段之后通过将所述内部数据和所述错误检测信号串行化来产生输出数据。
13.根据权利要求12所述的半导体器件，其中，所述内部命令地址是根据所述命令地址中所包括的多个比特位之中的任意一个而产生的信号。
14.根据权利要求12所述的半导体器件，其中，所述突发斩波信号是被使能以进入突发斩波操作的信号，所述突发斩波操作用于将所述内部数据的第一组和第二组中的任意一个固定为所述预设电平。
15.根据权利要求12所述的半导体器件，其中，当所述内部命令地址为第一逻辑电平时，所述错误检测电路将所述内部数据的第一组固定为所述预设电平，以及当所述内部命令地址为第二逻辑电平时，所述错误检测电路将所述内部数据的第二组固定为所述预设电平。
16.根据权利要求12所述的半导体器件，其中，所述读取潜伏时段被设置为从所述读取命令被产生的时间起、比检测到了所述内部数据的错误的时段更长的时段。
17.根据权利要求12所述的半导体器件，其中，所述错误检测电路包括：
错误检查控制电路，其被配置为：基于所述读取命令来锁存所述突发斩波信号和所述内部命令地址，响应于所述读取命令来输出被锁存的突发斩波信号和内部命令地址作为操作控制信号和数据控制信号，以及响应于移位输出信号来根据被锁存的内部命令地址产生延迟命令地址；以及
错误检查电路，其被配置为：根据所述操作控制信号和所述数据控制信号来检测所述固定数据内的错误，以及基于是否已经检测到所述错误来产生所述错误检测信号的电平。
18.根据权利要求17所述的半导体器件，其中，所述错误检查控制电路包括：
输入控制信号发生电路，其被配置为：响应于所述读取命令来产生根据第一逻辑电平组合而被顺序地使能的第一输入控制信号和第二输入控制信号；
延迟电路，其被配置为通过延迟所述读取命令来产生延迟信号；
输出控制信号发生电路，其被配置为：响应于所述延迟信号来产生根据第二逻辑电平组合而被顺序地使能的第一输出控制信号和第二输出控制信号；以及
锁存电路，其被配置为：基于所述第一输入控制信号和所述第二输入控制信号来锁存所述突发斩波信号和所述内部命令地址，基于所述第一输出控制信号和所述第二输出控制信号来输出被锁存的突发斩波信号和内部命令地址作为所述操作控制信号和所述数据控制信号，以及响应于所述移位输出信号来根据被锁存的内部命令地址产生所述延迟命令地址。
19.根据权利要求18所述的半导体器件，其中，所述第一逻辑电平组合是在其中所述第一输入控制信号被设置为第二逻辑电平并且所述第二输入控制信号被设置为第一逻辑电平的逻辑电平组合，并且所述第二逻辑电平组合是在其中所述第一输出控制信号被设置为所述第二逻辑电平并且所述第二输出控制信号被设置为所述第一逻辑电平的逻辑电平组合。
20.根据权利要求18所述的半导体器件，其中，所述输入控制信号发生电路包括：
内部脉冲发生电路，其被配置为产生第一内部脉冲和第二内部脉冲，所述第一内部脉冲和所述第二内部脉冲根据复位信号被初始化为所述第一逻辑电平组合，并响应于所述读取命令并根据所述第一逻辑电平组合而被顺序地使能；以及
输入控制信号输出电路，其被配置为：通过响应于所述读取命令缓冲所述第一内部脉冲和所述第二内部脉冲来产生所述第一输入控制信号和所述第二输入控制信号。
21.根据权利要求17所述的半导体器件，其中，所述错误检查电路包括：
固定数据发生电路，其被配置为：通过根据所述操作控制信号和所述数据控制信号将所述内部数据中所包括的第一组和第二组中的任意一个固定为所述预设电平来产生所述固定数据；以及
检测电路，其被配置为：通过响应于所述读取命令检测所述固定数据的错误来产生所述错误检测信号。
22.根据权利要求21所述的半导体器件，其中，所述固定数据发生电路包括：
传输控制信号发生电路，其被配置为：在所述操作控制信号被使能时，产生根据所述数据控制信号的逻辑电平而被选择性地使能的第一传输控制信号和第二传输控制信号；以及
逻辑电路，其被配置为：根据所述第一传输控制信号，通过缓冲所述内部数据的第一组而输出所述固定数据的第一组、或将所述固定数据的第一组固定为所述预设电平，以及根据所述第二传输控制信号，通过缓冲所述内部数据的第二组而输出所述固定数据的第二组、或将所述固定数据的第二组固定为所述预设电平。
23.根据权利要求12所述的半导体器件，其中，所述数据输出电路包括：
锁存数据发生电路，其被配置为通过响应于第一锁存输出控制信号锁存所述内部数据来产生锁存数据；以及
输出数据发生电路，其被配置为通过响应于第二锁存输出控制信号，根据所述延迟命令地址将所述锁存数据和所述错误检测信号串行化来产生所述输出数据。
24.根据权利要求23所述的半导体器件，其中，所述第一锁存输出控制信号是通过使所述读取命令移位比读取潜伏时段更短的时段而产生的信号，以及所述第二锁存输出控制信号是通过使所述读取命令移位所述读取潜伏时段而产生的信号。
25.根据权利要求23所述的半导体器件，其中，所述延迟命令地址是当所述内部命令地址被延迟时产生的信号。
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