CN108630257B - 半导体器件 - Google Patents

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Abstract

半导体器件包括：第一模式信号生成电路，其适用于响应于命令来生成第一模式信号，在根据第一MOS晶体管的电流特性确定的第一时段比由第一无源元件确定的第二时段更长的情况下，第一模式信号被使能；以及第二模式信号生成电路，其适用于响应于命令来生成第二模式信号，在由第二无源元件确定的第三时段比根据第二MOS晶体管的电流特性确定的第四时段更长的情况下，第二模式信号被使能。

Description

半导体器件
相关申请的交叉引用
本申请要求2017年3月20日向韩国知识产权局提交的申请号为10-2017-0034873的韩国专利申请的优先权，其全部内容通过引用合并于此，如同全文阐述。
技术领域
本发明总体而言涉及一种半导体器件，更具体而言，涉及一种能够增强操作裕度和降低功耗的半导体器件。
背景技术
基于器件电流的MOS晶体管的性能特性可以分为典型状态、慢状态和快状态。典型状态表示基于器件电流，而被包括在落入性能特征范围内的典型组中的晶体管，为了满足半导体器件性能要求，制造商通常都期望典型状态。慢状态表示与属于典型组的晶体管相比，被包括在具有较差的电流特性的组(即，具有较低器件电流的组)中的晶体管。快状态表示与属于典型组的晶体管相比，被包括在具有较好的电流特性的组(即，具有较大的器件电流的组)中的晶体管。晶体管的工作电流特性(或性能特性)的这种差异可能是由例如工艺变化引起的。众所周知，晶体管的电流特性可以因每个栅电介质层的厚度、宽度/长度、薄层电阻和阈值电压的变化而改变。作为参考，在本说明书中，偏斜可以指示晶体管的特性因工艺变化等的影响而引起的变化。
发明内容
各种实施例涉及生成模式信号的半导体器件，所述模式信号包括关于器件上的MOS晶体管的电流特性的信息。
在根据本发明的实施例中，一种用于确定半导体器件的操作特性的方法可以包括：在器件上形成互连的组件网络，其中组件包括MOS晶体管和无源组件，并且生成模式信号作为网络的输出，其中模式信号提供MOS晶体管的操作特性的直接指示。
在一个实施例中，半导体器件可以包括：第一模式信号生成电路，其适用于响应于命令来生成第一模式信号，在根据第一MOS晶体管的电流特性确定的第一时段比由第一无源元件确定的第二时段更长的情况下，第一模式信号被使能；以及第二模式信号生成电路，其适用于响应于所述命令来生成第二模式信号，在由第二无源元件确定的第三时段比根据第二MOS晶体管的电流特性确定的第四时段更长的情况下，所述第二模式信号被使能。
在一个实施例中，一种半导体器件可以包括：第一时段信号生成电路，其适用于生成第一时段信号，在从命令生成的时间点到经过了根据第一MOS晶体管的电流特性确定的第一时段的时间点的时段内，所述第一时段信号被使能；第一时段信号延迟电路，其适用于通过将第一时段信号延迟由第一无源元件确定的第二时段，来生成第一延迟时段信号；以及第一重叠时段检测电路，其适用于响应于第一时段信号和第一延迟时段信号来生成第一模式信号。
在一个实施例中，一种用于确定半导体器件的操作特性的方法包括：在器件上形成组件的互连网络，其中组件包括MOS晶体管和无源组件，并且生成模式信号作为网络的输出。所述模式信号提供了MOS晶体管的操作特性的直接指示。
根据实施例，通过生成关于MOS晶体管的电流特性的信息，可以提高电路性能，可以校正操作裕度的不足，并且可以减少电流消耗。
附图说明
通过结合所附附图，参照以下具体描述，本发明的上述及其它特征和优点将变得显而易见，其中：
图1是示出了根据一个实施例的半导体器件的配置的框图。
图2是示出了包括在图1所示的半导体器件中的第一模式信号生成电路的配置的框图。
图3是示出了包括在图2所示的第一模式信号生成电路中的第一开始脉冲生成电路的电路图。
图4是示出了包括在图2所示的第一模式信号生成电路中的第一结束脉冲生成电路的电路图。
图5是示出了包括在图2所示的第一模式信号生成电路中的第一时段信号生成电路的电路图。
图6是示出了包括在图2所示的第一模式信号生成电路中的第一时段信号延迟电路的电路图。
图7是示出了包括在图2所示的第一模式信号生成电路中的第一重叠时段检测电路的电路图。
图8是帮助解释图2至图7所示的第一模式信号生成电路的操作的时序图。
图9是示出了包括在图1所示的半导体器件中的第二模式信号生成电路的配置的框图。
图10是示出了包括在图9所示的第二模式信号生成电路中的第二开始脉冲生成电路的电路图。
图11是示出了包括在图9所示的第二模式信号生成电路中的第二结束脉冲生成电路的电路图。
图12是示出了包括在图9所示的第二模式信号生成电路中的第二时段信号生成电路的电路图。
图13是示出了包括在图9所示的第二模式信号生成电路中的第二时段信号延迟电路的电路图。
图14是示出了包括在图9所示的第二模式信号生成电路中的第二重叠时段检测电路的电路图。
图15是帮助解释图9至图14所示的第二模式信号生成电路的操作的时序图。
图16是示出了包括在图1所示的半导体器件中的第三模式信号生成电路的电路图。
图17是示出了应用了图1至图16所示的半导体器件的电子系统的配置的图。
具体实施方式
在下文中，将参照附图更详细地说明根据本发明的实施例。尽管参考本发明的多个示例性实施例来描述本发明，但是应当理解的是，本领域技术人员可以设计落入本发明的精神和范围内的许多其它修改和变化。
如图1所示，根据一个实施例的半导体器件可以包括：第一模式信号生成电路1、第二模式信号生成电路2和第三模式信号生成电路3。
第一模式信号生成电路1可以响应于命令CMD来生成第一模式信号MODE1。第一模式信号生成电路1可以通过由命令CMD生成第一时段信号PD1(参见图5)和第一延迟时段信号PDd1(参见图6)，来生成第一模式信号MODE1。在从命令CMD生成的时间点起到经过了根据MOS晶体管的电流特性确定的延迟时段的时间点的时段内，第一时段信号PD1可以被使能。可以通过将第一时段信号PD1延迟由无源元件确定的延迟时段来生成第一延迟时段信号PDd1。第一模式信号生成电路1可以生成第一模式信号MODE1，所述第一模式信号MODE1从第一时段信号PD1的使能时段与第一延迟时段信号PDd1的使能时段互相重叠的时间点起被使能。第一时段信号PD1的使能时段可以随着MOS晶体管的电流特性越差(即，以较低的器件电流)而增加。在第一模式信号MODE1被使能的情况下，确认了MOS晶体管的电流特性的慢状态。换言之，当MODE1信号被使能时，其用作指示出半导体器件上的MOS晶体管属于具有比典型组中的晶体管更低的器件电流特性的组。
第二模式信号生成电路2可以响应于命令CMD来生成第二模式信号MODE2。第二模式信号生成电路2可以通过由命令CMD生成第二时段信号PD2(参见图12)和第二延迟时段信号PDd2(参见图13)来生成第二模式信号MODE2。从命令CMD生成的时间点起，在由无源元件确定的时段内，第二时段信号PD2可以被使能。可以通过将第二时段信号PD2延迟根据器件上的MOS晶体管的电流特性确定的延迟时段，来生成第二延迟时段信号PDd2。第二模式信号生成电路2可以生成第二模式信号MODE2，所述第二模式信号MODE2从第二时段信号PD2的使能时段与第二延迟时段信号PDd2的使能时段互相重叠的时间点起被使能。随着MOS晶体管的电流特性越好(即，MOS晶体管具有比属于典型组的晶体管更高的器件电流)，第二延迟时段信号PDd2被使能的时间点可以提前。在第二模式信号MODE2被使能的情况下，确认了MOS晶体管的电流特性的快状态。换言之，当MODE2信号被使能时，其用作指示出半导体器件上的MOS晶体管属于具有比典型组中的晶体管更高的器件电流特性的组。
第三模式信号生成电路3可以响应于第一模式信号MODE1和第二模式信号MODE2来生成第三模式信号MODE3。在第一模式信号MODE1和第二模式信号MODE2都被禁止的情况下，第三模式信号生成电路3可以生成第三模式信号MODE3。在第三模式信号MODE3被使能的情况下，确认了MOS晶体管的电流特性的典型状态。换言之，当MODE3信号被使能时，其用作指示出半导体器件上的MOS晶体管属于典型组。
参见图2，第一模式信号生成电路1可以包括：第一开始脉冲生成电路11、第一结束脉冲生成电路12、第一时段信号生成电路13、第一时段信号延迟电路14和第一重叠时段检测电路15。
第一开始脉冲生成电路11可以响应于命令CMD来生成第一开始脉冲STRP1。第一开始脉冲生成电路11可以与命令CMD生成的时间点同步地生成第一开始脉冲STRP1。
第一结束脉冲生成电路12可以响应于命令CMD来生成第一结束脉冲ENDP1。第一结束脉冲生成电路12可以通过利用具有器件上的MOS晶体管的电流特性的延迟元件来延迟命令CMD，从而生成第一结束脉冲ENDP1。第一结束脉冲生成电路12可以根据MOS晶体管的器件电流特性，在稍后的时间点生成第一结束脉冲ENDP1。器件电流越低，MOS晶体管将执行地越慢，结束脉冲ENDP1发生地也越晚。
第一时段信号生成电路13可以响应于第一开始脉冲STRP1和第一结束脉冲ENDP1来生成第一时段信号PD1。第一时段信号生成电路13可以生成第一时段信号PD1，所述第一时段信号PD1在第一开始脉冲STRP1被生成的情况下被使能。第一时段信号生成电路13可以生成第一时段信号PD1，所述第一时段信号PD1在第一结束脉冲ENDP1被禁止的情况下被禁止。第一时段信号PD1可以在从第一开始脉冲STRP1生成的时间点到第一结束脉冲ENDP1生成的时间点的时段内被使能。
第一时段信号延迟电路14可以通过将第一时段信号PD1延迟预定的延迟时段来生成第一延迟时段信号PDd1。第一时段信号延迟电路14可以包括电阻器(未示出)和电容器(未示出)，并且通过将第一时段信号PD1延迟由RC延迟值提供的延迟时段来生成第一延迟时段信号PDd1，所述RC延迟值由电阻器的电阻值和电容器的电容确定。
第一重叠时段检测电路15可以响应于第一时段信号PD1和第一延迟时段信号PDd1来生成第一模式信号MODE1。第一重叠时段检测电路15可以生成第一模式信号MODE1，所述第一模式信号MODE1从第一时段信号PD1的使能时段与第一延迟时段信号PDd1的使能时段互相重叠的时间点起被使能。在第一模式信号MODE1被使能的情况下，确认了MOS晶体管的电流特性的慢状态。换言之，当半导体器件中的MOS晶体管具有比典型组的MOS晶体管更低的器件电流特性时，生成MODE1信号。
第一模式信号生成电路1可以生成第一模式信号MODE1，其使能时段随着MOS晶体管的器件电流特性趋向于甚至更低的器件电流而增加。由于第一时段信号PD1的使能时段随着MOS晶体管的电流特性趋向于较低的器件电流值而增加，所以与较低器件电流特性相关的慢状态变得甚至更加明显，并且第一模式信号MODE1的使能时段可以增加。
参见图3，第一开始脉冲生成电路11可以包括第一命令缓冲器111和第一脉冲输出112。第一命令缓冲器111可以反相并延迟命令CMD，并且将输出信号输出。第一命令缓冲器111可以由包括奇数个反相器的反相器链来实现。第一脉冲输出112可以响应于命令CMD和第一命令缓冲器111的输出信号来生成第一开始脉冲STRP1。可以通过提供命令CMD和第一命令缓冲器111的输出信号作为输入，并且执行与逻辑功能，来生成第一脉冲输出112。第一开始脉冲生成电路11可以与命令CMD生成的时间点同步地生成第一开始脉冲STRP1。
参见图4，第一结束脉冲生成电路12可以通过延迟命令CMD来生成第一结束脉冲ENDP1。第一结束脉冲生成电路12可以由包括偶数个反相器的反相器链来实现。包括在第一结束脉冲生成电路12中的反相器的数量可以被设定为比包括在图3所示的第一命令缓冲器111中的反相器的数量更多。由于包括在第一结束脉冲生成电路12中的反相器具体化为MOS晶体管，因此第一结束脉冲生成电路12可以根据MOS晶体管的电流特性，来控制生成第一结束脉冲ENDP1的时间点。第一结束脉冲生成电路12可以在稍后的时间点生成第一结束脉冲ENDP1，从而反映了MOS晶体管的电流特性较差的事实。如上所述，较差的电流特性指示了比典型值低的器件电流，因此指示了较慢的器件操作速度。
参见图5，第一时段信号生成电路13可以包括或非门NOR11和NOR12、以及反相器IV11。在第一开始脉冲STRP1被生成为逻辑高电平的情况下，第一时段信号生成电路13可以生成被使能为逻辑高电平的第一时段信号PD1。在第一结束脉冲ENDP1被生成为逻辑高电平的情况下，第一时段信号生成电路13可以生成被禁止为逻辑低电平的第一时段信号PD1。第一时段信号PD1可以在从第一开始脉冲STRP1生成的时间点到第一结束脉冲ENDP1生成的时间点的时段内被使能为逻辑高电平。
参见图6，第一时段信号延迟电路14可以包括：PMOS晶体管P11、P12、P13和P14、电阻器R11、R12、R13和R14、NMOS晶体管N11、N12、N13和N14、以及电容器C11、C12、C13和C14。第一时段信号延迟电路14可以通过将第一时段信号PD1延迟预定的延迟时段来生成第一延迟时段信号PDd1。可以根据由电阻器R11、R12、R13和R14的电阻值以及电容器C11、C12、C13和C14的电容所设定的RC延迟值，来确定第一时段信号延迟电路14的延迟时段。
参见图7，第一重叠时段检测电路15可以包括第一检测信号生成电路151和第一模式信号输出电路152。
第一检测信号生成电路151可以响应于第一时段信号PD1和第一延迟时段信号PDd1来生成第一检测信号DET1。第一检测信号生成电路151可以通过将第一时段信号PD1和第一延迟时段信号PDd1作为输入，并且执行与逻辑功能，来生成第一检测信号DET1。第一检测信号生成电路151可以生成第一检测信号DET1，所述第一检测信号DET1在第一时段信号PD1和第一延迟时段信号PDd1都为逻辑高电平的时段内被使能为逻辑高电平。
第一模式信号输出电路152可以响应于第一检测信号DET1和复位信号RST来生成第一模式信号MODE1。在第一检测信号DET1被使能为逻辑高电平的情况下，第一模式信号输出电路152可以生成被使能为逻辑高电平的第一模式信号MODE1。在被施加了被使能为逻辑高电平的复位信号RST的情况下，第一模式信号输出电路152可以生成被禁止为逻辑低电平的第一模式信号MODE1。在从第一检测信号DET1被使能为逻辑高电平的时间点到复位信号RST被使能为逻辑高电平的时间点的时段内，第一模式信号MODE1可以被使能为逻辑高电平。复位信号RST可以被使能以用于半导体器件的初始化操作。复位信号RST可以从半导体器件的外部施加或者在半导体器件内部生成。
第一重叠时段检测电路15可以生成第一模式信号MODE1，所述第一模式信号MODE1从第一时段信号PD1的使能时段与第一延迟时段信号PDd1的使能时段互相重叠的时间点起被使能。在第一模式信号MODE1被使能的情况下，确认了MOS晶体管的电流特性的慢状态。
下面将参照图8来描述如上所述配置的第一模式信号生成电路1的操作。
与在时间点T11生成的命令CMD同步地生成第一开始脉冲STRP1。根据在时间点T11生成的第一开始脉冲STRP1，第一时段信号PD1使能为逻辑高电平。
在时间点T13，通过利用具有MOS晶体管的电流特性的延迟元件来延迟命令CMD从而生成第一结束脉冲ENDP1。根据在时间点T13生成的第一结束脉冲ENDP1，第一时段信号PD1被禁止为逻辑低电平。
由于在从时间点T11到时间点T13的时段td11内被使能的第一时段信号PD1被延迟由RC延迟值确定的延迟时段td12，因此生成第一延迟时段信号PDd1。
通过从第一时段信号PD1被使能的时间点T11起被延迟延迟时段td12，第一延迟时段信号PDd1在时间点T12被使能。因此，由于第一检测信号DET1在从时间点T12到时间点T13的时段内被使能为逻辑高电平，所以第一模式信号MODE1从时间点T12起被使能为逻辑高电平。
当第一时段信号PD1的使能时段td11比第一时段信号PD1被延迟的延迟时段td12更长时，第一模式信号MODE1被使能为逻辑高电平，并且确认了MOS晶体管的电流特性的慢状态。
参见图9，第二模式信号生成电路2可以包括：第二开始脉冲生成电路21、第二结束脉冲生成电路22、第二时段信号生成电路23、第二时段信号延迟电路24和第二重叠时段检测电路25。
第二开始脉冲生成电路21可以响应于命令CMD来生成第二开始脉冲STRP2。第二开始脉冲生成电路21可以与命令CMD生成的时间点同步地生成第二开始脉冲STRP2。
第二结束脉冲生成电路22可以响应于命令CMD来生成第二结束脉冲ENDP2。第二结束脉冲生成电路22可以包括电阻器(未示出)和电容器(未示出)，并且通过将命令CMD延迟根据由电阻器的电阻值和电容器的电容设定的RC延迟值而确定的延迟时段，来生成第二结束脉冲ENDP2。
第二时段信号生成电路23可以响应于第二开始脉冲STRP2和第二结束脉冲ENDP2来生成第二时段信号PD2。第二时段信号生成电路23可以生成在第二开始脉冲STRP2生成的情况下被使能的第二时段信号PD2。第二时段信号生成电路23可以生成在第二结束脉冲ENDP2生成的情况下被禁止的第二时段信号PD2。在从第二开始脉冲STRP2生成的时间点到第二结束脉冲ENDP2生成的时间点的时段内，第二时段信号PD2可以被使能。
第二时段信号延迟电路24可以通过将第二时段信号PD2延迟预定的延迟时段来生成第二延迟时段信号PDd2。第二时段信号延迟电路24可以通过利用具有MOS晶体管的电流特性的延迟元件来延迟第二时段信号PD2，从而生成第二延迟时段信号PDd2。由于MOS晶体管的电流特性较好，所以第二时段信号延迟电路24可以生成在较早时间点被使能的第二延迟时段信号PDd2。
第二重叠时段检测电路25可以响应于第二时段信号PD2和第二延迟时段信号PDd2来生成第二模式信号MODE2。第二重叠时段检测电路25可以生成第二模式信号MODE2，所述第二模式信号MODE2从第二时段信号PD2的使能时段与第二延迟时段信号PDd2的使能时段互相重叠的时间点起被使能。在第二模式信号MODE2被使能的情况下，确认了MOS晶体管的电流特性的快状态。
参见图10，第二开始脉冲生成电路21可以包括第二命令缓冲器211和第二脉冲输出212。第二命令缓冲器211可以反相并延迟命令CMD，并且将输出信号输出。第二命令缓冲器211可以由包括奇数个反相器的反相器链来实现。第二脉冲输出212可以响应于命令CMD和第二命令缓冲器211的输出信号来生成第二开始脉冲STRP2。第二脉冲输出212可以将命令CMD和第二命令缓冲器211的输出信号作为输入，并且执行与逻辑功能。第二开始脉冲生成电路21可以与命令CMD生成的时间点同步地生成第二开始脉冲STRP2。
参见图11，第二结束脉冲生成电路22可以包括：PMOS晶体管P21、P22、P23和P24、电阻器R21、R22、R23和R24、NMOS晶体管N21、N22、N23和N24以及电容器C21、C22、C23和C24。第二结束脉冲生成电路22可以通过将命令CMD延迟预定的延迟时段来生成第二结束脉冲ENDP2。可以根据由电阻器R21、R22、R23和R24的电阻值以及电容器C21、C22、C23和C24的电容设定的RC延迟值来确定第二结束脉冲生成电路22的延迟时段。
参见图12，第二时段信号生成电路23可以包括或非门NOR21和NOR22、以及反相器IV21。第二时段信号生成电路23可以生成第二时段信号PD2，所述第二时段信号PD2在第二开始脉冲STRP2被生成为逻辑高电平的情况下被使能为逻辑高电平。第二时段信号生成电路23可以生成第二时段信号PD2，所述第二时段信号PD2在第二结束脉冲ENDP2被生成为逻辑高电平的情况下被禁止为逻辑低电平。第二时段信号PD2可以在从第二开始脉冲STRP2生成的时间点到第二结束脉冲ENDP2生成的时间点的时段内被使能为逻辑高电平。
参见图13，第二时段信号延迟电路24可以通过将第二时段信号PD2延迟预定的延迟时段来生成第二延迟时段信号PDd2。第二时段信号延迟电路24可以由包括偶数个反相器的反相器链来实现。包括在第二时段信号延迟电路24中的反相器的数量可以被设定为比包括在图10所示的第二命令缓冲器211中的反相器的数量更多。由于包括在第二时段信号延迟电路24中的反相器具体化为MOS晶体管，因此第二时段信号延迟电路24可以根据MOS晶体管的电流特性来控制第二延迟时段信号PDd2被使能的时间点。由于MOS晶体管的电流特性较好，因此第二时段信号延迟电路24可以生成在较早时间点被使能的第二延迟时段信号PDd2。
参见图14，第二重叠时段检测电路25可以包括第二检测信号生成电路251和第二模式信号输出电路252。
第二检测信号生成电路251可以响应于第二时段信号PD2和第二延迟时段信号PDd2来生成第二检测信号DET2。第二检测信号生成电路251可以通过将第二时段信号PD2和第二延迟时段信号PDd2作为输入并且执行与逻辑功能，来生成第二检测信号DET2。第二检测信号生成电路251可以生成第二检测信号DET2，所述第二检测信号DET2在第二时段信号PD2和第二延迟时段信号PDd2都是逻辑高电平的时段内被使能为逻辑高电平。
第二模式信号输出电路252可以响应于第二检测信号DET2和复位信号RST来生成第二模式信号MODE2。在第二检测信号DET2被使能为逻辑高电平的情况下，第二模式信号输出电路252可以生成被使能为逻辑高电平的第二模式信号MODE2。在输入被使能为逻辑高电平的复位信号RST的情况下，第二模式信号输出电路252可以生成被禁止为逻辑低电平的第二模式信号MODE2。在从第二检测信号DET2被使能为逻辑高电平的时间点到复位信号RST被使能为逻辑高电平的时间点的时段内，第二模式信号MODE2可以被使能为逻辑高电平。
下面将参照图15来描述如上所述配置的第二模式信号生成电路2的操作。
与在时间点T21生成的命令CMD同步地生成第二开始脉冲STRP2。根据在时间点T21生成的第二开始脉冲STRP2，第二时段信号PD2被使能为逻辑高电平。
在时间点T23，以RC延迟值确定的延迟时段来延迟命令CMD，从而生成第二结束脉冲ENDP2。根据在时间点T23生成的第二结束脉冲ENDP2，第二时段信号PD2被禁止为逻辑低电平。
由于在从时间点T21到时间点T23的时段td21内被使能的第二时段信号PD2，被具有MOS晶体管的电流特性的延迟元件延迟，因此生成第二延迟时段信号PDd2。
通过从第二时段信号PD2被使能的时间点T21起被延迟延迟时段td22，第二延迟时段信号PDd2在时间点T22被使能。所以，由于第二检测信号DET2在从时间点T22到时间点T23的时段内被使能为逻辑高电平，因此第二模式信号MODE2从时间点T22起被使能为逻辑高电平。
当第二时段信号PD2被延迟的延迟时段td22比第二时段信号PD2的使能时段td21更短时，第二模式信号MODE2被使能为逻辑高电平，并且确认了MOS晶体管的电流特性的快状态。
参见图16，第三模式信号生成电路3可以通过或非门NOR31来实现。第三模式信号生成电路3可以将第一模式信号MODE1和第二模式信号MODE2作为输入，执行或非逻辑功能，并生成第三模式信号MODE3。第三模式信号生成电路3可以生成第三模式信号MODE3，所述第三模式信号MODE3在第一模式信号MODE1和第二模式信号MODE2都被禁止为逻辑低电平的情况下被使能为逻辑高电平。在第三模式信号MODE3被使能为逻辑高电平的情况下，确认了MOS晶体管的电流特性的典型状态。
以上参照图1至图16所描述的半导体器件可以被应用到包括存储系统、图形系统、计算系统或移动系统的电子系统。例如，参见图17，根据实施例的电子系统1000可以包括：数据存储器1001、存储器控制器1002、缓冲存储器1003和输入/输出接口1004。
数据存储器1001根据来自存储器控制器1002的控制信号，存储从存储器控制器1002施加的数据，以及读出存储的数据并将读出的数据输出到存储器控制器1002。数据存储器1001可以包括图1所示的半导体器件。数据存储器1001可以包括即使电源被中断也能够不丢失并持续地存储数据的非易失性存储器。非易失性存储器可以被实现为诸如或非型快闪存储器和与非型快闪存储器的快闪存储器、相变随机存取存储器(PRAM)、电阻式随机存取存储器(RRAM)、自旋转移转矩随机存取存储器(STTRAM)或磁性随机存取存储器(MRAM)。
存储器控制器1002解码经由输入/输出接口1004从外部设备(主机)施加的命令，并且根据解码结果控制关于数据存储器1001和缓冲存储器1003的数据的输入/输出。尽管在图17中存储器控制器1002被示为一个块，但是用于控制数据存储器1001的控制器和用于控制作为易失性存储器的缓冲存储器1003的控制器可以独立地配置在存储器控制器1002中。
缓冲存储器1003可以暂时存储要在存储器控制器1002中处理的数据，即要输入到数据存储器1001的和要从数据存储器1001输出的数据。缓冲存储器1003可以根据控制信号存储从存储器控制器1002施加的数据。缓冲存储器1003读出存储的数据并将读出的数据输出到存储器控制器1002。缓冲存储器1003可以包括诸如DRAM(动态随机存取存储器)、移动DRAM和SRAM(静态随机存取存储器)的易失性存储器。
输入/输出接口1004提供了存储器控制器1002与外部设备(主机)之间的物理耦接，使得存储器控制器1002可以接收用于从外部设备输入/输出数据的控制信号并与外部设备交换数据。输入/输出接口1004可以包括诸如USB、MMC、PCI-E、SAS、SATA、PATA、SCSI、ESDI和IDE的各种接口协议之一。
电子系统1000可被用作主机的辅助存储设备或外部存储设备。电子系统1000可以包括：固态盘(SSD)、USB存储器(通用串行总线存储器)、安全数字(SD)卡、微型安全数字(mSD)卡、微型SD卡、安全数字高容量(SDHC)卡、记忆棒卡、智能媒体(SM)卡、多媒体卡(MMC)、嵌入式MMC(eMMC)、或紧凑型闪存(CF)卡。
尽管上面已经描述了某些实施例，但是本领域技术人员将理解的是，所描述的实施例仅作为示例。因此，本文所述的半导体器件不应该基于所描述的实施例来限制。确切地说，当结合以上描述和附图时，本文所述的半导体器件应当仅根据所附权利要求来限制。

Claims (19)

1.一种半导体器件，其包括：
第一模式信号生成电路，其适用于响应于命令来生成第一模式信号，在根据第一MOS晶体管的电流特性确定的第一时段比由第一无源元件确定的第二时段更长的情况下，第一模式信号被使能；以及
第二模式信号生成电路，其适用于响应于所述命令来生成第二模式信号，在由第二无源元件确定的第三时段比根据第二MOS晶体管的电流特性确定的第四时段更长的情况下，第二模式信号被使能，其中当第一MOS晶体管的电流特性为慢状态时，第一模式信号被使能。
2.根据权利要求1所述的半导体器件，其中，所述第一模式信号生成电路通过将命令延迟所述第一时段来生成时段信号，并且通过将所述时段信号延迟所述第二时段来生成延迟时段信号。
3.根据权利要求2所述的半导体器件，其中，所述第一模式信号生成电路生成第一模式信号，所述第一模式信号与所述时段信号和所述延迟时段信号的使能时段相互重叠的时间点同步地被使能。
4.根据权利要求1所述的半导体器件，其中，所述第一模式信号生成电路包括：
时段信号生成电路，其适用于生成时段信号，所述时段信号在从命令生成的时间点到经过第一时段的时间点的时段内被使能；
时段信号延迟电路，其适用于通过将时段信号延迟第二时段来生成延迟时段信号；以及
重叠时段检测电路，其适用于响应于时段信号和延迟时段信号来生成第一模式信号。
5.根据权利要求4所述的半导体器件，其中，所述时段信号生成电路响应于开始脉冲和结束脉冲来生成时段信号，并且所述结束脉冲是通过经由包括第一MOS晶体管的反相器链来延迟命令而生成的。
6.根据权利要求4所述的半导体器件，其中，所述第二时段是根据由电阻器的电阻值及电容器的电容确定的延迟值而确定的。
7.根据权利要求1所述的半导体器件，其中，当所述第二MOS晶体管的电流特性为快速状态时，所述第二模式信号被使能。
8.根据权利要求1所述的半导体器件，其中，所述第二模式信号生成电路通过将命令延迟第三时段来生成时段信号，通过将时段信号延迟第四时段来生成延迟时段信号，以及生成第二模式信号，所述第二模式信号与时段信号和延迟时段信号的使能时段互相重叠的时间点同步地被使能。
9.根据权利要求1所述的半导体器件，其中，所述第二模式信号生成电路包括：
时段信号生成电路，其适用于生成时段信号，所述时段信号在从命令生成的时间点到经过第三时段的时间点的时段内被使能；
时段信号延迟电路，其适用于通过将时段信号延迟第四时段来生成延迟时段信号；以及
重叠时段检测电路，其适用于响应于时段信号和延迟时段信号来生成第二模式信号。
10.根据权利要求9所述的半导体器件，其中，所述第三时段是根据由电阻器的电阻值及电容器的电容确定的延迟值而确定的。
11.根据权利要求9所述的半导体器件，其中，所述时段信号延迟电路通过经由包括第二MOS晶体管的反相器链延迟所述时段信号，来生成所述延迟时段信号。
12.根据权利要求1所述的半导体器件，还包括：
第三模式信号生成电路，其适用于生成第三模式信号，在第一模式信号和第二模式信号都被禁止的情况下，所述第三模式信号被使能。
13.根据权利要求12所述的半导体器件，其中，当第三MOS晶体管的电流特性是典型状态时，所述第三模式信号被使能。
14.一种半导体器件，其包括：
第一时段信号生成电路，其适用于生成第一时段信号，在从命令生成的时间点到经过根据第一MOS晶体管的电流特性确定的第一时段的时间点的时段内，所述第一时段信号被使能；
第一时段信号延迟电路，其适用于通过将第一时段信号延迟由第一无源元件确定的第二时段，来生成第一延迟时段信号；以及
第一重叠时段检测电路，其适用于响应于第一时段信号和第一延迟时段信号来生成第一模式信号。
15.根据权利要求14所述的半导体器件，其中，当所述第一MOS晶体管的电流特性为慢状态时，所述第一模式信号被使能。
16.根据权利要求15所述的半导体器件，其中，所述第一时段信号生成电路响应于开始脉冲和结束脉冲来生成所述第一时段信号，并且所述结束脉冲是通过经由包括所述第一MOS晶体管的反相器链来延迟命令而生成的。
17.根据权利要求16所述的半导体器件，其中，所述第二时段是根据由电阻器的电阻值和电容器的电容确定的延迟值而确定的。
18.根据权利要求15所述的半导体器件，还包括：
第二时段信号生成电路，其适用于生成第二时段信号，在从所述命令生成的时间点到经过由第二无源元件确定的第三时段的时间点的时段内，所述第二时段信号被使能；
第二时段信号延迟电路，其适用于通过将所述第二时段信号延迟第四时段来生成第二延迟时段信号，所述第四时段是根据第二MOS晶体管的电流特性确定的；以及
第二重叠时段检测电路，其适用于响应于第二时段信号和第二延迟时段信号来生成第二模式信号。
19.根据权利要求18所述的半导体器件，其中，当所述第二MOS晶体管的电流特性为快状态时，所述第二模式信号被使能。
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