CN108665918A - 半导体器件 - Google Patents

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Abstract

一种半导体器件包括：缓冲器控制电路，其适用于响应于掉电模式信号和检测脉冲而产生缓冲器控制信号；第一缓冲器电路，其适用于通过在掉电模式下根据响应于缓冲器控制信号而产生的选择信号缓冲芯片选择信号，来产生第一内部芯片选择信号；以及检测脉冲产生电路，其适用于响应于第一内部芯片选择信号而产生检测脉冲。

Description

半导体器件
相关申请的交叉引用
本申请要求于2017年3月27日向韩国知识产权局提交的申请号为10-2017-0038477的韩国专利申请的优先权，其全部内容通过引用合并于此。
技术领域
本发明的实施例涉及一种具有掉电模式的半导体器件。
背景技术
半导体存储器件具有作为一种待机模式的掉电模式。掉电模式是一种操作模式，其中，施加电力但是中断内部时钟的产生以降低功耗。在掉电模式下，为了降低功耗，重要的是限制泄漏电流的量。
发明内容
各种实施例涉及一种在掉电模式下控制缓冲器的操作的半导体器件。
在一个实施例中，一种半导体器件可以包括：缓冲器控制电路，其适用于响应于掉电模式信号和检测脉冲而产生缓冲器控制信号；第一缓冲器电路，其适用于通过在掉电模式下根据响应于缓冲器控制信号而产生的选择信号缓冲芯片选择信号，来产生第一内部芯片选择信号；以及检测脉冲产生电路，其适用于响应于第一内部芯片选择信号而产生检测脉冲。
在一个实施例中，一种半导体器件可以包括：第一缓冲器电路，其适用于在选择信号具有第一逻辑电平的情况下，通过缓冲芯片选择信号来产生第一内部芯片选择信号；第二缓冲器电路，其适用于在选择信号具有第二逻辑电平的情况下，通过缓冲芯片选择信号来产生第二内部芯片选择信号；检测脉冲产生电路，其适用于响应于所述第二内部芯片选择信号而产生检测脉冲；以及缓冲器控制电路，其适用于响应于检测脉冲而产生缓冲器控制信号。
在一个实施例中，一种半导体器件可以包括：第一缓冲器电路，其适用于通过在正常操作模式下缓冲芯片选择信号来产生第一内部芯片选择信号；第二缓冲器电路，其适用于通过在掉电模式下缓冲芯片选择信号来产生第二内部芯片选择信号；以及命令地址缓冲器电路，其适用于通过在掉电模式下缓冲命令地址来产生内部命令地址，响应于掉电模式信号而进入掉电模式，并且响应于与第二内部芯片选择信号的边沿同步产生的检测脉冲而退出掉电模式。
在一个实施例中，半导体器件可以包括：缓冲器控制电路，其适用于响应于掉电模式信号和掉电模式退出信号而产生缓冲器控制信号；第一缓冲器电路，其适用于通过在掉电模式下响应于缓冲器控制信号而缓冲芯片选择信号，来产生第一内部芯片选择信号；以及第二缓冲器电路，其适用于通过在正常操作模式下响应于缓冲器控制信号而缓冲芯片选择信号，来产生第二内部芯片选择信号。
附图说明
图1是示出了根据一个实施例的半导体器件的配置的示例表示的框图。
图2是示出了包括在图1中所示的半导体器件中的第一缓冲器电路的示例表示的电路图。
图3是示出了包括在图1中所示的半导体器件中的第二缓冲器电路的示例表示的电路图。
图4是示出了包括在图1中所示的半导体器件中的命令地址缓冲器电路的示例表示的电路图。
图5是示出了包括在图1中所示的半导体器件中的检测脉冲产生电路的示例表示的电路图。
图6是示出了包括在图1中所示的半导体器件中的缓冲器控制电路的示例表示的电路图。
图7是示出了包括在图1中所示的半导体器件中的延迟电路的示例表示的电路图。
图8是用于辅助说明根据本实施例的半导体器件的操作的时序图的示例表示。
图9是示出了根据另一个实施例的半导体器件的配置的示例表示的框图。
图10是示出了包括在图9中所示的半导体器件中的缓冲器控制电路的示例表示的电路图。
图11是用于辅助说明根据另一个实施例的半导体器件的操作的时序图的示例表示。
图12是示出了应用了图1和图9中所示的每个半导体器件的电子系统的配置的示例表示的图。
具体实施方式
在下文中，将参考附图通过各种示例性实施例来描述半导体器件。
如图1所示，根据实施例的半导体器件可以包括：第一缓冲器电路1、第二缓冲器电路2、命令地址缓冲器电路3、检测脉冲产生电路4、命令解码器5、缓冲器控制电路6和延迟电路7。
第一缓冲器电路1可以响应于选择信号SEL和芯片选择信号CS而产生第一内部芯片选择信号ICS1。第一缓冲器电路1可以通过在选择信号SEL具有诸如第一逻辑电平的预定逻辑电平的状态下缓冲芯片选择信号CS来产生第一内部芯片选择信号ICS1。芯片选择信号CS可以是能够选择包括半导体器件的芯片(未示出)的命令。根据一个实施例，第一缓冲器电路1可以缓冲除了芯片选择信号CS之外的命令。选择信号SEL可以在正常操作模式下具有第一逻辑电平，而在掉电模式下具有第二逻辑电平。正常操作模式可以表示排除了诸如掉电模式的低功耗模式的模式。根据实施例，第一逻辑电平和第二逻辑电平中的每一个可以被设定为逻辑高电平或逻辑低电平。第一缓冲器电路1可以通过在正常操作模式下缓冲芯片选择信号CS来产生第一内部芯片选择信号ICS1。第一缓冲器电路1可以实施为差分放大电路。稍后将参照图2来描述第一缓冲器电路1的详细配置和操作。
第二缓冲器电路2可以响应于选择信号SEL和芯片选择信号CS而产生第二内部芯片选择信号ICS2。第二缓冲器电路2可以通过在选择信号SEL被禁止的状态下缓冲芯片选择信号CS来产生第二内部芯片选择信号ICS2。根据实施例，第二缓冲器电路2可以缓冲除了芯片选择信号CS之外的外部命令。第二缓冲器电路2可以通过在掉电模式下缓冲芯片选择信号CS来产生第二内部芯片选择信号ICS2。第二缓冲器电路2可以实施为CMOS(互补金属氧化物半导体)电路。稍后将参照图3来描述第二缓冲器电路2的详细配置和操作。
命令地址缓冲器电路3可以响应于缓冲器控制信号BF_CNT和命令地址CA而产生内部命令地址ICA。命令地址缓冲器电路3可以通过响应于具有预定逻辑电平的缓冲器控制信号BF_CNT而缓冲命令地址CA来产生内部命令地址ICA，该预定逻辑电平可以表示掉电模式。命令地址CA可以包括命令和地址中的至少一个。包括在命令地址CA中的命令和地址可以通过单独的线或公共的线来传送。根据实施例，命令地址CA可以包括多个比特。缓冲器控制信号BF_CNT可以正常操作模式下具有第一逻辑电平，而在掉电模式下具有第二逻辑电平。根据实施例，第一逻辑电平和第二逻辑电平中的每一个可以被设定为逻辑高电平或逻辑低电平。命令地址缓冲器电路3可以通过在正常操作模式下缓冲命令地址CA来产生内部命令地址ICA。命令地址缓冲器电路3可以实施为差分放大电路。稍后将参照图4来描述命令地址缓冲器电路3的详细配置和操作。
检测脉冲产生电路4可以响应于第二内部芯片选择信号ICS2而产生检测脉冲DETP。检测脉冲产生电路4可以与第二内部芯片选择信号ICS2的预定边沿同步地产生检测脉冲DETP。检测脉冲产生电路4可以与第二内部芯片选择信号ICS2从逻辑高电平转变为逻辑低电平(即，下降沿)的时刻同步地产生检测脉冲DETP。根据实施例，检测脉冲产生电路4可以与第二内部芯片选择信号ICS2从逻辑低电平转变为逻辑高电平(即，上升沿)的时刻同步地产生检测脉冲DETP。稍后将参照图5来描述检测脉冲产生电路4的详细配置和操作。
命令解码器5可以响应于内部命令地址ICA而产生掉电模式信号PD_INT。命令解码器5可以通过解码内部命令地址ICA来产生掉电模式信号PD_INT。在掉电模式下，掉电模式信号PD_INT可以被使能。
缓冲器控制电路6可以响应于检测脉冲DETP和掉电模式信号PD_INT而产生缓冲器控制信号BF_CNT。在掉电模式信号PD_INT被使能的情况下，缓冲器控制电路6可以产生从第一逻辑电平转变为第二逻辑电平的缓冲器控制信号BF_CNT。在产生检测脉冲DETP的情况下，缓冲器控制电路6可以产生从第二逻辑电平转变为第一逻辑电平的缓冲器控制信号BF_CNT。稍后将参照图6来描述缓冲器控制电路6的详细配置和操作。
延迟电路7可以响应于被延迟的缓冲器控制信号BF_CNT而产生选择信号SEL。根据实施例，可以不同地设定延迟电路7延迟缓冲器控制信号BF_CNT的预定延迟时段。根据实施例，可以去除延迟电路7。稍后将参照图7来描述延迟电路7的详细配置和操作。
参见图2，第一缓冲器电路1可以包括第一电流镜11和第一电荷放电器12。
第一电流镜11可以包括PMOS晶体管P11和P12，并且作为恒流源工作。PMOS晶体管P11可以耦接在电源电压VDD与节点nd11之间，并且可以响应于节点nd11的电压而导通。PMOS晶体管P12可以耦接在电源电压VDD与节点nd12之间，并且可以响应于节点nd11的电压而导通。第一电流镜11可以将电流供应至节点nd11和节点nd12。
第一电荷放电器12可以包括NMOS晶体管N11、N12和N13以及反相器IV11。NMOS晶体管N11可以耦接在节点nd11和节点nd13之间，并且可以响应于芯片选择信号CS而导通。反相器IV11可以将芯片选择信号CS反相和缓冲，并且将输出信号输出。NMOS晶体管N12可以耦接在节点nd12与节点nd13之间，并且可以响应于反相器IV11的输出信号而导通。NMOS晶体管N13可以耦接在节点nd13与接地电压VSS之间，并且可以响应于选择信号SEL而导通。当芯片选择信号CS是逻辑高电平并且选择信号SEL为逻辑高电平时，第一电荷放电器12可以增加要经由节点nd11放电的电荷量以超过要经由节点nd12放电的电荷量，从而产生被驱动至逻辑高电平的第一内部芯片选择信号ICS1。当芯片选择信号CS是逻辑低电平并且选择信号SEL为逻辑高电平时，第一电荷放电器12可以增加要经由节点nd12放电的电荷量以超过要经由节点nd11放电的电荷量，从而产生被驱动至逻辑低电平的第一内部芯片选择信号ICS1。
参见图3，第二缓冲器电路2可以包括输入驱动器21和输出驱动器22。
输入驱动器21可以包括：PMOS晶体管P21、NMOS晶体管N21和N22以及反相器IV21。PMOS晶体管P21可以耦接在电源电压VDD与节点nd21之间，并且可以响应于芯片选择信号CS而导通。PMOS晶体管P21可以在逻辑低电平的芯片选择信号CS被输入的情况下导通，并且将节点nd21上拉驱动至电源电压VDD。NMOS晶体管N21可以耦接在节点nd21与节点nd22之间，并且可以响应于芯片选择信号CS而导通。NMOS晶体管N21可以在逻辑高电平的芯片选择信号CS被输入的情况下导通，以将节点nd22下拉驱动至接地电压VSS。NMOS晶体管N22可以耦接在节点nd22与接地电压VSS之间，并且可以响应于反相器IV21的输出信号而导通，反相器IV21反相并缓冲选择信号SEL。NMOS晶体管N22可以在选择信号SEL为逻辑低电平的情况下导通，并且将节点nd22下拉驱动至接地电压VSS。
输出驱动器22可以包括PMOS晶体管P22和NMOS晶体管N23。PMOS晶体管P22可以耦接在电源电压VDD与节点nd23之间，并且可以响应于节点nd21的信号而导通。PMOS晶体管P22可以在节点nd21的逻辑低电平信号被输入的情况下导通，并且将输出第二内部芯片选择信号ICS2的节点nd23上拉驱动至电源电压VDD。NMOS晶体管N23可以耦接在节点nd23与接地电压VSS之间，并且可以响应于节点nd21的信号而导通。NMOS晶体管N23可以在节点nd21的信号是逻辑高电平的情况下导通，并且将输出第二内部芯片选择信号ICS2的节点nd23下拉驱动至接地电压VSS。
参见图4，命令地址缓冲器电路3可以包括第二电流镜31和第二电荷放电器32。
第二电流镜31可以包括PMOS晶体管P31和P32，并且作为恒流源工作。PMOS晶体管P31可以耦接在电源电压VDD与节点nd31之间，并且可以响应于节点nd31的电压而导通。PMOS晶体管P32可以耦接在电源电压VDD与节点nd32之间，并且可以响应于节点nd32的电压而导通。
第二电荷放电器32可以包括NMOS晶体管N31、N32和N33以及反相器IV31。NMOS晶体管N31可以耦接在节点nd31与节点nd33之间，并且可以响应于命令地址CA而导通。反相器IV31可以将命令地址CA反相和缓冲，并且将输出信号输出。NMOS晶体管N32可以耦接在节点nd32与节点nd33之间，并且可以响应于反相器IV31的输出信号而导通。NMOS晶体管N33可以耦接在节点nd33与接地电压VSS之间，并且可以响应于缓冲器控制信号BF_CNT而导通。在命令地址CA为逻辑高电平并且缓冲器控制信号BF_CNT为逻辑高电平的情况下，第二电荷放电器32可以增加要经由节点nd31放电的电荷量以超过要经由节点nd32放电的电荷量，从而产生被驱动至逻辑高电平的内部命令地址ICA。在命令地址CA为逻辑低电平并且缓冲器控制信号BF_CNT为逻辑高电平的情况下，第二电荷放电器32可以增加要经由节点nd32放电的电荷量以超过要经由节点nd31放电的电荷量，从而产生被驱动至逻辑低电平的内部命令地址ICA。
参见图5，检测脉冲产生电路4可以包括反相延迟41和脉冲输出42。反相延迟41可以实施为包括奇数个反相器的反相器链。反相延迟41可以将第二内部芯片选择信号ICS2反相并随后延迟，并且将输出信号输出。脉冲输出42可以响应于反相延迟41的输出信号和第二内部芯片选择信号ICS2而产生检测脉冲DETP。脉冲输出42可以输入有反相延迟41的输出信号和第二内部芯片选择信号ICS2，并且执行NOR逻辑功能。脉冲输出42可以与反相延迟41的输出信号和第二内部芯片选择信号ICS2都被设定为逻辑低电平的时刻同步地产生检测脉冲DETP。脉冲输出42可以与第二内部芯片选择信号ICS2从逻辑高电平转变为逻辑低电平的时刻同步地产生检测脉冲DETP。检测脉冲DETP的脉冲宽度被设定为由反相延迟41设定的延迟时段。
参见图6，缓冲器控制电路6可以实施为包括NOR门NOR61和NOR62的SR锁存器。NOR门NOR61可以输入有掉电模式信号PD_INT和NOR门NOR62的输出信号，执行NOR逻辑功能，并且产生缓冲器控制信号BF_CNT。NOR门NOR62可以输入有检测脉冲DETP和缓冲器控制信号BF_CNT，执行NOR逻辑功能，并且产生NOR门NOR62的输出信号。在掉电模式信号PD_INT被使能至逻辑高电平的情况下，缓冲器控制电路6可以产生被设定为逻辑低电平的缓冲器控制信号BF_CNT。在掉电模式信号PD_INT为逻辑低电平的状态下产生检测脉冲DETP的情况下，缓冲器控制电路6可以产生从逻辑低电平转变为逻辑高电平的缓冲器控制信号BF_CNT。
参见图7，延迟电路7可以实施为反相器链。延迟电路7可以通过延迟缓冲器控制信号BF_CNT来产生选择信号SEL。根据反相器链来确定延迟电路7延迟缓冲器控制信号BF_CNT的延迟时段。
下面将参照图8来描述如上所述配置的半导体器件的操作。
在时刻T11，输入的芯片选择信号CS的第一脉冲被缓冲，并且响应于逻辑高电平的选择信号SEL而被选择并输出为第一内部芯片选择信号ICS1。
在时刻T12，在产生第一内部芯片选择信号ICS1的脉冲的状态下，具有第一组合A的命令地址CA被解码，从而掉电模式信号PD_INT被使能。缓冲器控制信号BF_CNT的逻辑电平响应于被使能的掉电模式信号PD_INT而从逻辑高电平转变为逻辑低电平，并且可以进入掉电模式。在时刻T12进入掉电模式之后，缓冲器控制信号BF_CNT被设定为逻辑低电平。响应于被设定为逻辑低电平的缓冲器控制信号BF_CNT，命令地址缓冲器电路3通过缓冲命令地址CA来中断产生内部命令地址ICA的操作。时刻T13是从缓冲器控制信号BF_CNT被设定为逻辑低电平的时刻T12起经过预定的延迟时段td的时刻，选择信号SEL与时刻T13同步地从逻辑高电平转变为逻辑低电平。响应于设定为逻辑低电平的选择信号SEL，实施为差分放大电路的第一缓冲器电路1的操作被中断，并且实施为CMOS电路的第二缓冲器电路2工作。
在时刻T14，输入的芯片选择信号CS的第二脉冲被缓冲，并且响应于逻辑低电平的选择信号SEL而被选择并输出为第二内部芯片选择信号ICS2。
在时刻T15，与第二内部芯片选择信号ICS2从逻辑高电平转变为逻辑低电平的时刻(即，在第二内部芯片选择信号ICS2的下降沿)同步地产生检测脉冲DETP。在产生检测脉冲DETP的情况下，缓冲器控制信号BF_CNT的逻辑电平从逻辑低电平转变为逻辑高电平。响应于被设定为逻辑高电平的缓冲器控制信号BF_CNT，命令地址缓冲器电路3通过缓冲命令地址CA来执行产生内部命令地址ICA的操作。时刻T16是从缓冲器控制信号BF_CNT设定为逻辑高电平的时刻T15起经过预定的延迟时段td的时刻，选择信号SEL与时刻T16同步地从逻辑低电平转变为逻辑高电平。响应于设定为逻辑高电平的选择信号SEL，中断了实施为CMOS电路的第二缓冲器电路2的操作，并且实施为差分放大电路的第一缓冲器电路1工作。
在时刻T17，输入的芯片选择信号CS的第三脉冲被缓冲，并且响应于逻辑高电平的选择信号SEL被选择并输出为第一内部芯片选择信号ICS1。在产生第一内部芯片选择信号ICS1的脉冲的状态下，具有第二组合B的命令地址CA被解码，从而可以执行预定的操作或者可以进入预定的模式。当具有第二组合B的命令地址CA被输入时执行和进入的操作和模式可以根据实施例被不同地设定。
在根据本实施例的半导体器件中，由于可以响应于芯片选择信号CS而退出掉电模式，所以可以通过去除输入时钟使能信号(CKE)的引脚来减小布局面积。在根据本实施例的半导体器件中，由于在掉电模式下输入芯片选择信号CS的缓冲器从差分放大电路改变为CMOS电路，所以可以降低电流消耗。在根据本实施例的半导体器件中，由于在响应于芯片选择信号CS而退出掉电模式之后输入命令地址CA的缓冲器被使能，所以可以防止在退出掉电模式时输入不稳定的命令地址CA。
如图9所示，根据另一个实施例的半导体器件可以包括：第一缓冲器电路81、第二缓冲器电路82、命令地址缓冲器电路83、命令解码器84、缓冲器控制电路85和延迟电路86。
第一缓冲器电路81可以响应于选择信号SEL和芯片选择信号CS而产生第一内部芯片选择信号ICS1。第一缓冲器电路81可以通过在选择信号SEL具有预定的逻辑电平的状态下缓冲芯片选择信号CS，来产生第一内部芯片选择信号ICS1。芯片选择信号CS可以是被使能以选择包括半导体器件的芯片(未示出)的命令。根据实施例，第一缓冲器电路81可以缓冲除了芯片选择信号CS之外的命令。选择信号SEL可以在正常操作模式下具有第一逻辑电平，而在掉电模式下具有第二逻辑电平。正常操作模式是指排除了诸如掉电模式的低功耗模式的模式。根据实施例，第一逻辑电平和第二逻辑电平中的每一个可以被设定为逻辑高电平或逻辑低电平。第一缓冲器电路81可以通过在正常操作模式下响应于选择信号SEL而缓冲芯片选择信号CS，来产生第一内部芯片选择信号ICS1。第一缓冲器电路81可以实施为差分放大电路。第一缓冲器电路81可以实施为图2所示的电路。
第二缓冲器电路82可以响应于选择信号SEL和芯片选择信号CS而产生第二内部芯片选择信号ICS2。第二缓冲器电路82可以通过在选择信号SEL被禁止的状态下缓冲芯片选择信号CS，来产生第二内部芯片选择信号ICS2。根据实施例，第二缓冲器电路82可以缓冲除了芯片选择信号CS之外的外部命令。第二缓冲器电路82可以通过在掉电模式下响应于选择信号SEL而缓冲芯片选择信号CS，来产生第二内部芯片选择信号ICS2。第二缓冲器电路82可以实施为CMOS(互补金属氧化物半导体)电路。第二缓冲器电路82可以实施为图3中所示的电路。
命令地址缓冲器电路83可以响应于缓冲器控制信号BF_CNT和命令地址CA而产生内部命令地址ICA。命令地址缓冲器电路83可以通过在缓冲器控制信号BF_CNT具有预定逻辑电平的状态下缓冲命令地址CA，来产生内部命令地址ICA。命令地址CA可以包括命令和地址中的至少一个。包括在命令地址CA中的命令和地址可以经由单独的线或公共的线来传送。根据实施例，命令地址CA可以包括多个比特。缓冲器控制信号BF_CNT可以在正常操作模式下具有第一逻辑电平，而在掉电模式下具有第二逻辑电平。根据实施例，第一逻辑电平和第二逻辑电平中的每一个可以被设定为逻辑高电平或逻辑低电平。命令地址缓冲器电路83可以通过在正常操作模式下缓冲命令地址CA来产生内部命令地址ICA。命令地址缓冲器电路83可以实施为差分放大电路。命令地址缓冲器电路83可以实施为图4中所示的电路。
命令解码器84可以响应于内部命令地址ICA而产生掉电模式信号PD_INT。命令解码器84可以通过解码内部命令地址ICA来产生掉电模式信号PD_INT。掉电模式信号PD_INT可以在掉电模式下被使能。
缓冲器控制电路85可以响应于掉电模式信号PD_INT和掉电模式退出信号PD_EXT而产生缓冲器控制信号BF_CNT。在掉电模式下掉电模式信号PD_INT被使能的情况下，缓冲器控制电路85可以产生从第一逻辑电平转变为第二逻辑电平的缓冲器控制信号BF_CNT。在正常工作模式下掉电模式退出信号PD_EXT产生为被使能的情况下，缓冲器控制电路85可以产生从第二逻辑电平转变为第一逻辑电平的缓冲器控制信号BF_CNT。掉电模式退出信号PD_EXT可以在半导体器件内产生，或者从半导体器件的外部施加。稍后将参照附图10来描述缓冲器控制电路85的详细配置和操作。
延迟电路86可以通过延迟缓冲器控制信号BF_CNT来产生选择信号SEL。延迟电路86延迟缓冲器控制信号BF_CNT的延迟时段可以根据实施例不同地设定。根据实施例，延迟电路86可以被去除，并且缓冲器控制信号BF_CNT可以作为选择信号SEL被传送至第一缓冲器电路81和第二缓冲器电路82。
参见图10，缓冲器控制电路85可以实施为包括NOR门NOR81和NOR82的SR锁存器。NOR门NOR81可以输入有掉电模式信号PD_INT和NOR门NOR82的输出信号，执行NOR逻辑功能，并且产生缓冲器控制信号BF_CNT。NOR门NOR82可以输入有掉电模式退出信号PD_EXT和缓冲器控制信号BF_CNT，执行NOR逻辑功能，并且产生NOR门NOR82的输出信号。在掉电模式信号PD_INT被使能为逻辑高电平的情况下，缓冲器控制电路85可以产生被设定为逻辑低电平的缓冲器控制信号BF_CNT。在掉电模式信号PD_INT为逻辑低电平的状态下产生掉电模式退出信号PD_EXT的情况下，缓冲器控制电路85可以产生从逻辑低电平转变为逻辑高电平的缓冲器控制信号BF_CNT。
下面将参照图11来描述如上所述配置的半导体器件的操作。
在时刻T21，具有第一组合A的命令地址CA被解码，从而掉电模式信号PD_INT被使能。响应于被使能的掉电模式信号PD_INT，缓冲器控制信号BF_CNT的逻辑电平从逻辑高电平转变为逻辑低电平。在时刻T21进入掉电模式之后，缓冲器控制信号BF_CNT被设定为逻辑低电平。响应于被设定为逻辑低电平的缓冲器控制信号BF_CNT，命令地址缓冲器电路83通过缓冲命令地址CA来中断产生内部命令地址ICA的操作。时刻T22是从缓冲器控制信号BF_CNT被设定至逻辑低电平的时刻T21起经过预定的延迟时段td的时刻，选择信号SEL与时刻T22同步地从逻辑高电平转变为逻辑低电平。响应于设定为逻辑低电平的选择信号SEL，实施为差分放大电路的第一缓冲器电路81的操作被中断，并且实施为CMOS电路的第二缓冲器电路82工作。
在时刻T23，当被使能至逻辑高电平的掉电模式退出信号PD_EXT产生时，缓冲器控制信号BF_CNT的逻辑电平从逻辑低电平转变为逻辑高电平。在时刻T23退出掉电模式之后，缓冲器控制信号BF_CNT被设定为逻辑高电平。响应于被设定为逻辑高电平的缓冲器控制信号BF_CNT，命令地址缓冲器电路83通过缓冲命令地址CA来执行产生内部命令地址ICA的操作。时刻T24是从缓冲器控制信号BF_CNT被设定至逻辑高电平的时刻T23起经过预定的延迟时段td的时刻，选择信号SEL与时刻T24同步地从逻辑低电平转变为逻辑高电平。响应于设定为逻辑高电平的选择信号SEL，实施为CMOS电路的第二缓冲器电路82的操作被中断，并且实施为差分放大电路的第一缓冲器电路81工作。
在根据本实施例的半导体器件中，由于可以响应于芯片选择信号CS而退出掉电模式，所以可以通过去除输入时钟使能信号(CKE)的引脚来减小布局面积。在根据本实施例的半导体器件中，由于在掉电模式下输入芯片选择信号CS的缓冲器从差分放大电路改变为CMOS电路，所以可以降低电流消耗。在根据本实施例的半导体器件中，由于在响应于芯片选择信号CS而退出掉电模式之后输入命令地址CA的缓冲器被使能，所以可以防止在退出掉电模式时输入不稳定的命令地址CA。
以上参照图1和图9描述的每个半导体器件可以应用于包括存储系统、图形系统、计算系统或移动系统的电子系统。例如，参见图12，根据实施例的电子系统1000可以包括：数据存储器1001、存储器控制器1002、缓冲器存储器1003和输入/输出接口1004。
根据来自存储器控制器1002的控制信号，数据存储器1001存储从存储器控制器1002施加的数据，并且读出存储的数据，以及将读出的数据输出至存储器控制器1002。数据存储器1001可以包括图1和图9中所示的每个半导体器件。数据存储器1001可以包括即使电源被中断也不会丢失并持续地存储数据的非易失性存储器。非易失性存储器可以实现为快闪存储器，例如NOR快闪存储器和NAND快闪存储器、相变随机存取存储器(PRAM)、电阻式随机存取存储器(RRAM)、自旋转移力矩随机存取存储器(STTRAM)或者磁性随机存取存储器(MRAM)。
存储器控制器1002解码从外部设备(主机)经由输入/输出接口1004施加的命令，并且根据解码结果来控制数据相对于数据存储器1001和缓冲器存储器1003的输入/输出。尽管在图12中将存储器控制器1002图示为一个模块，但是用于控制数据存储器1001的控制器和用于将缓冲器存储器1003作为易失性存储器控制的控制器可以独立地配置在存储器控制器1002中。
缓冲器存储器1003可以暂时地存储将要在存储器控制器1002中处理的数据，即，要从输入数据存储器1001的数据和从数据存储器1001输出的数据。缓冲器存储器1003可以根据控制信号存储从存储器控制器1002施加的数据。缓冲器存储器1003读出存储的数据并且将读出的数据输出至存储器控制器1002。缓冲器存储器1003可以包括诸如DRAM(动态随机存取存储器)、移动DRAM和SRAM(静态随机存取存储器)的易失性存储器。
输入/输出接口1004提供存储器控制器1002与外部设备(主机)之间的物理耦接，使得存储器控制器1002可以接收用于输入/输出来自外部设备的数据的控制信号，并且与外部设备交换数据。输入/输出接口1004可以包括诸如USB、MMC、PCI-E、SAS、SATA、PATA、SCSI、ESDI和IDE的各种接口协议之一。
电子系统1000可以用作主机的辅助存储设备或外部存储设备。电子系统1000可以包括：固态盘(SSD)、USB存储器(通用串行总线存储器)、安全数字(SD)卡、迷你安全数字(mSD)卡、微型SD卡、安全数字高容量(SDHC)卡、记忆棒卡、智能媒体(SM)卡、多媒体卡(MMC)、嵌入式MMC(eMMC)或紧凑型闪存(CF)卡。
尽管上面已经描述了各种实施例，但是本领域技术人员将理解的是，所描述的实施例仅作为示例。因此，本文所描述的半导体器件不应该基于所描述的实施例来限制。

Claims (25)

1.一种半导体器件，其包括：
缓冲器控制电路，其适用于响应于掉电模式信号和检测脉冲而产生缓冲器控制信号；
第一缓冲器电路，其适用于通过在掉电模式下根据响应于缓冲器控制信号而产生的选择信号缓冲芯片选择信号，来产生第一内部芯片选择信号；以及
检测脉冲产生电路，其适用于响应于第一内部芯片选择信号而产生检测脉冲。
2.根据权利要求1所述的半导体器件，其中，掉电模式信号在掉电模式下被使能。
3.根据权利要求1所述的半导体器件，其中，缓冲器控制信号在掉电模式信号被使能的情况下具有第一逻辑电平，并且在产生检测脉冲的情况下具有第二逻辑电平。
4.根据权利要求1所述的半导体器件，其中，通过将缓冲器控制信号延迟预定的延迟时段来产生选择信号。
5.根据权利要求1所述的半导体器件，其中，第一缓冲器电路被实施为互补金属氧化物半导体电路。
6.根据权利要求1所述的半导体器件，其中，第一缓冲器电路包括：
输入驱动器，其适用于响应于选择信号和芯片选择信号而驱动输入节点；以及
输出驱动器，其适用于响应于输入节点的信号而驱动输出节点，第一内部芯片选择信号经由输出节点输出。
7.根据权利要求1所述的半导体器件，其中，检测脉冲与第一内部芯片选择信号的预定边沿同步地产生。
8.根据权利要求1所述的半导体器件，还包括：
第二缓冲器电路，其适用于通过根据选择信号而缓冲芯片选择信号来产生第二内部芯片选择信号。
9.根据权利要求8所述的半导体器件，其中，第二缓冲器电路被实施为差分放大电路。
10.根据权利要求8所述的半导体器件，其中，第二缓冲器电路包括：
电流镜，其适用于将电流供应至第一节点和第二节点；以及
电荷放电器，其适用于根据芯片选择信号的逻辑电平对第一节点的电荷和第二节点的电荷进行差分放电。
11.根据权利要求1所述的半导体器件，还包括：
命令地址缓冲器电路，其适用于通过响应于缓冲器控制信号而缓冲命令地址来产生内部命令地址。
12.一种半导体器件，其包括：
第一缓冲器电路，其适用于在选择信号具有第一逻辑电平的情况下，通过缓冲芯片选择信号来产生第一内部芯片选择信号；
第二缓冲器电路，其适用于在选择信号具有第二逻辑电平的情况下，通过缓冲芯片选择信号来产生第二内部芯片选择信号；
检测脉冲产生电路，其适用于响应于第二内部芯片选择信号而产生检测脉冲；以及
缓冲器控制电路，其适用于响应于检测脉冲而产生缓冲器控制信号。
13.根据权利要求12所述的半导体器件，其中，通过将缓冲器控制信号延迟预定的延迟时段来产生选择信号。
14.根据权利要求12所述的半导体器件，其中，第一缓冲器电路包括：
电流镜，其适用于将电流供应至第一节点和第二节点；以及
电荷放电器，其适用于根据芯片选择信号的逻辑电平对第一节点的电荷和第二节点的电荷进行差分放电。
15.根据权利要求12所述的半导体器件，其中，第二缓冲器电路包括：
输入驱动器，其适用于响应于选择信号和芯片选择信号而驱动输入节点；以及
输出驱动器，其响应于输入节点的信号而驱动输出节点，第二内部芯片选择信号经由输出节点输出。
16.根据权利要求12所述的半导体器件，其中，检测脉冲与第二内部芯片选择信号的预定边沿同步地产生。
17.根据权利要求12所述的半导体器件，其中，缓冲器控制信号在掉电模式信号被使能的情况下具有第一逻辑电平，并且在产生检测脉冲的情况下具有第二逻辑电平。
18.根据权利要求12所述的半导体器件，还包括：
命令地址缓冲器电路，其适用于通过响应于缓冲器控制信号而缓冲命令地址来产生内部命令地址。
19.一种半导体器件，其包括：
第一缓冲器电路，其适用于通过在正常操作模式下缓冲芯片选择信号来产生第一内部芯片选择信号；
第二缓冲器电路，其适用于通过在掉电模式下缓冲芯片选择信号来产生第二内部芯片选择信号；以及
命令地址缓冲器电路，其适用于通过在掉电模式下缓冲命令地址来产生内部命令地址，响应于掉电模式信号而进入掉电模式，并且响应于与第二内部芯片选择信号的边沿同步产生的检测脉冲而退出掉电模式。
20.根据权利要求19所述的半导体器件，还包括：
缓冲器控制电路，其适用于响应于掉电模式信号而产生具有第一逻辑电平的缓冲器控制信号，并且响应于检测脉冲而产生具有第二逻辑电平的缓冲器控制信号。
21.一种半导体器件，其包括：
缓冲器控制电路，其适用于响应于掉电模式信号和掉电模式退出信号而产生缓冲器控制信号；
第一缓冲器电路，其适用于通过在掉电模式下响应于缓冲器控制信号而缓冲芯片选择信号来产生第一内部芯片选择信号；以及
第二缓冲器电路，其适用于通过在正常操作模式下响应于缓冲器控制信号而缓冲芯片选择信号来产生第二内部芯片选择信号。
22.根据权利要求21所述的半导体器件，其中，缓冲器控制信号在掉电模式下掉电模式信号被使能的情况下具有第一逻辑电平，而在正常操作模式下掉电模式退出信号被使能的情况下具有第二逻辑电平。
23.根据权利要求21所述的半导体器件，其中，第一缓冲器电路被实施为互补金属氧化物半导体电路。
24.根据权利要求21所述的半导体器件，其中，第二缓冲器电路被实施为差分放大电路。
25.根据权利要求21所述的半导体器件，还包括：
命令地址缓冲器电路，其适用于通过响应于缓冲器控制信号而缓冲命令地址来产生内部命令地址。
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