CN111081292B - 半导体器件以及包括其的半导体系统 - Google Patents

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Abstract

本申请公开了一种半导体器件以及包括其的半导体系统。一种半导体器件包括中继器，其被配置为当操作控制信号被禁止时输出锁存数据作为对齐数据，并且被配置为当操作控制信号被使能以执行内部数据的数据掩蔽操作时中断锁存数据的输入。当标志信号被使能并且写入数据控制信号被使能时，操作控制信号根据内部数据的逻辑电平而被使能。

Description

半导体器件以及包括其的半导体系统
相关申请的交叉引用
本申请要求于2018年10月22日提交的申请号为10-2018-0126219的韩国专利申请的优先权，其全部内容通过引用合并于此。
技术领域
本公开的实施例总体而言涉及与数据掩蔽操作和数据总线反相操作有关的半导体器件以及包括该半导体器件的半导体系统。
背景技术
在包括控制器和半导体器件的半导体系统中，可以通过在控制器与半导体器件之间传输数据来执行读取操作或写入操作。在读取操作期间，储存在半导体器件中的数据可以被传送到控制器。在写入操作期间，从控制器输出的数据可以被传送到半导体器件并且可以被储存在半导体器件的存储单元中。数据掩蔽操作可以被用来仅将从控制器输出的数据的比特位之中的所需比特位储存到半导体器件的存储单元中。即，如果执行数据掩蔽操作，则半导体系统可以仅将从控制器输出的数据之中的所需比特位储存到半导体器件中。为了在半导体系统中执行数据掩蔽操作，包括关于要被掩蔽的数据的信息的数据掩蔽信号应该与来自控制器的数据一起被传送到半导体器件。
同时，如果在半导体系统中传送数据时数据比特位的数量和数据比特位的相位被改变，则可能会更频繁地发生同步开关噪声(SSN，simultaneous switching noise)现象和符号间干扰(ISI，Inter Symbol Interface)现象。最近，数据总线反相(DBI)方案已经被用来抑制所述SSN现象和ISI现象。
发明内容
根据实施例，一种半导体器件可以包括标志信号发生电路和操作控制电路。标志信号发生电路将掩蔽写入命令移位预定时段以产生标志信号。当写入数据控制信号被输入到操作控制电路并且标志信号被使能时，操作控制电路产生用于根据内部数据的逻辑电平来执行内部数据的数据掩蔽操作的操作控制信号。
根据一个实施例，一种半导体器件可以包括标志信号发生电路、操作控制电路和中继器。标志信号发生电路将写入命令和掩蔽写入命令移位预定时段以产生标志信号。根据标志信号的逻辑电平，操作控制电路从数据反相控制信号产生操作控制信号或者检测内部数据中所包括的比特位之中具有预定逻辑电平的比特位的数量。根据操作控制信号，中继器执行从内部数据产生的锁存数据的数据总线反相操作以产生对齐数据或执行该锁存数据的数据掩蔽操作以产生对齐数据。
根据一个实施例，一种半导体器件可以包括中继器，该中继器被配置为当操作控制信号被禁止时输出锁存数据作为对齐数据，并且被配置为当操作控制信号被使能以执行内部数据的数据掩蔽操作时中断锁存数据的输入。当标志信号被使能并且写入数据控制信号被使能时，操作控制信号可以根据内部数据的逻辑电平而被使能。其中，中继器被配置为接收数据反相控制信号，并且当数据反相控制信号被使能时反相缓冲锁存数据以输出被反相缓冲的锁存数据作为对齐数据，而当数据反相控制信号被禁止时缓冲锁存数据以输出锁存数据的缓冲数据作为对齐数据。
附图说明
图1是示出根据本公开的实施例的半导体系统的框图。
图2是示出图1所示的半导体系统的第二半导体器件中所包括的标志信号发生电路的配置的框图。
图3是示出图1所示的半导体系统的第二半导体器件中所包括的操作控制电路的配置的框图。
图4是示出图3的操作控制电路中所包括的数据检测电路的配置的电路图。
图5是示出图1所示的半导体系统的第二半导体器件中所包括的管道电路的配置的电路图。
图6是示出图1所示的半导体系统的第二半导体器件中所包括的中继器的配置的框图。
图7是示出图6的中继器中所包括的第一数据输出电路的配置的电路图。
图8是示出图6的中继器中所包括的第二数据输出电路的配置的电路图。
图9是示出根据本公开的实施例的半导体系统的框图。
图10是示出图9所示的半导体系统的第二半导体器件中所包括的操作控制电路的配置的框图。
图11是示出图10的操作控制电路中所包括的数据检测电路的配置的电路图。
图12是示出图10的操作控制电路中所包括的操作控制信号输出电路的配置的电路图。
图13是示出图9所示的半导体系统的第二半导体器件中所包括的中继器的配置的框图。
图14是示出图13的中继器中所包括的第一数据输出电路的配置的电路图。
图15是示出图13的中继器中所包括的第二数据输出电路的配置的电路图。
图16是示出采用图1至图15中所示的半导体系统中的至少一个的电子系统的配置的框图。
具体实施方式
在下文中将参考附图描述本公开的各种实施例。然而，本文中描述的实施例仅用于说明目的，并不旨在限制本公开的范围。
此外，信号的逻辑电平可以与所描述的逻辑电平不同或相反。例如，被描述为具有逻辑“高”电平的信号可以可选地具有逻辑“低”电平，并且被描述为具有逻辑“低”电平的信号可以可选地具有逻辑“高”电平。在一些实施例中，逻辑“高”电平可能会大于逻辑“低”电平。在一些实施例中，“高”逻辑电平和“低”逻辑电平分别表示被使能的信号和被禁止的信号。在其他实施例中，“低”逻辑电平和“高”逻辑电平分别表示被禁止的信号和被使能的信号。
如图1中所示，根据一个实施例的半导体系统可以包括第一半导体器件1和第二半导体器件2。
第一半导体器件1可以将命令CMD<1:L>、数据D<1:M>、写入数据控制信号WTDBI和数据反相控制信号DBI施加到第二半导体器件2。命令CMD<1:L>可以被设置为具有用于控制第二半导体器件2的操作的各种逻辑电平组合。命令CMD<1:L>中所包括的比特位的数量“L”可以根据不同的实施例而被设置为不同。数据D<1:M>中所包括的比特位的数量“M”可以根据不同的实施例而被设置为不同。写入数据控制信号WTDBI可以被设置为被使能以在掩蔽写入操作期间执行数据掩蔽操作的信号。数据反相控制信号DBI可以被设置为被使能以执行数据总线反相操作的信号。
第二半导体器件2可以包括命令解码器10、管道控制电路20、数据输入电路30、标志信号发生电路40、操作控制电路50、管道电路60、中继器70、错误校正电路80和存储单元阵列90。
命令解码器10可以对命令CMD<1:L>进行解码以产生写入命令WT和掩蔽写入命令MWT。写入命令WT可以被设置为用于执行将数据D<1:M>储存到第二半导体器件2中的写入操作的信号。掩蔽写入命令MWT可以被设置为用于执行掩蔽写入操作的信号，所述掩蔽写入操作在第二半导体器件2的内部读取操作之后连续地执行写入操作。用于产生写入命令WT和掩蔽写入命令MWT的命令CMD<1:L>的逻辑电平组合根据不同的实施例而被设置为不同。
管道控制电路20可以根据写入命令WT和掩蔽写入命令MWT而产生管道输入控制信号PIN<1:M>和管道输出控制信号POUT<1:M>。如果执行写入操作，则管道控制电路20可以顺序地产生管道输入控制信号PIN<1:M>和管道输出控制信号POUT<1:M>。如果产生了写入命令WT，则管道控制电路20可以顺序地产生管道输入控制信号PIN<1:M>和管道输出控制信号POUT<1:M>。如果执行掩蔽写入操作，则管道控制电路20可以顺序地产生管道输入控制信号PIN<1:M>和管道输出控制信号POUT<1:M>。如果产生了掩蔽写入命令MWT，则管道控制电路20可以顺序地产生管道输入控制信号PIN<1:M>和管道输出控制信号POUT<1:M>。管道控制电路20可以在从产生写入命令WT或掩蔽写入命令MWT的时间点开始经过了第一延迟时段的时间点处产生管道输入控制信号PIN<1:M>。管道控制电路20可以在从产生管道输入控制信号PIN<1:M>的时间点开始经过了第二延迟时段的时间点处产生管道输出控制信号POUT<1:M>。第一延迟时段和第二延迟时段可以根据不同的实施例而被设置为不同。
数据输入电路30可以从数据D<1:M>产生内部数据ID<1:M>。数据输入电路30可以在执行写入操作时缓冲从第一半导体器件1输出的数据D<1:M>，以产生内部数据ID<1:M>。
标志信号发生电路40可以将写入命令WT和掩蔽写入命令MWT移位预定时段以产生标志信号MWTF。预定时段可以被设置为用于检测内部数据ID<1:M>中所包括的比特位之中的具有预定逻辑电平的比特位的数量的操作时间。内部数据ID<1:M>的预定逻辑电平可以被设置为逻辑“低”电平。
这里使用的关于参数(诸如预定时段、预定数量或预定逻辑电平等)的词“预定”意味着参数值在参数被用于过程或算法中之前被确定。对于一些实施例，参数值在过程或算法开始之前被确定。在其他实施例中，参数值在过程或算法期间但在参数被用于过程或算法中之前被确定。
如果写入数据控制信号WTDBI被输入到操作控制电路50并且标志信号MWTF被使能，则操作控制电路50可以检测内部数据ID<1:M>中所包括的预定逻辑电平的数量。操作控制电路50可以根据内部数据ID<1:M>中所包括的预定逻辑电平的数量的检测结果来产生用于执行内部数据ID<1:M>的数据掩蔽操作的操作控制信号DM。如果内部数据ID<1:M>中所包括的预定逻辑电平的数量等于或大于预定数量，则操作控制信号DM可以被使能。
管道电路60可以根据管道输入控制信号PIN<1:M>和管道输出控制信号POUT<1:M>而从内部数据ID<1:M>产生锁存数据PLD<1:M>。如果管道输入控制信号PIN<1:M>被使能，则管道电路60可以锁存内部数据ID<1:M>。如果管道输出控制信号POUT<1:M>被使能，则管道电路60可以输出内部数据ID<1:M>的锁存的数据作为锁存数据PLD<1:M>。
中继器70可以根据操作控制信号DM而输出锁存数据PLD<1:M>作为对齐数据AD<1:M>。如果操作控制信号DM被禁止，则中继器70可以输出锁存数据PLD<1:M>作为对齐数据AD<1:M>。如果操作控制信号DM被使能，则中继器70可以执行中断锁存数据PLD<1:M>的输入的数据掩蔽操作。中继器70可以根据数据反相控制信号DBI来输出锁存数据PLD<1:M>作为对齐数据AD<1:M>。如果数据反相控制信号DBI被禁止，则中继器70可以缓冲锁存数据PLD<1:M>，以输出锁存数据PLD<1:M>的缓冲数据作为对齐数据AD<1:M>。如果数据反相控制信号DBI被使能，则中继器70可以执行用于反相缓冲锁存数据PLD<1:M>的数据总线反相操作，以输出锁存数据PLD<1:M>的被反相缓冲的数据作为对齐数据AD<1:M>。
错误校正电路80可以在执行写入操作时检测对齐数据AD<1:M>的错误，以产生包括关于对齐数据AD<1:M>的错误的信息的奇偶校验位(parity)PRT<1:N>。错误校正电路80可以在掩蔽写入操作期间执行内部读取操作时根据从存储单元阵列90输出的奇偶校验位PRT<1:N>来校正对齐数据AD<1:M>的错误。错误校正电路80可以在掩蔽写入操作期间执行写入操作时检测对齐数据AD<1:M>的错误，以产生包括错误信息的奇偶校验位PRT<1:N>。
存储单元阵列90可以在写入操作期间储存对齐数据AD<1:M>和奇偶校验位PRT<1:N>。如果产生写入命令WT，则存储单元阵列90可以储存对齐数据AD<1:M>和奇偶校验位PRT<1:N>。在执行掩蔽写入操作的期间，存储单元阵列90可以输出储存在其中的对齐数据AD<1:M>和奇偶校验位PRT<1:N>，然后存储单元阵列90可以储存对齐数据AD<1:M>的校正数据和奇偶校验位PRT<1:N>。如果产生掩蔽写入命令MWT，则存储单元阵列90可以在内部读取操作期间输出储存在其中的对齐数据AD<1:M>和奇偶校验位PRT<1:N>。如果产生掩蔽写入命令MWT，则存储单元阵列90可以在写入操作期间储存对齐数据AD<1:M>的校正数据和奇偶校验位PRT<1:N>。存储单元阵列90可以包括用于储存对齐数据AD<1:M>的区域和用于储存奇偶校验位PRT<1:N>的区域。
如果在写入操作期间数据反相控制信号DBI被输入到第二半导体器件2，则第二半导体器件2可以执行数据D<1:M>的数据总线反相操作。如果在掩蔽写入操作期间写入数据控制信号WTDBI被输入到第二半导体器件2，则第二半导体器件2可以检测数据D<1:M>中所包括的预定逻辑电平的数量，并且根据检测结果来执行数据D<1:M>的数据掩蔽操作。
参考图2，标志信号发生电路40可以包括脉冲发生电路41、移位寄存器42和标志信号输出电路43。
脉冲发生电路41可以产生内部脉冲信号EWT，该内部脉冲信号EWT包括如果写入命令WT和掩蔽写入命令MWT被输入到脉冲发生电路41则创建的脉冲。脉冲发生电路41可以产生内部脉冲信号EWT，该内部脉冲信号EWT包括如果写入命令WT被使能以具有逻辑“高”电平则创建的脉冲。脉冲发生电路41可以产生内部脉冲信号EWT，该内部脉冲信号EWT包括如果掩蔽写入命令MWT被使能以具有逻辑“高”电平则创建的脉冲。
移位寄存器42可以将内部脉冲信号EWT移位以产生写入脉冲信号WTTF。移位寄存器42可以将内部脉冲信号EWT移位写入等待时段以产生写入脉冲信号WTTF。内部脉冲信号EWT被延迟的时段可以根据不同实施例而被设置为不同。
在写入脉冲信号WTTF被输入到标志信号输出电路43的时间点处，标志信号输出电路43可以锁存掩蔽写入命令MWT以产生标志信号MWTF。标志信号输出电路43可以将掩蔽写入命令MWT的锁存信号移位预定时段，以输出掩蔽写入命令MWT的移位信号作为标志信号MWTF。如上所述，预定时段可以被设置为用于检测内部数据ID<1:M>中所包括的预定逻辑电平的数量的操作时间。
参考图3，操作控制电路50可以包括数据检测电路51和操作控制信号输出电路52。
数据检测电路51可以根据写入数据控制信号WTDBI和标志信号MWTF来检测内部数据ID<1:M>的逻辑电平，以产生检测信号DET。如果写入数据控制信号WTDBI被使能并且标志信号MWTF被使能，则数据检测电路51可以检测在内部数据ID<1:M>中所包括的逻辑“低”电平的数量，以产生检测信号DET。如果在写入数据控制信号WTDBI被使能并且标志信号MWTF被使能的同时内部数据ID<1:M>中所包括的逻辑“低”电平的数量至少为2，则数据检测电路51可以产生被使能的检测信号DET。
操作控制信号输出电路52可以缓冲检测信号DET，以输出检测信号DET的被缓冲的信号作为操作控制信号DM。操作控制信号输出电路52可以使检测信号DET延迟以产生操作控制信号DM。检测信号DET的延迟时间可以根据不同实施例而被设置为不同。
参考图4，数据检测电路51可以包括反相电路511、第一识别电路512、第二识别电路513、第三识别电路514、第四识别电路515、第五识别电路516、第六识别电路517和检测信号发生电路518。在图4中，可以假设内部数据ID<1:M>中所包括的比特位的数量‘M’为6。即，内部数据ID<1:M>可以包括第一内部数据至第六内部数据ID<1:6>。
反相电路511可以反相缓冲写入数据控制信号WTDBI以产生反相写入数据控制信号WTDBIB。
如果写入数据控制信号WTDBI被使能以具有逻辑“高”电平并且标志信号MWTF被使能以具有逻辑“高”电平，则第一识别电路512可以反相缓冲第一内部数据ID<1>以产生第一反相内部数据IDB<1>。如果反相写入数据控制信号WTDBIB被产生为具有逻辑“低”电平，则第一识别电路512可以产生具有逻辑“低”电平的第一左上信号LU1，而不管第一反相内部数据IDB<1>如何。如果反相写入数据控制信号WTDBIB被产生为具有逻辑“低”电平，则第一识别电路512可以缓冲第一反相内部数据IDB<1>以产生第一左下信号LD1。如果反相写入数据控制信号WTDBIB具有逻辑“低”电平并且第一反相内部数据IDB<1>具有逻辑“高”电平，则第一识别电路512可以产生被使能以具有逻辑“高”电平的第一左下信号LD1。在一个实施例中，第一识别电路512可以执行反相、与非运算和与运算，并且可以包括反相器、与非逻辑门和与逻辑门的组合(如图4中所示)。在一个实施例中，第一识别电路512可以接收接地电压VSS。
如果写入数据控制信号WTDBI被使能以具有逻辑“高”电平并且标志信号MWTF被使能以具有逻辑“高”电平，则第二识别电路513可以反相缓冲第二内部数据ID<2>以产生第二反相内部数据IDB<2>。如果第一左上信号LU1被产生为具有逻辑“低”电平并且第一左下信号LD1被产生为具有逻辑“低”电平，则第二识别电路513可以产生具有逻辑“低”电平的左上标志LUF，而不管第二反相内部数据IDB<2>如何。如果第一左下信号LD1被产生为具有逻辑“低”电平，则第二识别电路513可以缓冲第二反相内部数据IDB<2>以产生左下标志LDF。如果第一左上信号LU1被产生为具有逻辑“低”电平并且第一左下信号LD1被产生为具有逻辑“高”电平，则第二识别电路513可以缓冲第二反相内部数据IDB<2>以产生左上标志LUF。如果第一左下信号LD1被产生为具有逻辑“高”电平，则第二识别电路513可以产生被使能以具有逻辑”高“电平的左下标志LDF，而不管第二反相内部数据IDB<2>如何。在一个实施例中，第二识别电路513可以执行反相、与非运算和与运算，并且可以包括反相器、与非逻辑门和与逻辑门的组合(如图4中所示)。
如果写入数据控制信号WTDBI被使能以具有逻辑“高”电平并且标志信号MWTF被使能以具有逻辑“高”电平，则第三识别电路514可以反相缓冲第三内部数据ID<3>以产生第三反相内部数据IDB<3>。如果反相写入数据控制信号WTDBIB被产生为具有逻辑“低”电平，则第三识别电路514可以产生具有逻辑“低”电平的第一右上信号RU1，而不管第三反相内部数据IDB<3>如何。如果反相写入数据控制信号WTDBIB被产生为具有逻辑“低”电平，则第三识别电路514可以缓冲第三反相内部数据IDB<3>以产生第一右下信号RD1。如果反相写入数据控制信号WTDBIB具有逻辑“低”电平并且第三反相内部数据IDB<3>具有逻辑“高”电平，则第三识别电路514可以产生被使能以具有逻辑“高”电平的第一右下信号RD1。在一个实施例中，第三识别电路514可以执行反相、与非运算和与运算，并且可以包括反相器、与非逻辑门和与逻辑门的组合(如图4中所示)。在一个实施例中，第三识别电路514可以接收接地电压VSS。
如果写入数据控制信号WTDBI被使能以具有逻辑“高”电平并且标志信号MWTF被使能以具有逻辑“高”电平，则第四识别电路515可以反相缓冲第四内部数据ID<4>以产生第四反相内部数据IDB<4>。如果第一右上信号RU1被产生为具有逻辑“低”电平并且第一右下信号RD1被产生为具有逻辑“低”电平，则第四识别电路515可以产生具有逻辑“低”电平的第二右上信号RU2，而不管第四反相内部数据IDB<4>如何。如果第一右下信号RD1被产生为具有逻辑“低”电平，则第四识别电路515可以缓冲第四反相内部数据IDB<4>以产生第二右下信号RD2。如果第一右上信号RU1被产生为具有逻辑“低”电平并且第一右下信号RD1被产生为具有逻辑“高”电平，则第四识别电路515可以缓冲第四反相内部数据IDB<4>以产生第二右上信号RU2。如果第一右下信号RD1被产生为具有逻辑“高”电平，则第四识别电路515可以产生被使能以具有逻辑“高”电平的第二右下信号RD2，而不管第四反相内部数据IDB<4>如何。在一个实施例中，第四识别电路515可以执行反相、与非运算和与运算，并且可以包括反相器、与非逻辑门和与逻辑门的组合(如图4中所示)。
如果写入数据控制信号WTDBI被使能以具有逻辑“高”电平并且标志信号MWTF被使能以具有逻辑“高”电平，则第五识别电路516可以反相缓冲第五内部数据ID<5>以产生第五反相内部数据IDB<5>。如果第二右上信号RU2被产生为具有逻辑“低”电平并且第二右下信号RD2被产生为具有逻辑“低”电平，则第五识别电路516可以产生具有逻辑“低”电平的第三右上信号RU3，而不管第五反相内部数据IDB<5>如何。如果第二右下信号RD2被产生为具有逻辑“低”电平，则第五识别电路516可以缓冲第五反相内部数据IDB<5>以产生第三右下信号RD3。如果第二右上信号RU2被产生为具有逻辑“低”电平并且第二右下信号RD2被产生为具有逻辑“高”电平，则第五识别电路516可以缓冲第五反相内部数据IDB<5>以产生第三右上信号RU3。如果第二右下信号RD2被产生为具有逻辑“高”电平，则第五识别电路516可以产生被使能为具有逻辑“高”电平的第三右下信号RD3，而不管第五反相内部数据IDB<5>如何。在一个实施例中，第五识别电路516可以执行反相、与非运算和与运算，并且可以包括反相器、与非逻辑门和与逻辑门的组合(如图4中所示)。
如果写入数据控制信号WTDBI被使能以具有逻辑“高”电平并且标志信号MWTF被使能以具有逻辑“高”电平，则第六识别电路517可以反相缓冲第六内部数据ID<6>以产生第六反相内部数据IDB<6>。如果第三右上信号RU3被产生为具有逻辑“低”电平并且第三右下信号RD3被产生为具有逻辑“低”电平，则第六识别电路517可以产生具有逻辑“低”电平的右上标志RUF，而不管第六反相内部数据IDB<6>如何。如果第三右下信号RD3被产生为具有逻辑“低”电平，则第六识别电路517可以缓冲第六反相内部数据IDB<6>以产生右下标志RDF。如果第三右上信号RU3被产生为具有逻辑“低”电平并且第三右下信号RD3被产生为具有逻辑“高”电平，则第六识别电路517可以缓冲第六反相内部数据IDB<6>以产生右上标志RUF。如果第三右下信号RD3被产生为具有逻辑“高”电平，则第六识别电路517可以产生被使能为具有逻辑“高”电平的右下标志RDF，而不管第六反相内部数据IDB<6>如何。在一个实施例中，第六识别电路517可以执行反相、与非运算和与运算，并且可以包括反相器、与非逻辑门和与逻辑门的组合(如图4中所示)。
如果左上标志LUF和右上标志RUF中的任意一个具有逻辑“高”电平，则检测信号发生电路518可以产生被禁止以具有逻辑“低”电平的检测信号DET。如果左下标志LDF和右下标志RDF两者都具有逻辑“高”电平，则检测信号发生电路518可以产生被禁止以具有逻辑“低”电平的检测信号DET。如果左上标志LUF和右上标志RUF两者都具有逻辑“低”电平并且左下标志LDF和右下标志RDF中的任意一个具有逻辑“低”电平，则检测信号发生电路518可以产生被使能以具有逻辑“高”电平的检测信号DET。在一个实施例中，检测信号发生电路518可以执行或非运算、与非运算和与运算，并且可以包括或非逻辑门、与非逻辑门和与逻辑门的组合(如图4中所示)。
如果第一内部数据至第六内部数据ID<1:6>之中具有逻辑“低”电平的比特位的数量至少为2，则数据检测电路51可以产生被禁止以具有逻辑“低”电平的检测信号DET。如果第一内部数据至第六内部数据ID<1:6>之中具有逻辑“高”电平的比特位的数量最多为1，则数据检测电路51可以产生被使能以具有逻辑“高”电平的检测信号DET。虽然图4示出了数据检测电路51被实现为检测六个内部数据的逻辑电平的示例，但是在内部数据中所包括的比特位的数量可以根据不同实施例而被设置为小于六或大于六。
参考图5，管道电路60可以包括内部数据输入电路61、锁存电路62和锁存数据输出电路63。
内部数据输入电路61可以执行反相操作，并且可以包括例如但不限于反相器IV61和IV62。如果写入操作和掩蔽写入操作被执行以产生具有逻辑“高”电平的管道输入控制信号PIN<1:M>，则反相器IV61可以被接通。如果写入操作和掩蔽写入操作被执行以产生具有逻辑“高”电平的管道输入控制信号PIN<1:M>，则反相器IV61可以反相缓冲内部数据ID<1:M>，以将内部数据ID<1:M>的被反相缓冲的数据输出到节点nd61。虽然图5利用包括反相器IV61和反相器IV62的单个电路示出了内部数据输入电路61，但是实际上可以使用“M”个电路来实现内部数据输入电路61，所述“M”个电路中的每个电路接收内部数据ID<1:M>中所包括的比特位中的一个以及管道输入控制信号PIN<1:M>中所包括的比特位中的一个。
锁存电路62可以执行反相操作，并且可以包括例如但不限于反相器IV63和IV64。反相器IV63可以反相缓冲节点nd61的信号，以将节点nd61的信号的被反相缓冲的信号输出到节点nd62。反相器IV64可以反相缓冲节点nd62的信号，以将节点nd62的信号的被反相缓冲的信号输出到节点nd61。锁存电路62可以在节点nd61不被驱动的情况下锁存节点nd61和nd62的信号。虽然图5利用包括反相器IV63和反相器IV64的单个电路示出了锁存电路62，但是实际上可以使用“M”个电路来实现锁存电路62，所述“M”个电路中的每个电路对应于内部数据ID<1:M>中所包括的比特位中的一个。
锁存数据输出电路63可以执行反相操作，并且可以包括例如但不限于反相器IV65、IV66和IV67。反相器IV65可以反相缓冲管道输出控制信号POUT<1:M>以输出管道输出控制信号POUT<1:M>的被反相缓冲的信号。如果管道输出控制信号POUT<1:M>被产生为具有逻辑“高”电平，则反相器IV66可以反相缓冲节点nd62的信号，以输出节点nd62的信号的被反相缓冲的信号。反相器IV67可以反相缓冲反相器IV66的输出信号，以输出反相器IV66的输出信号的被反相缓冲的信号作为锁存数据PLD<1:M>。虽然图5利用包括反相器IV65、IV66和IV67的单个电路示出了锁存数据输出电路63，但实际上可以使用“M”个电路来实现锁存数据输出电路63，所述“M”个电路中的每个电路对应于内部数据ID<1:M>中所包括的比特位中的一个。
参考图6，中继器70可以包括第一数据输出电路71和第二数据输出电路72。
第一数据输出电路71可以根据数据反相控制信号DBI的逻辑电平来执行数据总线反相操作，以从锁存数据PLD<1:M>产生延迟锁存数据LDD<1:M>。第一数据输出电路71可以根据数据反相控制信号DBI的逻辑电平来缓冲或反相缓冲锁存数据PLD<1:M>，以产生并输出延迟锁存数据LDD<1:M>。
第二数据输出电路72可以根据操作控制信号DM和写入使能信号WEN来执行数据掩蔽操作以从延迟锁存数据LDD<1:M>产生对齐数据AD<1:M>。第二数据输出电路72可以根据操作控制信号DM和写入使能信号WEN来中断延迟锁存数据LDD<1:M>的输入或者输出延迟锁存数据LDD<1:M>作为对齐数据AD<1:M>。
参考图7，第一数据输出电路71可以执行反相操作和传输门操作，并且可以包括例如但不限于反相器IV71、IV72、IV73、IV74和IV75以及传输门T71。可以使用三相反相器来实现反相器IV74。
反相器IV71和IV72可以顺序地串联耦接，并且数据反相控制信号DBI可以被施加到反相器IV71的输入端子。反相器IV71的输出端子可以耦接到传输门T71的正控制端子，并且反相器IV72的输出端子可以耦接到传输门T71的负控制端子。另外，反相器IV71的输出端子可以耦接到反相器IV74的负控制端子，并且反相器IV72的输出端子可以耦接到反相器IV74的正控制端子。锁存数据PLD<1:M>可以被施加到反相器IV73的输入端子，并且反相器IV73的输出端子可以耦接到传输门T71的输入端子和反相器IV74的输入端子。传输门T71的输出端子和反相器IV74的输出端子可以耦接到反相器IV75的输入端子，并且延迟锁存数据LDD<1:M>可以通过反相器IV75的输出端子来输出。
如果数据反相控制信号DBI具有逻辑“高”电平，则传输门T71可以被关断并且反相器IV74可以被接通。在这种情况下，锁存数据PLD<1:M>可以经由反相器IV73、IV74和IV75来反相缓冲，以产生延迟锁存数据LDD<1:M>。
如果数据反相控制信号DBI具有逻辑“低”电平，则传输门T71可以被接通并且反相器IV74可以被关断。在这种情况下，锁存数据PLD<1:M>可以经由反相器IV73和IV75以及传输门T71缓冲，以产生延迟锁存数据LDD<1:M>。
尽管图7利用包括反相器IV71～IV75和传输门T71的单个电路示出了第一数据输出电路71，但是实际上可以使用“M”个电路来实现第一数据输出电路71，所述“M”个电路中的每个电路接收锁存数据PLD<1:M>中所包括的比特位中的一个。
参考图8，第二数据输出电路72可以包括控制信号发生电路710和缓冲电路720。
控制信号发生电路710可以执行反相和与非运算，并且可以包括例如但不限于反相器IV76和IV77以及与非门NAND71。控制信号发生电路710可以在写入使能信号WEN被使能的时段期间根据操作控制信号DM的逻辑电平来产生控制信号CON。如果在写入使能信号WEN被使能以具有逻辑“高”电平的时段期间操作控制信号DM具有逻辑“低”电平，则控制信号发生电路710可以产生具有逻辑“高”电平的控制信号CON。如果在写入使能信号WEN被使能以具有逻辑“高”电平的时段期间操作控制信号DM具有逻辑“高”电平，则控制信号发生电路710可以产生具有逻辑“低”电平的控制信号CON。写入使能信号WEN可以被设置为在执行掩蔽写入操作期间被使能以具有逻辑“高”电平的信号。
缓冲电路720可以执行反相操作、或非运算、上拉操作和下拉操作以及与非运算，并且可以包括例如但不限于反相器IV78、与非门NAND72、或非门NOR71、PMOS晶体管P71和NMOS晶体管N71。缓冲电路720可以根据控制信号CON的逻辑电平而从延迟锁存数据LDD<1:M>产生对齐数据AD<1:M>。如果控制信号CON具有逻辑“高”电平，则缓冲电路720可以缓冲延迟锁存数据LDD<1:M>以产生对齐数据AD<1:M>。如果控制信号CON具有逻辑“低”电平，则缓冲电路720可以中断延迟锁存数据LDD<1:M>的输入。在一个实施例中，PMOS晶体管P71接收电源电压VDD，并且NMOS晶体管N71接收接地电压VSS。
尽管图8利用包括控制信号发生电路710和缓冲电路720的单个电路示出了第二数据输出电路72，但实际上可以使用“M”个电路来实现第二数据输出电路72，所述“M”个电路中的每个电路对应于锁存数据PLD<1:M>中所包括的比特位中的一个。
如上所述，根据实施例的半导体系统可以在写入操作期间基于数据反相控制信号来执行数据总线反相操作。半导体系统可以在写入操作期间在用于检测数据中所包括的预定逻辑电平的预定时段之后通过使标志信号禁止来中断数据掩蔽操作的执行。半导体系统可以在掩蔽写入操作期间检测数据中所包括的预定逻辑电平，以根据检测结果来执行数据掩蔽操作。因此，半导体系统可以仅在掩蔽写入操作期间执行数据掩蔽操作，以防止发生写入操作的错误，因为在写入操作期间不会从掩蔽数据产生奇偶校验位。
参考图9，根据实施例的半导体系统可以包括第一半导体器件3和第二半导体器件4。
第一半导体器件3可以将命令CMD<1:L>、数据D<1:M>、写入数据控制信号WTDBI和数据反相控制信号DBI施加到第二半导体器件4。命令CMD<1:L>可以被设置为具有用于控制第二半导体器件4的操作的各种逻辑电平组合。命令CMD<1:L>中所包括的比特位的数量“L”可以根据不同的实施例而被设置为不同。数据D<1:M>中所包括的比特位的数量“M”可以根据不同的实施例而被设置为不同。写入数据控制信号WTDBI可以被设置为在写入操作和掩蔽写入操作期间被使能以执行数据总线反相操作的信号。数据反相控制信号DBI可以被设置为被使能以执行数据总线反相操作的信号。
第二半导体器件4可以包括命令解码器100、管道控制电路200、数据输入电路300、标志信号发生电路400、操作控制电路500、管道电路600、中继器700、错误校正电路800和存储单元阵列900。
命令解码器100可以对命令CMD<1:L>进行解码以产生写入命令WT和掩蔽写入命令MWT。写入命令WT可以被设置为用于执行将数据D<1:M>储存到第二半导体器件4中的写入操作的信号。掩蔽写入命令MWT可以被设置为用于执行掩蔽写入操作的信号，所述掩蔽写入操作在第二半导体器件4的内部读取操作之后连续执行写入操作。用于产生写入命令WT和掩蔽写入命令MWT的命令CMD<1:L>的逻辑电平组合可以根据不同的实施例而被设置为不同。
管道控制电路200可以根据写入命令WT和掩蔽写入命令MWT来产生管道输入控制信号PIN<1:M>和管道输出控制信号POUT<1:M>。如果执行写入操作，则管道控制电路200可以顺序地产生管道输入控制信号PIN<1:M>和管道输出控制信号POUT<1:M>。如果产生写入命令WT，则管道控制电路200可以顺序地产生管道输入控制信号PIN<1:M>和管道输出控制信号POUT<1:M>。如果执行掩蔽写入操作，则管道控制电路200可以顺序地产生管道输入控制信号PIN<1:M>和管道输出控制信号POUT<1:M>。如果产生掩蔽写入命令MWT，则管道控制电路200可以顺序地产生管道输入控制信号PIN<1:M>和管道输出控制信号POUT<1:M>。管道控制电路200可以在从产生写入命令WT或掩蔽写入命令MWT的时间点开始经过了第一延迟时段的时间点处产生管道输入控制信号PIN<1:M>。管道控制电路200可以在从产生管道输入控制信号PIN<1:M>的时间点开始经过了第二延迟时段的时间点处产生管道输出控制信号POUT<1:M>。第一延迟时段和第二延迟时段可以根据不同的实施例而被设置为不同。
数据输入电路300可以从数据D<1:M>产生内部数据ID<1:M>。数据输入电路300可以在执行写入操作时缓冲从第一半导体器件3输出的数据D<1:M>以产生内部数据ID<1:M>。
标志信号发生电路400可以将写入命令WT和掩蔽写入命令MWT移位预定时段以产生标志信号MWTF。预定时段可以被设置为用于检测内部数据ID<1:M>中所包括的比特位之中具有预定逻辑电平的比特位的数量的操作时间。针对内部数据ID<1:M>的预定逻辑电平可以被设置为逻辑“低”电平。标志信号发生电路400可以使用与图2中所示的标志信号发生电路40基本相同的电路来实现。因此，在下文中将省略对标志信号发生电路400的描述。
如果写入数据控制信号WTDBI没有被输入到操作控制电路500，则操作控制电路500可以产生用于根据数据反相控制信号DBI来执行数据总线反相操作的操作控制信号DM。如果写入数据控制信号WTDBI被输入到操作控制电路500并且标志信号MWTF被使能，则操作控制电路500可以检测内部数据ID<1:M>中所包括的预定逻辑电平的数量。操作控制电路500可以根据对内部数据ID<1:M>中所包括的预定逻辑电平的数量的检测结果来产生用于执行内部数据ID<1:M>的数据掩蔽操作的操作控制信号DM。如果内部数据ID<1:M>中所包括的预定逻辑电平的数量等于或大于预定数量，则操作控制信号DM可以被使能。
管道电路600可以根据管道输入控制信号PIN<1:M>和管道输出控制信号POUT<1:M>而从内部数据ID<1:M>产生锁存数据PLD<1:M>。如果管道输入控制信号PIN<1:M>被使能，则管道电路600可以锁存内部数据ID<1:M>。如果管道输出控制信号POUT<1:M>被使能，则管道电路600可以输出内部数据ID<1:M>的锁存的数据作为锁存数据PLD<1:M>。管道电路600可以使用与图5中所示的管道电路60基本相同的电路来实现。因此，在下文中将省略对管道电路600的描述。
如果写入数据控制信号WTDBI没有被输入到中继器700，则中继器700可以根据操作控制信号DM来执行数据总线反相操作，以从锁存数据PLD<1:M>产生对齐数据AD<1:M>。如果写入数据控制信号WTDBI没有被输入到中继器700并且操作控制信号DM被使能，则中继器700可以反相缓冲锁存数据PLD<1:M>以产生对齐数据AD<1:M>。如果写入数据控制信号WTDBI没有被输入到中继器700并且操作控制信号DM被禁止，则中继器700可以缓冲锁存数据PLD<1:M>以产生对齐数据AD<1:M>。
错误校正电路800可以在执行写入操作时检测对齐数据AD<1:M>的错误，以产生包括关于对齐数据AD<1:M>的错误的信息的奇偶校验位PRT<1:N>。错误校正电路800可以在掩蔽写入操作期间执行内部读取操作时根据从存储单元阵列900输出的奇偶校验位PRT<1:N>来校正对齐数据AD<1:M>的错误。错误校正电路800可以在掩蔽写入操作期间执行写入操作时检测对齐数据AD<1:M>的错误，以产生包括错误信息的奇偶校验位PRT<1:N>。
存储单元阵列900可以在写入操作期间储存对齐数据AD<1:M>和奇偶校验位PRT<1:N>。如果产生写入命令WT，则存储单元阵列900可以储存对齐数据AD<1:M>和奇偶校验位PRT<1:N>。在执行掩蔽写入操作的期间，存储单元阵列900可以输出储存在其中的对齐数据AD<1:M>和奇偶校验位PRT<1:N>，然后存储单元阵列900可以储存对齐数据AD<1:M>的校正数据和奇偶校验位PRT<1:N>。如果产生掩蔽写入命令MWT，则存储单元阵列900可以在内部读取操作期间输出储存在其中的对齐数据AD<1:M>和奇偶校验位PRT<1:N>。如果产生掩蔽写入命令MWT，则存储单元阵列900可以在写入操作期间储存对齐数据AD<1:M>的校正数据和奇偶校验位PRT<1:N>。存储单元阵列900可以包括用于储存对齐数据AD<1:M>的区域和用于储存奇偶校验位PRT<1:N>的区域。
如果在写入操作期间写入数据控制信号WTDBI没有被输入到第二半导体器件4，则第二半导体器件4可以根据数据反相控制信号DBI来执行数据D<1:M>的数据总线反相操作。如果在掩蔽写入操作期间写入数据控制信号WTDBI被输入到第二半导体器件4，则第二半导体器件4可以检测数据D<1:M>中所包括的预定逻辑电平的数量，并且可以根据检测结果来执行数据D<1:M>的数据掩蔽操作。
参考图10，操作控制电路500可以包括数据检测电路530和操作控制信号输出电路540。
数据检测电路530可以根据写入数据控制信号WTDBI来检测内部数据ID<1:M>的逻辑电平，以产生检测信号DET。如果写入数据控制信号WTDBI被使能，则数据检测电路530可以检测内部数据ID<1:M>中所包括的逻辑“低”电平的数量，以产生检测信号DET。如果写入数据控制信号WTDBI被使能并且内部数据ID<1:M>中所包括的逻辑“低”电平的数量至少为2，则数据检测电路530可以产生被使能的检测信号DET。
如果写入数据控制信号WTDBI没有被输入到操作控制信号输出电路540，则操作控制信号输出电路540可以从数据反相控制信号DBI产生操作控制信号DM。如果写入数据控制信号WTDBI被输入到操作控制信号输出电路540并且标志信号MWTF被使能，则操作控制信号输出电路540可以缓冲检测信号DET，以输出检测信号DET的缓冲信号作为操作控制信号DM。操作控制信号输出电路540可以使检测信号DET延迟以产生操作控制信号DM。检测信号DET的延迟时间可以根据不同的实施例而被设置为不同。
参考图11，数据检测电路530可以包括反相电路531、第一识别电路532、第二识别电路533、第三识别电路534、第四识别电路535、第五识别电路536、第六识别电路537和检测信号发生电路538。在图11中，可以假设内部数据ID<1:M>中所包括的比特位的数量“M”为6。即，内部数据ID<1:M>可以包括第一内部数据至第六内部数据ID<1:6>。
反相电路531可以反相缓冲写入数据控制信号WTDBI以产生反相写入数据控制信号WTDBIB。
如果写入数据控制信号WTDBI被使能以具有逻辑“高”电平，则第一识别电路532可以反相缓冲第一内部数据ID<1>以产生第一反相内部数据IDB<1>。如果反相写入数据控制信号WTDBIB被产生为具有逻辑“低”电平，则第一识别电路532可以产生具有逻辑“低”电平的第一左上信号LU1，而不管第一反相内部数据IDB<1>如何。如果反相写入数据控制信号WTDBIB被产生为具有逻辑“低”电平，则第一识别电路532可以缓冲第一反相内部数据IDB<1>以产生第一左下信号LD1。如果反相写入数据控制信号WTDBIB具有逻辑“低”电平并且第一反相内部数据IDB<1>具有逻辑“高”电平，则第一识别电路532可以产生被使能以具有逻辑“高”电平的第一左下信号LD1。在一个实施例中，第一识别电路532可以执行反相、与非运算和与运算，并且可以包括反相器、与非逻辑门和与逻辑门的组合(如图11中所示)。在一个实施例中，第一识别电路532可以接收接地电压VSS。
如果写入数据控制信号WTDBI被使能以具有逻辑“高”电平，则第二识别电路533可以反相缓冲第二内部数据ID<2>以产生第二反相内部数据IDB<2>。如果第一左上信号LU1被产生为具有逻辑“低”电平并且第一左下信号LD1被产生为具有逻辑“低”电平，则第二识别电路533可以产生具有逻辑“低”电平的左上标志LUF，而不管第二反相内部数据IDB<2>如何。如果第一左下信号LD1被产生为具有逻辑“低”电平，则第二识别电路533可以缓冲第二反相内部数据IDB<2>以产生左下标志LDF。如果第一左上信号LU1被产生为具有逻辑“低”电平并且第一左下信号LD1被产生为具有逻辑“高”电平，则第二识别电路533可以缓冲第二反相内部数据IDB<2>以产生左上标志LUF。如果第一左下信号LD1被产生为具有逻辑“高”电平，则第二识别电路533可以产生被使能以具有逻辑“高”电平的左下标志LDF，而不管第二反相内部数据IDB<2>如何。在一个实施例中，第二识别电路533可以执行反相、与非运算和与运算，并且可以包括反相器、与非逻辑门和与逻辑门的组合(如图11中所示)。
如果写入数据控制信号WTDBI被使能以具有逻辑“高”电平，则第三识别电路534可以反相缓冲第三内部数据ID<3>以产生第三反相内部数据IDB<3>。如果反相写入数据控制信号WTDBIB被产生为具有逻辑“低”电平，则第三识别电路534可以产生具有逻辑“低”电平的第一右上信号RU1，而不管第三反相内部数据IDB<3>如何。如果反相写入数据控制信号WTDBIB被产生为具有逻辑“低”电平，则第三识别电路534可以缓冲第三反相内部数据IDB<3>以产生第一右下信号RD1。如果反相写入数据控制信号WTDBIB具有逻辑“低”电平并且第三反相内部数据IDB<3>具有逻辑“高”电平，则第三识别电路534可以产生被使能以具有逻辑“高”电平的第一右下信号RD1。在一个实施例中，第三识别电路534可以执行反相、与非运算和与运算，并且可以包括反相器、与非逻辑门和与逻辑门的组合(如图11中所示)。在一个实施例中，第三识别电路534可以接收接地电压VSS。
如果写入数据控制信号WTDBI被使能以具有逻辑“高”电平，则第四识别电路535可以反相缓冲第四内部数据ID<4>以产生第四反相内部数据IDB<4>。如果第一右上信号RU1被产生为具有逻辑“低”电平并且第一右下信号RD1被产生为具有逻辑“低”电平，则第四识别电路535可以产生具有逻辑“低”电平的第二右上信号RU2，而不管第四反相内部数据IDB<4>如何。如果第一右下信号RD1被产生为具有逻辑“低”电平，则第四识别电路535可以缓冲第四反相内部数据IDB<4>以产生第二右下信号RD2。如果第一右上信号RU1被产生为具有逻辑“低”电平并且第一右下信号RD1被产生为具有逻辑“高”电平，则第四识别电路535可以缓冲第四反相内部数据IDB<4>以产生第二右上信号RU2。如果第一右下信号RD1被产生为具有逻辑“高”电平，则第四识别电路535可以产生被使能以具有逻辑“高”电平的第二右下信号RD2，而不管第四反相内部数据IDB<4>如何。在一个实施例中，第四识别电路535可以执行反相、与非运算和与运算，并且可以包括反相器、与非逻辑门和与逻辑门的组合(如图11中所示)。
如果写入数据控制信号WTDBI被使能以具有逻辑“高”电平，则第五识别电路536可以反相缓冲第五内部数据ID<5>以产生第五反相内部数据IDB<5>。如果第二右上信号RU2被产生为具有逻辑“低”电平并且第二右下信号RD2被产生为具有逻辑“低”电平，则第五识别电路536可以产生具有逻辑“低”电平的第三右上信号RU3，而不管第五反相内部数据IDB<5>如何。如果第二右下信号RD2被产生为具有逻辑“低”电平，则第五识别电路536可以缓冲第五反相内部数据IDB<5>以产生第三右下信号RD3。如果第二右上信号RU2被产生为具有逻辑“低”电平并且第二右下信号RD2被产生为具有逻辑“高”电平，则第五识别电路536可以缓冲第五反相内部数据IDB<5>以产生第三右上信号RU3。如果第二右下信号RD2被产生为具有逻辑“高”电平，则第五识别电路536可以产生被使能以具有逻辑“高”电平的第三右下信号RD3，而不管第五反相内部数据IDB<5>如何。在一个实施例中，第五识别电路536可以执行反相、与非运算和与运算，并且可以包括反相器、与非逻辑门和与逻辑门的组合(如图11中所示)。
如果写入数据控制信号WTDBI被使能以具有逻辑“高”电平，则第六识别电路537可以反相缓冲第六内部数据ID<6>以产生第六反相内部数据IDB<6>。如果第三右上信号RU3被产生为具有逻辑“低”电平并且第三右下信号RD3被产生为具有逻辑“低”电平，则第六识别电路537可以产生具有逻辑“低”电平的右上标志RUF，而不管第六反相内部数据IDB<6>如何。如果第三右下信号RD3被产生为具有逻辑“低”电平，则第六识别电路537可以缓冲第六反相内部数据IDB<6>以产生右下标志RDF。如果第三右上信号RU3被产生为具有逻辑“低”电平并且第三右下信号RD3被产生为具有逻辑“高”电平，则第六识别电路537可以缓冲第六反相内部数据IDB<6>以产生右上标志RUF。如果第三右下信号RD3被产生为具有逻辑“高”电平，则第六识别电路537可以产生被使能以具有逻辑“高”电平的右下标志RDF，而不管第六反相内部数据IDB<6>如何。在一个实施例中，第六识别电路537可以执行反相、与非运算和与运算，并且可以包括反相器、与非逻辑门和与逻辑门的组合(如图11中所示)。
如果左上标志LUF和右上标志RUF中的任意一个具有逻辑“高”电平，则检测信号发生电路538可以产生被禁止以具有逻辑“低”电平的检测信号DET。如果左下标志LDF和右下标志RDF二者都具有逻辑“高”电平，则检测信号发生电路538可以产生被禁止以具有逻辑“低”电平的检测信号DET。如果左上标志LUF和右上标志RUF二者都具有逻辑“低”电平并且左下标志LDF和右下标志RDF中的任意一个具有逻辑“低”电平，则检测信号发生电路538可以产生被使能以具有逻辑“高”电平的检测信号DET。在一个实施例中，检测信号发生电路538可以执行或非运算、与非运算和与运算，并且可以包括或非逻辑门、与非逻辑门和与逻辑门的组合(如图11中所示)。
如果第一内部数据至第六内部数据ID<1:6>之中具有逻辑“低”电平的比特位的数量至少为2，则数据检测电路530可以产生被禁止以具有逻辑“低”电平的检测信号DET。如果第一内部数据至第六内部数据ID<1:6>之中具有逻辑“高”电平的比特位的数量最多为1，则数据检测电路530可以产生被使能以具有逻辑“高”电平的检测信号DET。虽然图11示出了数据检测电路530被实现为检测六个内部数据的逻辑电平的示例，但是内部数据中所包括的比特位的数量可以根据不同的实施例而被设置为小于六或大于六。
参考图12，操作控制信号输出电路540可以包括第一信号传输电路541、第二信号传输电路542和逻辑电路543。
第一信号传输电路541可以执行反相和与非逻辑运算，并且可以包括例如但不限于反相器IV81、IV82、IV83和IV84以及与非门NAND81。第一信号传输电路541可以根据写入数据控制信号WTDBI的逻辑电平而从数据反相控制信号DBI产生传输信号TS。如果写入数据控制信号WTDBI被禁止以具有逻辑“低”电平，则第一信号传输电路541可以反相缓冲数据反相控制信号DBI以输出数据反相控制信号DBI的被反相缓冲的信号作为传输信号TS。在一个实施例中，第一信号传输电路541可以接收电源电压VDD。
第二信号传输电路542可以执行与逻辑运算、与非逻辑运算和反相操作，并且可以包括例如但不限于与门AND81、反相器IV85、IV86、IV87和IV88以及与非门NAND82。第二信号传输电路542可以根据写入数据控制信号WTDBI和标志信号MWTF的逻辑电平而从检测信号DET产生传输信号TS。如果写入数据控制信号WTDBI和标志信号MWTF二者都被使能以具有逻辑“高”电平，则第二信号传输电路542可以反相缓冲检测信号DET以输出检测信号DET的被反相缓冲的信号作为传输信号TS。在一个实施例中，第二信号传输电路542可以接收电源电压VDD。
逻辑电路543可以执行或非逻辑运算，并且可以包括例如但不限于或非门NOR81。逻辑电路543可以反相缓冲传输信号TS，以输出传输信号TS的被反相缓冲的信号作为操作控制信号DM。在一个实施例中，逻辑电路543可以接收接地电压VSS。
参考图13，中继器700可以包括第一数据输出电路730和第二数据输出电路740。
第一数据输出电路730可以根据操作控制信号DM的逻辑电平来执行数据总线反相操作，以从锁存数据PLD<1:M>产生对齐数据AD<1:M>。第一数据输出电路730可以根据操作控制信号DM的逻辑电平来缓冲或反相地缓冲锁存数据PLD<1:M>，以产生对齐数据。
第二数据输出电路740可以根据操作控制信号DM和写入使能信号WEN来执行数据掩蔽操作，以从锁存数据PLD<1:M>产生对齐数据AD<1:M>。根据操作控制信号DM和写入使能信号WEN，第二数据输出电路740可以输出锁存数据PLD<1:M>作为对齐数据AD<1:M>或者可以中断锁存数据PLD<1:M>的输入。
参考图14，第一数据输出电路730可以执行反相操作和传输门操作，并且可以包括例如但不限于反相器IV91、IV92、IV93、IV94和IV95以及传输门T91。反相器IV94可以使用三相反相器来实现。
反相器IV91和IV92可以顺序地串联耦接，并且操作控制信号DM可以被施加到反相器IV91的输入端子。反相器IV91的输出端子可以耦接到传输门T91的正控制端子，并且反相器IV92的输出端子可以耦接到传输门T91的负控制端子。另外，反相器IV91的输出端子可以耦接到反相器IV94的负控制端子，并且反相器IV92的输出端子可以耦接到反相器IV94的正控制端子。锁存数据PLD<1:M>可以被施加到反相器IV93的输入端子，并且反相器IV93的输出端子可以耦接到传输门T91的输入端子和反相器IV94的输入端子二者。传输门T91的输出端子和反相器IV94的输出端子可以耦接到反相器IV95的输入端子，并且对齐数据AD<1:M>可以通过反相器IV95的输出端子来输出。
如果操作控制信号DM具有逻辑“高”电平，则传输门T91可以被关断并且反相器IV94可以被接通。在这种情况下，锁存数据PLD<1:M>可以通过反相器IV93、IV94和IV95来反相缓冲，以产生对齐数据AD<1:M>。
如果操作控制信号DM具有逻辑“低”电平，则传输门T91可以被接通并且反相器IV94可以被关断。在这种情况下，锁存数据PLD<1:M>可以通过反相器IV93和IV95以及传输门T91来缓冲，以产生对齐数据AD<1:M>。
尽管图14利用包括反相器IV91～IV95和传输门T91的单个电路示出了第一数据输出电路730，但是实际上可以使用“M”个电路来实现第一数据输出电路730，所述“M”个电路中的每个电路接收锁存数据PLD<1:M>中所包括的比特位中的一个。
参考图15，第二数据输出电路740可以包括控制信号发生电路741和缓冲电路742。
控制信号发生电路741可以执行反相和与非运算，并且可以包括例如但不限于反相器IV96和IV97以及与非门NAND91。
控制信号发生电路741可以在写入使能信号WEN被使能的时段期间根据操作控制信号DM的逻辑电平来产生控制信号CON。如果在写入使能信号WEN被使能以具有逻辑“高”电平的时段期间操作控制信号DM具有逻辑“低”电平，则控制信号发生电路741可以产生具有逻辑“高”电平的控制信号CON。如果在写入使能信号WEN被使能以具有逻辑“高”的时段期间操作控制信号DM具有逻辑“高”电平，则控制信号发生电路741可以产生具有逻辑“低”电平的控制信号CON。写入使能信号WEN可以被设置为在执行掩蔽写入操作期间被使能以具有逻辑“高”电平的信号。
缓冲电路742可以执行反相操作、或非运算、上拉操作和下拉操作以及与非运算，并且可以包括例如但不限于反相器IV98、与非门NAND92、或非门NOR91、PMOS晶体管P91和NMOS晶体管N91。缓冲电路742可以根据控制信号CON的逻辑电平而从锁存数据PLD<1:M>产生对齐数据AD<1:M>。如果控制信号CON具有逻辑“高”电平，则缓冲电路742可以缓冲锁存数据PLD<1:M>以产生对齐数据AD<1:M>。如果控制信号CON具有逻辑“低”电平，则缓冲电路742可以中断锁存数据PLD<1:M>的输入。在一个实施例中，PMOS晶体管P91接收电源电压VDD，并且NMOS晶体管N91接收接地电压VSS。
尽管图15利用包括控制信号发生电路741和缓冲电路742的单个电路示出了第二数据输出电路740，但实际上可以使用“M”个电路来实现第二数据输出电路740，所述“M”个电路中的每个电路对应于锁存数据PLD<1:M>中所包括的比特位中的一个。
如上所述，根据实施例的半导体系统可以在写入操作期间基于数据反相控制信号来执行数据总线反相操作。半导体系统可以在写入操作期间在用于检测数据中所包括的预定逻辑电平的预定时段之后通过禁止标志信号来中断数据掩蔽操作的执行。半导体系统可以在掩蔽写入操作期间检测数据中所包括的预定逻辑电平，以根据检测结果来执行数据掩蔽操作。因此，半导体系统可以仅在掩蔽写入操作期间执行数据掩蔽操作，以防止发生写入操作的错误，因为在写入操作期间不会从掩蔽数据产生奇偶校验位。
根据上述实施例，数据总线反相操作可以在写入操作期间由外部设备提供的数据反相控制信号来执行，并且数据掩蔽操作可以在掩蔽写入操作期间根据数据中所包括的预定逻辑电平的检测结果来执行数据掩蔽操作。因此，半导体系统可以提供数据总线反相操作和数据掩蔽操作。
参考图1至图15描述的半导体器件可以应用于电子系统，该电子系统包括存储系统、图形系统、计算系统、移动系统等。例如，如图16中所示，根据实施例的电子系统1000可以包括数据储存电路1001、存储器控制器1002、缓冲存储器1003以及输入/输出(I/O)接口1004。
根据从存储器控制器1002输出的控制信号，数据储存电路1001可以储存从存储器控制器1002输出的数据或者可以读取所储存的数据并将其输出到存储器控制器1002。同时，数据储存电路1001可以包括非易失性存储器，即使在电源被中断时该非易失性存储器也可以保留它们储存的数据。非易失性存储器可以是诸如NOR型快闪存储器或NAND型快闪存储器的快闪存储器、相变随机存取存储器(PRAM)、电阻式随机存取存储器(RRAM)、自旋转移力矩随机存取存储器(STTRAM)、磁性随机存取存储器(MRAM)等。
存储器控制器1002可以经由I/O接口1004接收从外部设备(例如，主机设备)输出的命令，并且可以对从主机设备输出的命令进行解码以控制用于将数据输入到数据储存电路1001或缓冲存储器1003的操作、或者用于输出储存在数据储存电路1001或缓冲存储器1003中的数据的操作。存储器控制器1002可以包括图1中示出的第一半导体器件1或图9中示出的第一半导体器件3。尽管图16用单个框示出了存储器控制器1002，但是存储器控制器1002可以包括用于控制数据储存电路1001的一个控制器和用于控制由易失性存储器组成的缓冲存储器1003的另一个控制器。
缓冲存储器1003可以暂时储存由存储器控制器1002处理的数据。即，缓冲存储器1003可以暂时储存从数据储存电路1001输出的或要输入到数据储存电路1001的数据。缓冲存储器1003可以根据控制信号来储存从存储器控制器1002输出的数据。缓冲存储器1003可以包括图1中示出的第二半导体器件2或图9中示出的第二半导体器件4。缓冲存储器1003可以读出储存在其中的数据并且可以将数据输出到存储器控制器1002。缓冲存储器1003可以包括易失性存储器，诸如动态随机存取存储器(DRAM)、移动DRAM或静态随机存取存储器(SRAM)。
I/O接口1004可以将存储器控制器1002物理地和电气地连接到外部设备(即，主机)。因此，存储器控制器1002可以通过I/O接口1004接收从外部设备(即，主机)供应的控制信号和数据，并且可以经由I/O接口1004来将从存储器控制器1002输出的数据输出到外部设备(即，主机)。即，电子系统1000可以经由I/O接口1004与主机通信。I/O接口1004可以包括诸如以下各种接口协议中的任意一种：通用串行总线(USB)、多媒体卡(MMC)、外围组件互连快速(PCI-E)、串行附接SCSI(SAS)、串行AT附件(SATA)、并行AT附件(PATA)、小型计算机系统接口(SCSI)、增强型小型设备接口(ESDI)和集成驱动电子设备(IDE)。
电子系统1000可以被用作主机的辅助储存设备或被用作外部储存设备。电子系统1000可以包括固态盘(SSD)、USB存储器、安全数字(SD)卡、迷你安全数字(mSD)卡、微型安全数字(微型SD)卡、安全数字高容量(SDHC)卡、记忆棒卡、智能媒体(SM)卡、多媒体卡(MMC)、嵌入式多媒体卡(eMMC)、紧凑型闪存(CF)卡等。

Claims (19)

1.一种半导体器件，包括：
标志信号发生电路，其被配置为将掩蔽写入命令移位预定时段以产生标志信号；以及
操作控制电路，其被配置为当写入数据控制信号被输入到所述操作控制电路并且所述标志信号被使能时，产生用于根据内部数据的逻辑电平来执行所述内部数据的数据掩蔽操作的操作控制信号，以及
其中，如果所述内部数据中所包括的比特位之中具有预定逻辑电平的比特位的数量等于或大于预定数量，则所述操作控制信号被使能。
2.如权利要求1所述的半导体器件，其中，所述掩蔽写入命令被输入到所述标志信号发生电路以执行掩蔽写入操作，所述掩蔽写入操作用于连续运行内部读取操作和写入操作。
3.如权利要求1所述的半导体器件，其中，所述写入数据控制信号由所述半导体器件接收，并且被输入到所述操作控制电路，以在掩蔽写入操作时执行所述数据掩蔽操作。
4.如权利要求1所述的半导体器件，其中，用于将所述掩蔽写入命令移位的所述预定时段被设置为用于检测所述内部数据中所包括的比特位之中具有预定逻辑电平的比特位的数量的操作时间。
5.如权利要求4所述的半导体器件，其中，所述预定逻辑电平为逻辑“低”电平。
6.如权利要求1所述的半导体器件，其中，所述标志信号发生电路包括：
脉冲发生电路，其被配置为产生内部脉冲信号，所述内部脉冲信号包括当写入命令和所述掩蔽写入命令被输入到所述脉冲发生电路时创建的脉冲；
移位寄存器，其被配置为将所述内部脉冲信号移位以产生写入脉冲信号；以及
标志信号输出电路，其被配置为在所述写入脉冲信号被输入到所述标志信号输出电路的时间点处，将所述掩蔽写入命令锁存并移位所述预定时段以产生所述标志信号。
7.如权利要求1所述的半导体器件，其中，所述操作控制电路包括：
数据检测电路，其被配置为当所述写入数据控制信号和所述标志信号被使能并且所述内部数据中所包括的比特位之中具有预定逻辑电平的比特位的数量至少为预定数量时，产生被使能的检测信号；以及
操作控制信号输出电路，其被配置为缓冲所述检测信号，以输出被缓冲的检测信号作为所述操作控制信号。
8.如权利要求1所述的半导体器件，还包括：
管道电路，其被配置为当管道输入控制信号被输入到所述管道电路时锁存所述内部数据，并且被配置为当管道输出控制信号被输入到所述管道电路时输出锁存的内部数据作为锁存数据；以及
中继器，其被配置为当所述操作控制信号被禁止时输出所述锁存数据作为对齐数据，并且被配置为当所述操作控制信号被使能时中断所述锁存数据的输入。
9.如权利要求8所述的半导体器件，其中，所述中继器包括：
控制信号发生电路，其被配置为当在写入使能信号被输入到所述控制信号发生电路的时段期间所述操作控制信号被禁止时，产生被使能的控制信号；以及
缓冲电路，其被配置为当所述控制信号被使能时缓冲所述锁存数据以输出被缓冲的锁存数据作为所述对齐数据，并且被配置为当所述控制信号被禁止时中断所述锁存数据的输入。
10.一种半导体器件，包括：
标志信号发生电路，其被配置为将写入命令和掩蔽写入命令移位预定时段以产生标志信号；
操作控制电路，其被配置为根据所述标志信号的逻辑电平来检测内部数据中所包括的比特位之中具有预定逻辑电平的比特位的数量，以及然后，根据检测结果来从数据反相控制信号产生操作控制信号；以及
中继器，其根据所述操作控制信号，被配置为执行从所述内部数据产生的锁存数据的数据总线反相操作以产生对齐数据或被配置为执行所述锁存数据的数据掩蔽操作以产生所述对齐数据。
11.如权利要求10所述的半导体器件，
其中，所述数据总线反相操作是用于使所述锁存数据中所包括的比特位的逻辑电平反相的操作；以及
其中，所述数据掩蔽操作是用于中断所述锁存数据的输入的操作。
12.如权利要求10所述的半导体器件，其中，用于将所述掩蔽写入命令移位的所述预定时段被设置为用于检测所述内部数据中所包括的比特位之中具有所述预定逻辑电平的比特位的数量的操作时间。
13.如权利要求10所述的半导体器件，其中，所述预定逻辑电平为逻辑“低”电平。
14.如权利要求10所述的半导体器件，其中，所述操作控制信号从所述数据反相控制信号产生，或者当所述内部数据中所包括的所述预定逻辑电平的数量等于或大于预定数量时所述操作控制信号被使能。
15.如权利要求10所述的半导体器件，其中，所述标志信号发生电路包括：
脉冲发生电路，其被配置为产生内部脉冲信号，所述内部脉冲信号包括当所述写入命令和所述掩蔽写入命令被输入到所述脉冲发生电路时创建的脉冲；
移位寄存器，其被配置为将所述内部脉冲信号移位以产生写入脉冲信号；以及
标志信号输出电路，其被配置为在所述写入脉冲信号被输入到所述标志信号输出电路的时间点处，将所述掩蔽写入命令锁存并移位所述预定时段以产生所述标志信号。
16.如权利要求10所述的半导体器件，其中，所述操作控制电路包括：
数据检测电路，其被配置为当写入数据控制信号被输入到所述数据检测电路并且所述内部数据中所包括的所述预定逻辑电平的数量等于或大于预定数量时，产生被使能的检测信号；以及
操作控制信号输出电路，其被配置为当所述写入数据控制信号被禁止时从所述数据反相控制信号产生所述操作控制信号，并且被配置为当所述写入数据控制信号被使能时从所述标志信号和所述检测信号产生所述操作控制信号。
17.如权利要求16所述的半导体器件，其中，所述操作控制信号输出电路包括：
第一信号传输电路，其被配置为当所述写入数据控制信号被禁止时，反相缓冲所述数据反相控制信号以输出被反相缓冲的数据反相控制信号作为传输信号；
第二信号传输电路，其被配置为当所述写入数据控制信号和所述标志信号二者都被使能时，反相缓冲所述检测信号以输出被反相缓冲的检测信号作为所述传输信号；以及
逻辑电路，其被配置为反相缓冲所述传输信号以输出被反相缓冲的传输信号作为所述操作控制信号。
18.如权利要求10所述的半导体器件，其中，所述中继器包括：
第一数据输出电路，其被配置为根据所述操作控制信号的逻辑电平来缓冲或反相缓冲所述锁存数据，以输出被反相缓冲的锁存数据或被缓冲的锁存数据作为所述对齐数据；以及
第二数据输出电路，其根据所述操作控制信号的逻辑电平，被配置为输出所述锁存数据作为所述对齐数据或被配置为中断所述锁存数据的输入。
19.如权利要求18所述的半导体器件，其中，所述第二数据输出电路包括：
控制信号发生电路，其被配置为当在写入使能信号被输入到所述控制信号发生电路的时段期间所述操作控制信号被禁止时，产生被使能的控制信号；以及
缓冲电路，其被配置为当所述控制信号被使能时缓冲所述锁存数据以输出被缓冲的锁存数据作为所述对齐数据，并且被配置为当所述控制信号被禁止时中断所述锁存数据的输入。
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