CN110931059B - 提供掉电模式的半导体器件及使用其控制掉电模式的方法 - Google Patents

Abstract

一种半导体器件，包括电源开关控制信号生成电路。电源开关控制信号生成电路被配置为基于复位操作和掉电模式生成用于控制电源电压的供应的电源开关控制信号。

Description

提供掉电模式的半导体器件及使用其控制掉电模式的方法

相关申请的交叉引用

本申请要求2018年9月20日提交的申请号为10-2018-0113300的韩国申请的优先权，该申请通过引用整体合并于此。

技术领域

本公开的实施例总体涉及半导体器件和控制半导体器件的方法，更具体地，涉及提供掉电模式的半导体器件和使用半导体器件控制掉电模式的方法。

背景技术

半导体器件例如动态随机存取存储器(DRAM)器件已被设计为以低功耗和大单元容量高速操作。因此，大多数半导体器件可以被设计为提供掉电模式，其在不传输数据时最小化驱动电流。

在掉电模式中，半导体器件可以中断电源电压或时钟信号的输入以减少其功耗。

发明内容

根据实施例，半导体器件包括操作时段信号生成电路和电源开关控制信号生成电路。操作时段信号生成电路基于掉电进入信号和复位信号生成操作时段信号和反相操作时段信号。在掉电模式被激活时，电源开关控制信号生成电路基于复位信号和反相操作时段信号生成用于控制电源电压的供应的电源开关控制信号。

根据实施例，半导体器件包括电源开关控制信号生成电路和掉电控制信号生成电路。在复位操作被执行而激活掉电模式时，电源开关控制信号生成电路生成电源开关控制信号用于保持电源电压的供应。掉电控制信号生成电路在掉电模式下使缓冲电路去激活，并在掉电模式终止时生成用于激活缓冲电路的掉电控制信号。

根据一个实施例，提供了一种控制半导体器件的掉电模式的方法。该方法包括：当执行复位操作而激活掉电模式时，使缓冲电路去激活并保持向逻辑电路供应电源电压。该方法还包括在掉电模式终止时激活缓冲电路。

根据一个实施例，一种半导体器件包括：电源开关控制信号生成电路，其被配置为当执行复位操作而激活第一掉电模式时生成电源开关控制信号；以及操作电路，其被配置为接收电源开关控制信号、以及当电源开关控制信号为第一逻辑电平时提供电源电压，并且当电源开关控制信号为第二逻辑电平时，中断电源电压。

附图说明

图1是示出根据本公开的实施例的半导体器件的框图。

图2是示出图1的半导体器件中包括的掉电进入信号生成电路的示例的电路图。

图3是示出图1的半导体器件中包括的操作时段信号生成电路的示例的电路图。

图4是示出图1的半导体器件中包括的掉电控制信号生成电路的示例的电路图。

图5是示出图1的半导体器件中包括的缓冲电路的示例的电路图。

图6是示出图1的半导体器件中包括的电源开关控制信号生成电路的示例的电路图。

图7是示出图1的半导体器件中包括的操作电路的示例的电路图。

图8是说明图1至图7中所示的半导体器件的操作的时序图。

图9是说明图1至图7中所示的半导体器件的操作的流程图。

图10是示出根据本公开另一实施例的半导体器件的框图。

图11是示出采用图1至图10中所示的至少一个半导体器件的电子系统的配置的框图。

具体实施方式

以下将参考附图描述本公开的各种实施例。然而，这里描述的实施例仅用于说明目的，并不旨在限制本公开的范围。

如图1中所示，根据实施例的半导体器件1可以包括命令解码器11、掉电进入信号生成电路12、操作时段信号生成电路13、掉电控制信号生成电路14、缓冲电路15、电源开关控制信号生成电路16和操作电路17。

命令解码器11可以解码命令CMD<1：L>以生成模式寄存器写入命令EMRW和掉电命令PDEB。模式寄存器写入命令EMRW可以被生成为执行模式寄存器写入操作。掉电命令PDEB可以被生成为使半导体器件1处于掉电模式。根据实施例，可以使用不同的方式生成模式寄存器写入命令EMRW。例如，可以生成模式寄存器写入命令EMRW以包括具有逻辑“高”电平的脉冲。可以将用于生成模式寄存器写入命令EMRW的命令CMD<1：L>的逻辑电平组合设置为根据实施例而不同。可以使用根据实施例而不同的方式生成掉电命令PDEB。例如，可以生成掉电命令PDEB以包括具有逻辑“低”电平的脉冲。可以将用于生成掉电命令PDEB的命令CMD<1：L>的逻辑电平组合设置为根据实施例而不同。命令CMD<1：L>中包括的比特位的数量“L”可以被设置为根据实施例而是不同的(其中，“L”表示自然数)。

掉电进入信号生成电路12可以基于掉电命令PDEB和复位信号RSTB生成掉电进入信号PD_ENT。如果生成掉电命令PDEB以使半导体器件1进入掉电模式、或者生成复位信号RSTB以执行复位操作，则掉电进入信号生成电路12可以生成掉电进入信号PD_ENT。可以执行复位操作以在将电源电压VDD首次施加到半导体器件1的初始阶段执行用于设置半导体器件1中的内部节点的逻辑电平的初始化操作。根据实施例，可以使用不同的方式生成复位信号RSTB。例如，可以生成复位信号RSTB以包括具有逻辑“低”电平的脉冲。可以生成掉电进入信号PD_ENT以用于激活掉电模式或用于执行复位操作。根据实施例，可以使用不同的方式生成掉电进入信号PD_ENT。例如，可以生成掉电进入信号PD_ENT以包括具有逻辑“高”电平的脉冲。稍后将参考后面的图2描述掉电进入信号生成电路12的配置和操作。

操作时段信号生成电路13可以生成操作时段信号CSE并且基于掉电进入信号PD_ENT、复位信号RSTB、芯片选择信号CS、和操作时段信号CSE生成反相操作时段信号CSEB。如果在掉电模式下生成掉电进入信号PD_ENT，则操作时段信号生成电路13可以生成操作时段信号CSE。如果生成复位信号RSTB以执行复位操作，则操作时段信号生成电路13可以生成具有第一逻辑电平的操作时段信号CSE和具有第二逻辑电平的反相操作时段信号CSEB。如果芯片选择信号CS跳变以退出掉电模式，则操作时段信号生成电路13可以生成具有第二逻辑电平的操作时段信号CSE和具有第一逻辑电平的反相操作时段信号CSEB。芯片选择信号CS可以由与半导体器件1分开的存储器控制器(图11的1002)提供。如果选择包括半导体器件1的芯片，则可以生成芯片选择信号CS。在一个实施例中，操作时段信号CSE的第一逻辑电平可以被设置为逻辑“低”电平，并且操作时段信号CSE的第二逻辑电平可以被设置为逻辑“高”电平。然而，在一些其他实施例中，可以不同地设置操作时段信号CSE的第一和第二逻辑电平。稍后将参考后面的图3描述操作时段信号生成电路13的配置和操作。

掉电控制信号生成电路14可以缓冲操作时段信号CSE以生成掉电控制信号PWDDB。可以生成掉电控制信号PWDDB以具有与操作时段信号CSE相同的逻辑电平。在一些实施例中，可以生成掉电控制信号PWDDB以具有与操作时段信号CSE的逻辑电平不同的逻辑电平。稍后将参考图4描述掉电控制信号生成电路14的配置和操作。

缓冲电路15可以基于掉电控制信号PWDDB来缓冲输入信号SIN，以生成输出信号SOUT。如果掉电控制信号PWDDB具有第二逻辑电平，则缓冲电路15可以激活缓冲所述输入信号SIN的操作。如果掉电控制信号PWDDB具有第一逻辑电平，则缓冲电路15可以使缓冲输入信号SIN的操作去激活。在一个实施例中，掉电控制信号PWDDB的第一逻辑电平可以被设置为逻辑“低”电平，并且掉电控制信号PWDDB的第二逻辑电平可以被设置为逻辑“高”电平。然而，在一些其他实施例中，可以不同地设置掉电控制信号PWDDB的第一和第二逻辑电平。下面，将参考后面的图5描述缓冲电路15的配置和操作(图7的PSL)。

电源开关控制信号生成电路16可以基于模式寄存器写入命令EMRW、复位信号RSTB和反相操作时段信号CSEB生成电源开关控制信号PWD_SW。如果生成用于执行复位操作的具有第一逻辑电平的复位信号RSTB，则电源开关控制信号生成电路16可以生成具有第二逻辑电平的电源开关控制信号PWD_SW，以将电源电压VDD提供给电源线(图7的PSL)。如果在输入了模式寄存器写入命令EMRW并且反相操作时段信号CSEB具有第二逻辑电平之后半导体器件1通过掉电命令PDEB进入掉电模式，则电源开关控制信号生成电路16可以生成具有第一逻辑电平的电源开关控制信号PWD_SW，以中断电源电压VDD到电源线(图7的PSL)的供应。如果生成用于执行复位操作的复位信号RSTB，则电源开关控制信号生成电路16可以生成电源开关控制信号PWD_SW以将电源电压VDD提供给电源线(图7的PSL)；以及，如果在输入了模式寄存器写入命令EMRW之后半导体器件1通过掉电命令PDEB进入掉电模式，则电源开关控制信号生成电路16可以生成电源开关控制信号PWD_SW以中断电源电压VDD到电源线(图7的PSL)的供应。因此，可以获得用于执行复位操作的足够时段。稍后，将参考后面的图7描述电源开关控制信号生成电路16的配置和操作。

操作电路17可以基于电源开关控制信号PWD_SW来控制电源电压VDD是否被供应到电源线(图7的PSL)。如果电源开关控制信号PWD_SW具有第一逻辑电平，则操作电路17可以中断向电源线(图7的PSL)供应电源电压VDD。如果电源开关控制信号PWD_SW具有第二逻辑电平，则操作电路17可以将电源电压VDD提供给电源线(图7的PSL)。稍后将参考后面的图7描述操作电路17的配置和操作。

参见图2，掉电进入信号生成电路12可以包括与非门NAND12。与非门NAND12可以执行掉电命令PDEB和复位信号RSTB的逻辑与非运算。如果生成包括具有逻辑“低”电平的脉冲的掉电命令PDEB以激活掉电模式、或生成包括具有逻辑“低”电平的脉冲的复位信号RSTB以执行复位操作，则掉电进入信号生成电路12可以生成具有逻辑“高”电平的掉电进入信号PD_ENT。

参见图3，操作时段信号生成电路13可以包括锁存信号生成电路21、上拉信号生成电路22和操作时段信号输出电路23。

锁存信号生成电路21可以包括反相器IV20、IV21和IV22、n沟道金属氧化物半导体(NMOS)晶体管N21、和p沟道金属氧化物半导体(PMOS)晶体管P21。反相器IV20可以反向缓冲操作时段信号CSE以输出操作时段信号CSE的反向缓冲信号。NMOS晶体管N21可以耦接在节点nd21和地电压VSS端子之间，并且如果生成掉电进入信号PD_ENT，则NMOS晶体管N21可以导通以将节点nd21驱动到地电压VSS。PMOS晶体管P21可以耦接在电源电压VDD端子和节点nd21之间，并且如果反相器IV20的输出信号具有逻辑“低”电平，则PMOS晶体管P21可以导通以将节点nd21驱动到电源电压VDD。反相器IV21可以反向缓冲节点nd21的信号，以输出节点nd21的信号的反向缓冲信号作为锁存信号LAT。反相器IV22可以反向缓冲锁存信号LAT，以将锁存信号LAT的反向缓冲信号输出到节点nd21。

锁存信号生成电路21可以基于掉电进入信号PD_ENT和操作时段信号CSE生成锁存信号LAT。如果在掉电模式下生成掉电进入信号PD_ENT以具有逻辑“高”电平，则锁存信号生成电路21可以生成具有逻辑“高”电平的锁存信号LAT。如果在掉电模式之外生成操作时段信号CSE以具有逻辑“高”电平，则锁存信号生成电路21可以生成具有逻辑“低”电平的锁存信号LAT。

上拉信号生成电路22可以包括与非门NAND21和NAND22、反相器IV23～IV26、或非门NOR21和NOR22、以及传输门T21和T22。与非门NAND21可以接收锁存信号LAT、复位信号RSTB和反相操作时段信号CSEB，以执行锁存信号LAT、复位信号RSTB和反相操作时段信号CSEB的逻辑与非操作。反相器IV23可以反向缓冲与非门NAND21的输出信号，以输出与非门NAND21的输出信号的反向缓冲信号。反相器IV24可以反向缓冲芯片选择信号CS，以输出芯片选择信号CS的反向缓冲信号作为反相芯片选择信号CSB。如果芯片选择信号CS具有逻辑“低”电平，则可以使传输门T21导通，以将反相器IV23的输出信号传输到或非门NOR21的输入节点。或非门NOR21可以执行传输门T21的输出信号和操作时段信号CSE的逻辑或非运算。如果芯片选择信号CS具有逻辑“高”电平，则反相器IV25可以反向缓冲或非门NOR21的输出信号，并且反相器IV25的输出信号可以被反馈到或非门NOR21的连接到传输门T21的输出节点的输入节点。如果芯片选择信号CS具有逻辑“高”电平，则可以使传输门T22导通以将或非门NOR21的输出信号传输到或非门NOR22的输入节点。或非门NOR22可以执行传输门T22的输出信号和操作时段信号CSE的逻辑或非运算。如果芯片选择信号CS具有逻辑“低”电平，则反相器IV26可以反向缓冲或非门NOR22的输出信号，并且反相器IV26的输出信号可以被反馈到或非门NOR22的被连接到传输门T22的输出节点的输入节点。与非门NAND22可以执行锁存信号LAT和或非门NOR22的输出信号的逻辑与非运算，以生成上拉信号PU。

如果在掉电模式中在复位信号RSTB和反相操作时段信号CSEB被设置为具有逻辑“高”电平、而锁存信号LAT具有逻辑“高”电平之后，芯片选择信号CS发生从逻辑“低”电平到逻辑“高”的电平转变，则上拉信号生成电路22可以生成具有逻辑“低”电平的上拉信号PU。

操作时段信号输出电路23可以包括PMOS晶体管P22、NMOS晶体管N22、反相器IV27～IV30以及与非门NAND23。NMOS晶体管N22可以耦接在节点nd22和地电压VSS端子之间，并且如果生成掉电进入信号PD_ENT，则可以使NMOS晶体管N22导通以将节点nd22驱动到地电压VSS。PMOS晶体管P22可以耦接在电源电压VDD端子和节点nd22之间，并且如果上拉信号PU具有逻辑“低”电平，则可以使PMOS晶体管P22导通以将节点nd22驱动到电源电压VDD。反相器IV27可以反向缓冲节点nd22的信号，以输出节点nd22的信号的反向缓冲信号。反相器IV28可以反相缓冲反相器IV27的输出信号，以将反相器IV27的输出信号的反相缓冲信号输出到节点nd22。反相器IV29可以反相缓冲反相器IV27的输出信号，以输出反相器IV27的输出信号的反相缓冲信号。与非门NAND23可以执行反相器IV29的输出信号和复位信号RSTB的逻辑与非运算，以生成反相操作时段信号CSEB。反相器IV30可以反相缓冲反相操作时段信号CSEB以生成操作时段信号CSE。

如果在掉电模式下生成掉电进入信号PD_ENT以具有逻辑“高”电平，则操作时段信号输出电路23可以生成具有逻辑“高”电平的反相操作时段信号CSEB和具有逻辑“低”电平的操作时段信号CSE。如果在掉电模式之外生成上拉信号PU以具有逻辑“低”电平，则操作时段信号输出电路23可以生成具有逻辑“低”电平的反相操作时段信号CSEB和具有逻辑“高”电平的操作时段信号CSE。

参见图4，掉电控制信号生成电路14可以包括反相器IV31和IV32。反相器IV31可以反向缓冲操作时段信号CSE，以输出操作时段信号CSE的反向缓冲信号。反相器IV32可以反相缓冲反相器IV31的输出信号，以输出反相器IV31的输出信号的反相缓冲信号。掉电控制信号生成电路14可以缓冲操作时段信号CSE，以生成掉电控制信号PWDDB。所述掉电控制信号PWDDB可以被生成为具有与操作时段信号CSE相同的逻辑电平。

参见图5，缓冲电路15可以包括选择/输入电路31和输出锁存电路32。选择/输入电路31可以包括PMOS晶体管P31和NMOS晶体管N31和N32。PMOS晶体管P31可以耦接在电源电压VDD端子和节点nd31之间，并且如果具有逻辑“低”电平的输入信号SIN被输入到PMOS晶体管P31的栅极，则PMOS晶体管P31可以导通，以将节点nd31驱动到电源电压VDD。NMOS晶体管N31可以耦接在节点nd31和节点nd32之间，并且如果具有逻辑“高”电平的输入信号SIN被输入到NMOS晶体管N31的栅极，则可以使该NMOS晶体管N31导通。NMOS晶体管N32可以耦接在节点nd32和地电压VSS端子之间，并且如果具有逻辑“高”电平的掉电控制信号PWDDB被输入到NMOS晶体管N32的栅极，则可以使NMOS晶体管N32导通以将节点nd32驱动到地电压VSS。输出锁存电路32可以包括反相器IV33和IV34。反相器IV33可以反向缓冲节点nd31的信号，以输出节点nd31的信号的反向缓冲信号作为输出信号SOUT。反相器IV34可以反向缓冲输出信号SOUT，以将输出信号SOUT的反向缓冲信号输出到节点nd31。

如果半导体器件1处于掉电模式之外，则缓冲电路15可以接收具有逻辑“高”电平的掉电控制信号PWDDB。如果掉电控制信号PWDDB具有逻辑“高”电平，则缓冲电路15可以激活缓冲所述输入信号SIN的操作以生成输出信号SOUT。如果半导体器件1处于掉电模式，则缓冲电路15可以接收具有逻辑“低”电平的掉电控制信号PWDDB。如果掉电控制信号PWDDB具有逻辑“低”电平，则缓冲电路15可以使缓冲所述输入信号SIN的操作去激活。

参见图6，电源开关控制信号生成电路16可以包括输入驱动电路41、锁存电路42和电源开关控制信号输出电路43。输入驱动电路41可以包括PMOS晶体管P41和NMOS晶体管N41。PMOS晶体管P41可以耦接在电源电压VDD端子和节点nd41之间，并且如果具有逻辑“低”电平的复位信号RSTB被输入到PMOS晶体管P41的栅极以执行复位操作，则PMOS晶体管P41可以导通以将节点nd41驱动到电源电压VDD。NMOS晶体管N41可以耦接在节点nd41和地电压VSS端子之间，并且如果具有逻辑“高”电平的模式寄存器写入命令EMRW被输入到NMOS晶体管N41的栅极以执行模式寄存器写入操作，则可以使NMOS晶体管N41导通以将节点nd41驱动到地电压VSS。锁存电路42可以包括反相器IV41和IV42。反相器IV41可以反向缓冲节点nd41的信号，以将节点nd41的信号的反向缓冲信号输出到节点nd42。反相器IV42可以反向缓冲节点nd42的信号，以将节点nd42的信号的反向缓冲信号输出到节点nd41。电源开关控制信号输出电路43可以包括与非门NAND41和NAND42以及反相器IV43。与非门NAND41可以执行节点nd42的信号和复位信号RSTB的逻辑与非运算。反相器IV43可以反向缓冲与非门NAND41的输出信号，以输出与非门NAND41的输出信号的反向缓冲信号。与非门NAND42可以执行反相器IV43的输出信号和反相操作时段信号CSEB的逻辑与非运算，以生成电源开关控制信号PWD_SW。

如果生成具有逻辑“低”电平的用于执行复位操作的复位信号RSTB，则电源开关控制信号生成电路16可以生成具有逻辑“高”电平的电源开关控制信号PWD_SW，以将电源电压VDD提供给电源线(图7的PSL)。如果在输入模式寄存器写入命令EMRW并且反相操作时段信号CSEB具有第二逻辑电平之后半导体器件1通过掉电命令PDEB进入掉电模式，则电源开关控制信号生成电路16可以生成具有逻辑“低”电平的电源开关控制信号PWD_SW，以中断电源电压VDD到电源线(图7的PSL)的供应。如果生成用于执行复位操作的复位信号RSTB，则电源开关控制信号生成电路16可以生成电源开关控制信号PWD_SW以将电源电压VDD提供给电源线(图7的PSL)；以及如果在模式寄存器写入命令EMRW被输入之后半导体器件1通过掉电命令PDEB进入掉电模式，则电源开关控制信号生成电路16可以生成电源开关控制信号PWD_SW以中断电源电压VDD到电源线(图7的PSL)的供应。因此，可以获得用于执行复位操作的足够时段。

参见图7，操作电路17可以包括电源开关电路51和逻辑电路52。电源开关电路51可以包括反相器IV51和PMOS晶体管P51。反相器IV51可以反向缓冲电源开关控制信号PWD_SW，以输出电源开关控制信号PWD_SW的反向缓冲信号。反相器IV51可以将功率信号控制信号PWD_SW的反向缓冲信号输出到PMOS晶体管P51的栅极。PMOS晶体管P51可以耦接在电源电压VDD端子和电源线PSL之间，并且如果具有逻辑“高”电平的电源开关控制信号PWD_SW被输入到电源开关电路5，则PMOS晶体管P51可以导通以将电源电压VDD提供给电源线PSL。逻辑电路52可以耦接在电源线PSL和地电压VSS端子之间，如果电源电压VDD通过电源线PSL被提供给逻辑电路52，则逻辑电路52可以执行用于复位操作所需的内部操作。

如果电源开关控制信号PWD_SW具有逻辑“低”电平，则操作电路17可以中断向电源线PSL供应电源电压VDD。如果电源开关控制信号PWD_SW具有逻辑“高”电平，则操作电路17可以将电源电压VDD提供给电源线PSL。

以下将参照图8和图9描述具有上述配置的半导体器件1的操作。

图8示出了用于利用复位操作激活掉电模式的操作、用于利用在复位操作终止后跳变的芯片选择信号CS来退出掉电模式的操作、以及用于在生成模式寄存器写入命令EMRW之后利用通过掉电命令PDEB激活掉电模式来中断电源电压VDD向电源线PSL的供应的操作。

如图8中所示，如果通过具有逻辑“低”电平的复位信号RSTB执行复位操作，则可以激活掉电模式，以将操作时段信号CSE的逻辑电平从逻辑“高”电平改变为逻辑“低”电平。由于掉电控制信号PWDDB的逻辑电平通过具有逻辑“低”电平的操作时段信号CSE而从逻辑“高”电平变为逻辑“低”电平，因此缓冲电路15的操作可以被去激活。尽管根据复位操作所述操作时段信号CSE具有逻辑“低”电平，但是电源开关控制信号PWD_SW可以保持逻辑“高”电平。因此，电源电压VDD可以通过电源线PSL提供给逻辑电路52。即使半导体器件1执行复位操作而进入掉电模式，仍然可以将电源电压VDD提供给逻辑电路52，以在逻辑电路52中稳定地执行复位操作。

如图8中所示，如果在通过终止复位操作将复位信号RSTB设置为具有逻辑“高”电平之后所述芯片选择信号CS跳变，则操作时段信号CSE的逻辑电平可以从逻辑“低”电平变为逻辑“高”电平，以使半导体器件1退出掉电模式。即使在生成掉电命令PDEB之后芯片选择信号CS跳变，操作时段信号CSE的逻辑电平也可以从逻辑“低”电平变为逻辑“高”电平，以使半导体器件1退出掉电模式。当通过具有逻辑“高”电平的操作时段信号CSE将掉电控制信号PWDDB的逻辑电平从逻辑“低”电平变为逻辑“高”电平时，缓冲电路15的操作可以被激活。另外，由于电源开关控制信号PWD_SW保持逻辑“高”电平，所以电源电压VDD可以通过电源线PSL被提供给逻辑电路52。如果生成复位信号RSTB或掉电命令PDEB，则根据实施例的半导体器件1可以稳定地进入掉电模式，并且可以基于在生成掉电命令PDEB之后跳变的芯片选择信号CS而稳定地退出掉电模式。

如图8中所示，如果在基于芯片选择信号CS生成模式寄存器写入命令EMRW之后(“X”)半导体器件1通过基于芯片选择信号CS的掉电命令PDEB进入掉电模式(“Y”)，则操作时段信号CSE的逻辑电平从逻辑“高”电平变为逻辑“低”电平。当操作时段信号CSE从逻辑“高”电平变为逻辑“低”电平时，电源开关控制信号PWD_SW可以从逻辑“高”电平变为逻辑“低”电平，以中断电源电压VDD通过电源线PSL到逻辑电路52的供应。在生成模式寄存器写入命令EMRW之后(“X”)，半导体器件1可以将电源电压VDD提供给逻辑电路52，直到半导体器件1通过掉电命令PDEB进入掉电模式(“Y”)为止。因此，可以获得用于执行复位操作的足够时段。

以下将参考图9结合通过复位操作执行的掉电模式进入步骤(图9的S1)、在复位操作之后执行的掉电模式退出步骤(图9的S2)、以及电源中断步骤(图9的S3)来顺序地描述根据实施例的半导体器件1的各种操作。

现在，将在下文中详细描述掉电模式进入步骤S1。

如图9中所示，如果通过复位信号RSTB执行复位操作(参见步骤S11)，则可以生成掉电进入信号PD_ENT以使半导体器件1进入掉电模式(参见步骤S12)。在这种情况下，操作时段信号CSE的逻辑电平可以从逻辑“高”电平变为逻辑“低”电平，并且掉电控制信号PWDDB的逻辑电平也可以通过操作时段信号CSE从逻辑“高”电平变到逻辑“低”电平。因此，可以使缓冲电路15的操作去激活，并且通过保持逻辑“高”电平的电源开关控制信号PWD_SW可以将电源电压VDD经由电源线PSL提供给逻辑电路42(参见步骤S13)。

现在，将在下文中详细描述掉电模式退出步骤S2。

如图9中所示，如果复位操作终止(参见步骤S21)并且芯片选择信号CS跳变(参见步骤S22)，则操作时段信号CSE的逻辑电平可以从逻辑“低”电平变为逻辑“高”电平，以使半导体器件1的掉电模式去激活(参见步骤S23)。在这种情况下，掉电控制信号PWDDB的逻辑电平可以通过操作时段信号CSE从逻辑“低”电平变为逻辑“高”电平，以激活缓冲电路15的操作(参见步骤S24)。

现在，将在下文中详细描述电源中断步骤S3。

如图9中所示，如果生成模式寄存器写入命令EMRW(参见步骤S31)并且生成掉电命令PDEB(参见步骤S32)以进入掉电模式(参见步骤S33)，则电源开关控制信号PWD_SW的逻辑电平可以从逻辑“高”电平变为逻辑“低”电平，以中断通过电源线PSL向逻辑电路52提供电源电压VDD(参见步骤S34)。

如图10中所示，根据另一实施例的半导体器件6可包括掉电进入信号生成电路61、操作时段信号生成电路62、掉电控制信号生成电路63、缓冲电路64、电源开关控制信号生成电路65和操作电路66。

掉电进入信号生成电路61可以基于第一外部控制信号EXS1和复位信号RSTB生成掉电进入信号PD_ENT。如果第一外部控制信号EXS1被输入到掉电进入信号生成电路61以激活掉电模式、或者复位信号RSTB被生成以执行复位操作，则掉电进入信号生成电路61可以生成掉电进入信号PD_ENT。第一外部控制信号EXS1可以由外部设备提供，以使半导体器件6处于掉电模式。在一些实施例中，第一外部控制信号EXS1可以由存储器控制器(图11的1002)或测试装置(未示出)生成。可以执行复位操作以在将电源电压VDD施加到半导体器件6的初始阶段执行用于设置半导体器件6中的内部节点的逻辑电平的初始化操作。可以使用根据这些实施例的不同方式来生成复位信号RSTB。例如，可以生成复位信号RSTB以包括具有逻辑“低”电平的脉冲。可以生成掉电进入信号PD_ENT，用于执行掉电模式或用于执行复位操作。可以使用根据这些实施例的不同方式来生成掉电进入信号PD_ENT。例如，可以生成掉电进入信号PD_ENT以包括具有逻辑“高”电平的脉冲。

操作时段信号生成电路62可以基于掉电进入信号PD_ENT、复位信号RSTB、芯片选择信号CS和操作时段信号CSE来生成操作时段信号CSE和反相操作时段信号CSEB。如果生成所述掉电进入信号PD_ENT以激活掉电模式，则操作时段信号生成电路62可以生成具有第一逻辑电平的操作时段信号CSE。如果生成复位信号RSTB以执行复位操作，则操作时段信号生成电路62可以生成具有第一逻辑电平的操作时段信号CSE和具有第二逻辑电平的反相操作时段信号CSEB。如果芯片选择信号CS跳变以退出掉电模式，则操作时段信号生成电路62可以生成具有第二逻辑电平的操作时段信号CSE和具有第一逻辑电平的反相操作时段信号CSEB。在一个实施例中，如果在生成复位信号之后(例如，在复位操作终止之后)芯片选择信号CS跳变以退出掉电模式，则操作时段信号生成电路62可以生成具有第二逻辑电平的操作时段信号CSE和具有第一逻辑电平的反相操作时段信号CSEB。芯片选择信号CS可以由与半导体器件6分开的存储器控制器(图11的1002)提供。如果选择包括半导体器件6的芯片，则可以生成芯片选择信号CS。在一个实施例中，操作时段信号CSE的第一逻辑电平可以被设置为逻辑“低”电平，并且操作时段信号CSE的第二逻辑电平可以被设置为逻辑“高”电平。然而，在一些其他实施例中，可以不同地设置操作时段信号CSE的第一和第二逻辑电平。

掉电控制信号生成电路63可以缓冲操作时段信号CSE以生成掉电控制信号PWDDB。可以生成掉电控制信号PWDDB，以具有与操作时段信号CSE相同的逻辑电平。在一些实施例中，可以生成掉电控制信号PWDDB，以具有与操作时段信号CSE的逻辑电平不同的逻辑电平。

缓冲电路64可以基于掉电控制信号PWDDB缓冲输入信号SIN，以生成输出信号SOUT。如果掉电控制信号PWDDB具有第二逻辑电平，则缓冲电路64可以激活对输入信号SIN进行缓冲的操作。如果掉电控制信号PWDDB具有第一逻辑电平，则缓冲电路64可以使对输入信号SIN进行缓冲的操作去激活。在一个实施例中，掉电控制信号PWDDB的第一逻辑电平可以被设置为逻辑“低”电平，并且掉电控制信号PWDDB的第二逻辑电平可以被设置为逻辑“高”电平。然而，在一些其他实施例中，可以不同地设置掉电控制信号PWDDB的第一和第二逻辑电平。

电源开关控制信号生成电路65可以基于第二外部控制信号EXS2、复位信号RSTB和反相操作时段信号CSEB生成电源开关控制信号PWD_SW。第二外部控制信号EXS2可以由与半导体器件6分开的外部器件提供。在一些实施例中，第二外部控制信号EXS2可以由存储器控制器(图11的1002)或测试设备(未示出)生成。如果用于执行复位操作的复位信号RSTB被生成，则电源开关控制信号生成电路65可以生成具有第二逻辑电平的电源开关控制信号PWD_SW，以将电源电压VDD提供给电源线(图7的PSL)。如果所述半导体器件6通过在第二外部控制信号EXS2被输入并且反相操作时段信号CSEB具有第二逻辑电平之后输入的第一外部控制信号EXS1信号而进入掉电模式，则电源开关控制信号生成电路65可以生成具有第一逻辑电平的电源开关控制PWD_SW，以中断电源电压VDD到电源线(图7的PSL)的供应。如果生成用于执行复位操作的复位信号RSTB，则电源开关控制信号生成电路65可以生成电源开关控制信号PWD_SW以将电源电压VDD提供给电源线(图7的PSL)；并且如果半导体器件6通过在第二外部输入控制信号EXS2被输入之后输入的第一外部控制信号EXS1进入掉电模式，则电源开关控制信号生成电路65可以生成电源开关控制信号PWD_SW以中断电源电压VDD到电源线(图7的PSL)的供应。因此，可以获得用于执行复位操作的足够时段。

操作电路66可基于电源开关控制信号PWD_SW来控制电源电压VDD是否被供应到电源线(图7的PSL)。如果电源开关控制信号PWD_SW具有第一逻辑电平，则操作电路66可以中断向电源线(图7的PSL)供应电源电压VDD。如果电源开关控制信号PWD_SW具有第二逻辑电平，则操作电路66可以将电源电压VDD提供给电源线(图7的PSL)。

根据上述实施例，即使半导体器件执行复位操作以进入掉电模式，仍可将电源电压提供给操作电路的逻辑电路，以在逻辑电路中稳定地执行复位操作。

此外，根据实施例的半导体器件可以基于命令或复位信号进入掉电模式，并且可以在芯片选择信号跳变时退出掉电模式。因此，即使不使用任何时钟使能信号，半导体器件也可以稳定地进入或退出掉电模式。

此外，如果半导体器件通过在模式寄存器写入命令被输入后的掉电命令进入掉电模式，则根据实施例的半导体器件可以中断向在复位操作中使用的操作电路的逻辑电路供应电源电压。因此，可以获得用于执行复位操作的足够时段。

参考图1至图10描述的至少一个半导体器件可以应用于电子系统，所述电子系统包括存储器系统、图形系统、计算系统、移动系统等。例如，如图11中所示，根据实施例的电子系统1000可包括数据存储电路1001、存储器控制器1002、缓冲存储器1003和输入/输出(I/O)接口1004。

根据从存储器控制器1002输出的控制信号，数据存储电路1001可以存储从存储器控制器1002输出的数据，或者可以将存储的数据读取并输出到存储器控制器1002。数据存储电路1001可以包括图1和10中所示的半导体器件1和6中的至少一个。同时，数据存储电路1001可以包括非易失性存储器，即使在其电源被中断时也能够保持它们存储的数据。非易失性存储器可以是诸如NOR型闪存或NAND型闪存的闪存、相变随机存取存储器(PRAM)、电阻随机存取存储器(RRAM)、自旋转移扭矩随机存取存储器(STTRAM)、或磁随机存取存储器(MRAM)等。

存储器控制器1002可以通过I/O接口1004接收从外部设备(例如，主机设备)输出的命令，并且可以解码从主机设备输出的命令，以控制用于将数据输入到数据存储电路1001或缓冲存储器1003中或用于输出存储在数据存储电路1001或缓冲存储器1003中的数据的操作。虽然图11示出了具有单个块的存储器控制器1002，存储器控制器1002可以包括用于控制数据存储电路1001的一个控制器和用于控制由易失性存储器组成的缓冲存储器1003的另一个控制器。

缓冲存储器1003可以临时存储要由存储器控制器1002处理的数据。即，缓冲存储器1003可以临时存储从数据存储电路1001输出或输入到数据存储电路1001的数据。存储器1003可以根据控制信号存储从存储器控制器1002输出的数据。缓冲存储器1003可以读出存储在其中的数据，并且可以将数据输出到存储器控制器1002。缓冲存储器1003可以包括易失性存储器，例如动态随机存取存储器(DRAM)、移动DRAM、静态随机存取存储器(SRAM)等

I/O接口1004可以将存储器控制器1002物理地和电气地连接到外部设备(即，主机)。因此，存储器控制器1002可以通过I/O接口1004接收从外部设备(即，主机)提供的控制信号和数据，并且可以过I/O接口1004将从存储器控制器1002输出的数据输出到外部设备(即，主机)。即，电子系统1000可以通过I/O接口1004而与主机通信。I/O接口1004可以包括各种接口协议中的任何一种，例如通用串行总线(USB)、多媒体卡(MMC)、外围组件互连快速(PCI-E)、串行连接SCSI(SAS)、串行AT附件(SATA)、并行AT附件(PATA)、小型计算机系统接口(SCSI)、增强型小型设备接口(ESDI)、集成驱动电子设备(IDE)等。

电子系统1000可以用作主机的辅助存储设备或外部存储设备。电子系统1000可以包括固态盘(SSD)、USB存储器、安全数字(SD)卡、迷你安全数字(mSD)卡、微安全数字(microSD)卡、安全数字高容量(SDHC)卡、记忆棒卡、智能媒体(SM)卡、多媒体卡(MMC)、嵌入式多媒体卡(eMMC)、或紧凑型闪存(CF)卡等。

Claims (10)

1.一种半导体器件，包括：

操作时段信号生成电路，其被配置为基于掉电进入信号和复位信号生成操作时段信号；以及

电源开关控制信号生成电路，与所述操作时段信号生成电路耦接，所述电源开关控制信号生成电路包括：

驱动器；

输出电路；以及

锁存器，其耦接在所述驱动器与所述输出电路之间，所述锁存器被配置为：当掉电模式被激活时，响应于所述复位信号和所述操作时段信号生成用于控制给逻辑电路的电源电压的供应的电源开关控制信号，所述逻辑电路被配置成执行复位操作。

2.如权利要求1所述的半导体器件，

其中，当生成掉电命令以激活掉电模式、或生成所述复位信号以执行所述复位操作时，生成所述掉电进入信号，以及

其中，所述复位操作激活所述掉电模式。

3.如权利要求2所述的半导体器件，其中所述掉电命令是通过将命令解码而生成的。

4.如权利要求1所述的半导体器件，其中所述掉电进入信号是在外部控制信号被输入到所述半导体器件以激活所述掉电模式时生成的。

5.如权利要求1所述的半导体器件，其中，当发生芯片选择信号的电平转变时，所述操作时段信号生成电路生成所述操作时段信号以退出掉电模式。

6.如权利要求5所述的半导体器件，

其中，当生成所述掉电进入信号或生成所述复位信号时，所述操作时段信号具有第一逻辑电平；以及

其中，当所述芯片选择信号的电平转变在所述复位信号被生成之后发生时，所述操作时段信号具有第二逻辑电平。

7.如权利要求1所述的半导体器件，其中模式寄存器写入命令是通过将命令解码而生成的。

8.如权利要求1所述的半导体器件，其中，当所述半导体器件在外部控制信号被输入之后进入所述掉电模式时，所述电源开关控制信号生成电路生成用于中断所述电源电压的供应的电源开关控制信号。

9.如权利要求1所述的半导体器件，其进一步包括掉电控制信号生成电路，所述掉电控制信号生成电路被配置为在所述掉电模式中生成掉电控制信号用于使缓冲电路去激活，并且被配置为当掉电模式终止时生成所述掉电控制信号用于使所述缓冲电路激活。

10.如权利要求1所述的半导体器件，其中，在生成所述复位信号以激活所述掉电模式时，所述电源开关控制信号生成电路生成用于维持所述电源电压的供应的电源开关控制信号。