JP2006004108A

JP2006004108A - 半導体集積回路とその省電力制御方法

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Publication number: JP2006004108A
Application number: JP2004178781A
Authority: JP
Inventors: Yuzo Ishihara; 裕三石原
Original assignee: Oki Electric Industry Co Ltd
Current assignee: Oki Electric Industry Co Ltd
Priority date: 2004-06-16
Filing date: 2004-06-16
Publication date: 2006-01-05
Also published as: CN1710548A; US20050283572A1; KR20060046096A; CN100483363C

Abstract

【課題】ＤＲＡＭが接続される半導体集積回路の低消費電力化を図る。
【解決手段】ＣＰＵ１１から省電力モード設定コマンドが与えられると、電源制御回路３０は出力固定回路２０に対してパワーダウン信号ＰＤを出力する。これにより、出力固定回路２０からＳＤＲＡＭ４０にセルフリフレッシュ動作を指定する制御信号が出力される。その後、電源制御回路３０は、電源制御信号ＰＯＷによって電源制御対象ブロック１０全体への電源供給を停止する。再起動信号ＷＫＵＰが与えられると、電源制御回路３０は電源制御対象ブロック１０への電源供給を開始する。その後、ＣＰＵ１１から電源制御回路３０に省電力モード解除コマンドが出力され、パワーダウン信号ＰＤが停止される。これにより、出力固定回路２０は、ＤＲＡＭ制御回路１５から出力される制御信号をそのままＳＤＲＡＭ４０へ与える。
【選択図】図１

Description

本発明は、ＤＲＡＭ（Dynamic Random Access Memory）を有する半導体集積回路とその省電力制御方法に関するものである。

特開２００１−３５７６７２号公報特開２００３−１３１９３５号公報

一般にシステムＬＳＩ（Large Scale Integration)は、プログラムに基づいて全体の制御及び演算処理を行うＣＰＵ（Central Processing Unit)、プログラム等の固定情報が記憶されたＲＯＭ（Read Only Memory）、ＯＳ（Operating System）のスタック領域等で高速に読み書きを行うための小容量のＲＡＭ（Random Access Memory）、アプリケーション・プログラムや処理途中のデータを格納するための大容量のＤＲＡＭ、及び各種のＩ／Ｏ（入出力装置）を備えている。この内、ＣＰＵ、ＲＯＭ、ＲＡＭ及びＩ／Ｏはシステムバスに接続され、ＤＲＡＭはＤＲＡＭ制御回路を介してシステムバスに接続された構成となっている。

システムＬＳＩの大規模化及び高速化に伴ってその消費電力も増加するため、従来、さまざまな消費電力低減のための提案がなされてきた。従来の消費電力低減方法としては、ＯＳやアプリケーション・プログラムにおいて、不要回路部分のクロックを停止する方法や、プログラムの処理負荷に応じてＣＰＵの動作周波数をダイナミックに最適化する方法が主流となっている。

しかしながら、近年の半導体集積回路の微細化や動作周波数の向上に伴い、ＣＰＵ等を構成するトランジスタのオフリーク電流が無視できなくなり、全体の消費電流中で静止時消費電流の占める割合が大きくなってきている。このため、従来のクロック停止や動作周波数の最適化等による動作時消費電流の低減だけでは十分に消費電力を下げることができないという課題があった。

本発明は、特にＤＲＡＭを有する半導体集積回路の徹底した低消費電力化を目的とするものである。

本発明の半導体集積回路は、制御信号によってセルフリフレッシュ動作の指定が可能なＤＲＡＭと、ＣＰＵ及び前記ＤＲＡＭを制御するメモリ制御回路を含む電源制御対象ブロックと、前記ＣＰＵから省電力モード設定の指示が与えられたときに、パワーダウン信号を出力すると共に前記電源制御対象ブロックに対する電源の供給を停止し、該パワーダウン信号の出力中に外部から再起動信号が与えられたときには、該電源制御対象ブロックに対する電源の供給を開始すると共に、該ＣＰＵの指示に従って該パワーダウン信号の出力を停止する電源制御回路と、前記メモリ制御回路と前記ＤＲＡＭの間に接続され、前記パワーダウン信号が出力されていないときは該メモリ制御回路から出力される前記制御信号を該ＤＲＡＭにそのまま与え、該パワーダウン信号が出力されているときは該制御信号に拘らず該ＤＲＡＭにセルフリフレッシュ動作を指定する制御信号を与える出力固定回路とを備えたことを特徴としている。

また、本発明の半導体集積回路の省電力制御方法は、電源制御回路のリセット状態が解除されたときに、電源制御対象ブロックへの電源供給を開始すると共に電源制御対象ブロックのリセット状態を解除して動作を開始させる起動処理と、電源制御対象ブロックにおいて電源供給が開始されたときにパワーダウン信号の状態を判定し、パワーダウン信号が出力されていなければアプリケーション・プログラムを起動し、パワーダウン信号が出力されていればメモリ制御回路に対してＤＲＡＭのセルフリフレッシュ開始コマンドを与える判定処理と、判定処理におけるセルフリフレッシュ開始コマンドの出力に続いて、電源制御回路に対してパワーダウン信号の出力を停止させ、更にメモリ制御回路に対してＤＲＡＭのセルフリフレッシュ動作を解除するコマンドを与えてアプリケーション・プログラムを再開させる再開処理と、アプリケーション・プログラムの処理が中断したときに、メモリ制御回路に対してＤＲＡＭのセルフリフレッシュ開始コマンドを与えると共に、電源制御回路に対して電源制御対象ブロックへの電源供給の停止を指示する停止処理と、電源制御対象ブロックへの電源供給が停止されているときに、外部から与えられる再起動信号に従って電源制御対象ブロックへの電源供給を再開すると共に電源制御対象ブロックのリセット状態を解除して動作を開始させる再起動処理とを行うことを特徴としている。

本発明では、ＣＰＵから省電力モード設定の指示が与えられたときに、パワーダウン信号を出力した後、このＣＰＵを含む電源制御対象ブロックへの電源供給を停止する電源制御回路と、パワーダウン信号が与えられたときにＤＲＡＭに対する制御信号を、セルフリフレッシュ動作を指定するレベルに固定して出力する出力固定回路を有している。これにより、省電力モード時に、電源制御回路と出力固定回路とＤＲＡＭとを除いて、ＣＰＵやＤＲＡＮ制御回路等を含む広範囲な電源制御対象ブロックに対する電源を停止することが可能になり、徹底した低消費電力化ができるという効果がある。

セルフリフレッシュ動作の可能なＤＲＡＭと電源制御回路と出力固定回路を主電源で動作するようにし、ＣＰＵ及びＤＲＡＭ制御回路を含むその他の回路を電源制御対象ブロックとして区分する。

このような半導体集積回路で、電源制御回路のリセット状態が解除されたときに、電源制御対象ブロックへの電源供給を開始すると共にこの電源制御対象ブロックのリセット状態を解除して動作を開始させる。ＣＰＵでは電源供給が開始されたときに電源制御回路から出力されるパワーダウン信号の状態を判定し、このパワーダウン信号が出力されていなければアプリケーション・プログラムを起動する。

パワーダウン信号が出力されている場合は、メモリ制御回路に対してＤＲＡＭのセルフリフレッシュ開始コマンドを与え、電源制御回路に対してパワーダウン信号の出力を停止させ、更にメモリ制御回路に対してＤＲＡＭのセルフリフレッシュ動作を解除するコマンドを与えてアプリケーション・プログラムを再開させる。

アプリケーション・プログラムの処理が中断したときには、メモリ制御回路に対してＤＲＡＭのセルフリフレッシュ開始コマンドを与えると共に電源制御回路に対して電源制御対象ブロックへの電源供給の停止を指示する。電源制御対象ブロックへの電源供給が停止されているときに、外部から再起動信号与えられると、この電源制御対象ブロックへの電源供給を再開すると共にリセット状態を解除して動作を開始させる。

この発明の前記並びにその他の目的と新規な特徴は、次の好ましい実施例の説明を添付図面と照らし合わせて読むと、より完全に明らかになるであろう。但し、図面は、もっぱら解説のためのものであって、この発明の範囲を限定するものではない。

図１（ａ），（ｂ）は、本発明の実施例を示す半導体集積回路の構成図であり、同図（ａ）はシステム構成を示すブロック図、同図（ｂ）は同図（ａ）中の出力固定回路の回路図である。

この半導体集積回路は、図１（ａ）に示すように、省電力モードで電源オフの対象となる電源制御対象ブロック１０と、電源オフの対象とならない出力固定回路２０、電源制御回路３０及びＳＤＲＡＭ（Synchronous ＤＲＡＭ）４０を有しており、この出力固定回路２０にＳＤＲＡＭ４０が接続されている。ＳＤＲＡＭ４０は、電源が切断されると記憶内容が消滅してしまうため、電源オフの対象とはならないが、読み書きのアクセスを必要としないときにはセルフリフレッシュ動作を指定することにより、低電力で記憶内容を保持する機能を有している。

電源制御対象ブロック１０には、全体の制御と演算処理を行うＣＰＵ１１、システム起動時にＣＰＵ１１で実行されるＯＳ等のプログラムが記憶されたＲＯＭ１２、高速に読み書きを行うための小容量のＲＡＭ１３、各種のＩ／Ｏ１４、及びＳＤＲＡＭ４０を制御するためのＤＲＡＭ制御回路１５が含まれており、これらがシステムバス１６を介して接続されている。

電源制御対象ブロック１０に供給される電源は、電源制御回路３０から与えられる電源制御信号ＰＯＷによってオン・オフされるようになっている。即ち、電源制御信号ＰＯＷがレベル“Ｈ”の時は、電源制御対象ブロック１０内の各要素に所定の電源電圧が供給され、電源制御信号ＰＯＷがレベル“Ｌ”の時には、この電源電圧が遮断されて供給が完全に停止されるようになっている。更に、電源制御回路３０から電源制御対象ブロック１０に対して、各要素を初期状態に戻すためのリセット信号／ＲＳＴ１（但し、「／」は反転論理を意味する）が与えられるようになっている。

出力固定回路２０は、ＤＲＡＭ制御回路１５とＳＤＲＡＭ４０の間に挿入され、電源制御回路３０から与えられるパワーダウン信号ＰＤによって省電力モードが設定されたときに、ＳＤＲＡＭ４０に対してセルフリフレッシュ動作を指定するような制御信号を出力するものである。なお、ＤＲＡＭ制御回路１５から出力されるアドレス信号Ａ１２〜０は、出力固定回路２０を介さずにＳＤＲＡＭ４０に直接与えられるようになっている。

出力固定回路２０は、例えば図１（ｂ）に示すように、ＤＲＡＭ制御回路１５側のデータバス上の書込データＤＩＩ３１〜０と読出データＤＯＩ３１〜０を、ＳＤＲＡＭ４０側の双方向バスにデータＤ３１〜０として接続するバッファ２１ａ，２１ｂを有している。なお、バッファ２１ａは３ステートバッファとなっており、データ出力制御信号Ｄ０ＥＩによって、書込データＤＩＩ３１〜０のＳＤＲＡＭ４０側への出力が制御されるようになっている。

更に、この出力固定回路２０は、ＤＲＡＭ制御回路１５から出力されるクロック信号ＳＤＣＬＫＩ、クロック制御信号ＣＫＥＩ、チップ選択信号ＣＳＩ、行アドレス選択信号ＲＡＳＩ及び列アドレス信号ＣＡＳＩが、それぞれ第１入力として与えられるＡＮＤ（論理積）ゲート２２〜２６と、書込制御信号ＷＥＩ及びデータ出力マスク信号ＤＱＭＩ３〜０がそれぞれ第１入力として与えられるＯＲ（論理和）ゲート２７，２８を有している。

ＯＲゲート２７，２８の第２入力には電源制御回路３０からパワーダウン信号ＰＤが与えられ、ＡＮＤゲート２２〜２６の第２入力には、このパワーダウン信号ＰＤがインバータ２９で反転されて与えられるようになっている。そして、ＡＮＤゲート２２〜２６とＯＲゲート２７，２８の出力側から、ＳＤＲＡＭ４０に対するクロック信号ＳＤＣＬＫ、クロック制御信号ＣＫＥ、チップ選択信号ＣＳ、行アドレス選択信号ＲＡＳ、列アドレス信号ＣＡＳ、書込制御信号ＷＥ及びデータ出力マスク信号ＤＱＭ３〜０が、それぞれ出力されるようになっている。

このような構成により、パワーダウン信号ＰＤが“Ｌ”、即ち通常動作モードを示すときには、ＤＲＡＭ制御回路１５のクロック信号ＳＤＣＬＫＩ等が、そのままクロック信号ＳＤＣＬＫ等としてＳＤＲＡＭ４０に与えられる。また、パワーダウン信号ＰＤが“Ｈ”で省電力モードを示すときには、ＤＲＡＭ制御回路１５の出力に関係なく、ＳＤＲＡＭ４０に対してセルフリフレッシュ動作を指定する制御信号、即ち、“Ｌ”のクロック信号ＳＤＣＬＫ、クロック制御信号ＣＫＥ、チップ選択信号ＣＳ、行アドレス選択信号ＲＡＳ及び列アドレス信号ＣＡＳと、“Ｈ”の書込制御信号ＷＥ及びデータ出力マスク信号ＤＱＭ３〜０が出力されるようになっている。

電源制御回路３０は、電源制御対象ブロック１０に電源制御信号ＰＯＷとリセット信号／ＲＳＴ１を与え、出力固定回路２０にパワーダウン信号ＰＤを与えるものであり、システムバス１６を介してＣＰＵ１１に接続されると共に、外部端子からリセット信号／ＲＳＴ０と再起動信号ＷＫＵＰが与えられるようになっている。

電源制御回路３０は、リセット信号／ＲＳＴ０または再起動信号ＷＫＵＰが“Ｌ”から“Ｈ”に変化したときに、所定のシーケンスで電源制御信号ＰＯＷとリセット信号／ＲＳＴ１を“Ｌ”から“Ｈ”に立上げる機能を有している。また、この電源制御回路３０は、システムバス１６を介して省電力モード設定コマンドが与えられたときにパワーダウン信号ＰＤを“Ｈ”、電源制御信号ＰＯＷとリセット信号／ＲＳＴ１を“Ｌ”にする機能と、省電力モード解除コマンドが与えられたときにパワーダウン信号ＰＤを“Ｌ”にする機能を有している。なお、パワーダウン信号ＰＤの状態は、システムバス１６を介して、ＣＰＵ１１で読取ることができるようになっている。

図２は、図１の半導体集積回路における電源制御方法を示すフローチャートである。この図２では、左側の列に電源制御回路３０の動作を、中央と右側の列に電源制御ブロック１０のＣＰＵ１１を中心とするＯＳ及びアプリケーション・プログラムによる動作を示している。図３は、図１の動作を示す信号波形図である。以下、これらの図２と図３を参照しつつ、図１の電源制御動作を説明する。

図２のステップＳ１の主電源投入、即ち図３の時刻Ｔ１において電源制御回路３０に主電源ＶＤＤの供給が開始されると、ステップＳ２に示すように、電源制御回路３０から出力されるリセット信号／ＲＳＴ１、電源制御信号ＰＯＷ及びパワーダウン信号ＰＤは、すべて“Ｌ”にセットされる。

ステップＳ３でリセット信号／ＲＳＴ０の解除が監視される。時刻Ｔ２で、例えば図示しないパワーオンリセット回路の動作により、リセット信号／ＲＳＴ０が“Ｈ”になる。

ステップＳ４において、リセット信号／ＲＳＴ０が“Ｈ”になってから、所定の時間を経た時刻Ｔ３に、パワーダウン信号ＰＤが“Ｈ”にセットされる。これにより、電源制御対象ブロック１０に電源の供給が開始され、ＤＲＡＭ制御回路１５から出力される制御信号は活性化される。また、このときパワーダウン信号ＰＤは“Ｌ”であるので、ＤＲＡＭ制御回路１５から出力された制御信号は、そのままＳＤＲＡＭ４０へ与えられる。但し、この時点では電源制御対象ブロック１０のリセット状態は解除されていないので、正常な動作は行われない。

ステップＳ５において、時刻Ｔ４でリセット信号／ＲＳＴ１が“Ｈ”にセットされ、電源制御対象ブロック１０はリセット状態が解除されて初期状態からの起動を開始する。更にステップＳ６において、ＤＲＡＭ制御回路１５の初期化が行われ、引続きステップＳ７において、パワーダウン信号ＰＤのレベル判定が行われ、“Ｌ”であればステップＳ８へ進み、“Ｈ”であればステップＳ１５へ進む。

ステップＳ８において、ＤＲＡＭ制御回路１５からＳＤＲＡＭ４０に対して、プリチャージやリフレッシュ等の電源オン・イニシャライズ処理が行われ、このＳＤＲＡＭ４０は動作可能な状態となる。

ステップＳ９において、アプリケーション・プログラムがＳＤＲＡＭ４０上にロードされ、タスクの実行が開始される。このタスクの実行により、ＳＤＲＡＭ４０へのアクセスが行われる。ＣＰＵ１１によってアプリケーション・プログラムの処理が続行されている間はこの状態が継続されるが、入力待ち等でＣＰＵ１１による処理が必要なくなると、タスクの実行は中断されてステップＳ１０以降のパワーダウン処理へ進む。

ステップＳ１０において、ＣＰＵ１１は、ＲＡＭ１３等に存在するタスクの実行情報（コンテキスト）等でタスクの再開に必要な情報をＳＤＲＡＭ４０へ退避する。

ステップＳ１１において、ＣＰＵ１１はＤＲＡＭ制御回路１５にセルフリフレッシュ開始コマンドを発行する。ＤＲＡＭ制御回路１５は、時刻Ｔ５において、与えられたセルフリフレッシュ開始コマンドに基づいて、“Ｌ”のクロック信号ＳＤＣＬＫＩ、クロック制御信号ＣＫＥＩ、チップ選択信号ＣＳＩ、行アドレス選択信号ＲＡＳＩ及び列アドレス信号ＣＡＳＩと、“Ｈ”の書込制御信号ＷＥＩ及びデータ出力マスク信号ＤＱＭＩ３〜０を出力する。これらの信号は、出力固定回路２０を介してそのままＳＤＲＡＭ４０に出力され、このＳＤＲＡＭ４０はセルフリフレッシュ状態になる。

ステップＳ１２において、ＣＰＵ１１は電源制御回路３０に省電力モード設定コマンドを出力する。

ステップＳ１３において、電源制御回路３０は、与えられた省電力モード設定コマンドに基づいて、省電力モードの設定を行う。まず、時刻Ｔ６において、パワーダウン信号ＰＤを“Ｈ”にする。これにより、出力固定回路２０からＳＤＲＡＭ４０へ出力される制御信号は、ＤＲＡＭ制御回路１５の制御信号に拘らず、セルフリフレッシュを指定するレベルに固定される。次に、時刻Ｔ７において、電源制御信号ＰＯＷとリセット信号／ＲＳＴ１を“Ｌ”にする。これにより、電源制御対象ブロック１０への電源供給は完全に遮断され、省電力モードとなる。なお、出力固定回路２０、電源制御回路３０及びＳＤＲＡＭ４０の電源は切断されないので、このＳＤＲＡＭ４０は低消費電力でのセルフリフレッシュ動作となり、その記憶内容が保持される。

この後、ステップＳ１４へ移行し、電源制御回路３０によって再起動信号ＷＫＵＰが監視される。この再起動信号ＷＫＵＰが“Ｌ”の間は省電力モードの状態が維持される。時刻Ｔ８において、再起動信号ＷＫＵＰが“Ｈ”になると、ステップＳ４へ進み、前述のような電源の投入による起動が開始される。

ステップＳ４では、時刻Ｔ９で電源制御信号ＰＯＷが“Ｈ”にされる。ステップＳ５では、時刻Ｔ１０でリセット信号／ＲＳＴ１が“Ｈ”にされる。ステップＳ６では、ＤＲＡＭ制御回路１５の初期化が行われる。ステップＳ７では、パワーダウン信号ＰＤのレベル判定が行われる。この場合は再起動であるので、パワーダウン信号ＰＤは“Ｈ”となっており、ステップＳ１５へ進む。

ステップＳ１５において、ＣＰＵ１１はＤＲＡＭ制御回路１５にセルフリフレッシュ開始コマンドを発行する。ＤＲＡＭ制御回路１５は、時刻Ｔ１１において、与えられたセルフリフレッシュ開始コマンドに基づいて、“Ｌ”のクロック信号ＳＤＣＬＫＩ、クロック制御信号ＣＫＥＩ、チップ選択信号ＣＳＩ、行アドレス選択信号ＲＡＳＩ及び列アドレス信号ＣＡＳＩと、“Ｈ”の書込制御信号ＷＥＩ及びデータ出力マスク信号ＤＱＭＩ３〜０を出力する。

ステップＳ１６において、ＣＰＵ１１は電源制御回路３０に省電力モード解除コマンドを出力する。これにより、時刻Ｔ１２において、電源制御回路３０から出力されるパワーダウン信号ＰＤは“Ｌ”となり、出力固定回路２０は固定の制御信号に代えてＤＲＡＭ制御回路１５から与えられる制御信号をＳＤＲＡＭ４０に出力する。しかし、この時、ＤＲＡＭ制御回路１５から与えられる制御信号は、セルフリフレッシュを指定するレベルとなっているので、ＳＤＲＡＭ４０のセルフリフレッシュ動作は継続される。

ステップＳ１７において、ＣＰＵ１１はＤＲＡＭ制御回路１５にセルフリフレッシュ解除コマンドを発行する。ＤＲＡＭ制御回路１５は、時刻Ｔ１３において、与えられたセルフリフレッシュ解除コマンドに基づいて、“Ｌ”のクロック制御信号ＣＫＥＩと、“Ｈ”のチップ選択信号ＣＳＩ、行アドレス選択信号ＲＡＳＩ、列アドレス信号ＣＡＳＩ、書込制御信号ＷＥＩ及びデータ出力マスク信号ＤＱＭＩ３〜０を出力する。これにより、ＳＤＲＡＭ４０のセルフリフレッシュ状態が解除される。

ステップＳ１８において、ＣＰＵ１１は、ＳＤＲＡＭ４０に退避していたタスク退避情報をＲＡＭ１３等へ復帰させる。これにより、中断していたアプリケーション・プログラムが再開される。

このように、本実施例の半導体集積回路は、パワーダウン信号ＰＤが出力されたときに、ＳＤＲＡＭ４０に対する制御信号をセルフリフレッシュを指定するレベルに固定して出力する出力固定回路２０を有しているので、省電力モード時にＣＰＵ１１やＤＲＡＭ制御回路１５を含む広範囲な電源制御対象ブロック１０の電源を完全に停止させることができる。これにより、静止時消費電力を大幅に削減することができる。

また、省電力モード中にもＳＤＲＡＭ４０の内容が保持され、中断したときのタスクの状態がこのＳＤＲＡＭ４０にそのまま保存されているので、ＣＰＵ１１等の電源を停止しても、電源の再投入によってそのままアプリケーション・プログラムの再開ができる。

更に、省電力モードへの移行／復帰時に、ＳＲＡＭ１３等にあるタスクの状態をＳＤＲＡＭ４０に高速に退避／復帰することができるので、フラッシュメモリやハードディスク等の２次記憶手段を使う場合に比べ、低コストで、高速に省電力モードへの移行／復帰を行うことができる。

なお、本発明は、上記実施例に限定されず、種々の変形が可能である。この変形例としては、例えば次のようなものがある。
（１）ＤＲＡＭとしてＳＤＲＡＭについて説明したが、従来からの非同期のＤＲＡＭやＥＤＯ−ＤＲＡＭにも同様に適用することができる。但し、ＤＲＡＭの種類によって制御信号の種類や数、及びセルフリフレッシュ動作を指定する信号レベルが異なるので、出力固定回路２０の構成は、使用するＤＲＡＭの仕様に合わせて変更する必要がある。

例えば、ＥＤＯ−ＤＲＡＭの場合、制御信号として、行アドレス選択信号ＲＡＳ、列アドレス選択信号ＣＡＳ、書込制御信号ＷＥ及び出力制御信号ＯＥが使用され、セルフリフレッシュ時には、行アドレス選択信号ＲＡＳと列アドレス選択信号ＣＡＳを“Ｌ”に、書込制御信号ＷＥと出力制御信号ＯＥを“Ｈ”に設定する。
（２）電源制御対象ブロック１０の範囲は一例であり、適用するシステムに合わせて自由に設定することができる。
（３）電源制御回路３０は、ＣＰＵ１１にシステムバス１６を介して接続されているが、Ｉ／Ｏ１４を介して接続するようにしても良い。
（４）電源制御信号ＰＯＷを電源制御対象ブロック１０に与えることによって、この電源制御対象ブロック１０への電源供給を制御しているが、図示しない電源回路と電源制御対象ブロック１０の間にスイッチを設け、このスイッチを電源制御信号ＰＯＷでオン／オフするようにしても良い。

本発明の実施例を示す半導体集積回路の構成図である。図１の半導体集積回路における電源制御方法を示すフローチャートである。図１の動作を示す信号波形図である。

符号の説明

１０電源制御対象ブロック
１１ＣＰＵ
１２ＲＯＭ
１３ＲＡＭ
１４Ｉ／Ｏ
１５ＤＲＡＭ制御回路
１６システムバス
２０出力固定回路
３０電源制御回路
４０ＳＤＲＡＭ

Claims

制御信号によってセルフリフレッシュ動作の指定が可能なダイナミック・ランダム・アクセス・メモリと、
中央処理装置及び前記ダイナミック・ランダム・アクセス・メモリを制御するメモリ制御回路を含む電源制御対象ブロックと、
前記中央処理装置から省電力モード設定の指示が与えられたときに、パワーダウン信号を出力すると共に前記電源制御対象ブロックに対する電源の供給を停止し、該パワーダウン信号の出力中に外部から再起動信号が与えられたときには、該電源制御対象ブロックに対する電源の供給を開始すると共に、該中央処理装置の指示に従って該パワーダウン信号の出力を停止する電源制御回路と、
前記メモリ制御回路と前記ダイナミック・ランダム・アクセス・メモリの間に接続され、前記パワーダウン信号が出力されていないときは該メモリ制御回路から出力される前記制御信号を該ダイナミック・ランダム・アクセス・メモリにそのまま与え、該パワーダウン信号が出力されているときは該制御信号に拘らず該ダイナミック・ランダム・アクセス・メモリにセルフリフレッシュ動作を指定する制御信号を与える出力固定回路とを、
備えたことを特徴とする半導体集積回路。
制御信号によってセルフリフレッシュ動作の指定が可能なダイナミック・ランダム・アクセス・メモリと、中央処理装置及び前記ダイナミック・ランダム・アクセス・メモリを制御するメモリ制御回路を含む電源制御対象ブロックと、前記電源制御対象ブロックに対する電源の供給を制御すると共に該電源制御対象ブロックへの電源を停止したときにはパワーダウン信号を出力し、前記中央処理装置から指示があったときに該パワーダウン信号の出力を停止する電源制御回路と、前記パワーダウン信号が出力されているときに前記ダイナミック・ランダム・アクセス・メモリにセルフリフレッシュ動作を指定する制御信号を出力する出力固定回路とを備えた半導体集積回路の省電力制御方法であって、
前記電源制御回路のリセット状態が解除されたときに、前記電源制御対象ブロックへの電源供給を開始すると共に該電源制御対象ブロックのリセット状態を解除して動作を開始させる起動処理と、
前記電源制御対象ブロックにおいて電源供給が開始されたときに前記パワーダウン信号の状態を判定して、該パワーダウン信号が出力されていなければアプリケーション・プログラムを起動し、該パワーダウン信号が出力されていれば前記メモリ制御回路に対して前記ダイナミック・ランダム・アクセス・メモリのセルフリフレッシュ開始コマンドを与える判定処理と、
前記判定処理における前記セルフリフレッシュ開始コマンドの出力に続いて、前記電源制御回路に対してパワーダウン信号の出力を停止させ、更に前記メモリ制御回路に対して前記ダイナミック・ランダム・アクセス・メモリのセルフリフレッシュ動作を解除するコマンドを与えて前記アプリケーション・プログラムを再開させる再開処理と、
前記アプリケーション・プログラムの処理が中断したときに、前記メモリ制御回路に対して前記ダイナミック・ランダム・アクセス・メモリのセルフリフレッシュ開始コマンドを与えると共に、前記電源制御回路に対して前記電源制御対象ブロックへの電源供給の停止を指示する停止処理と、
前記電源制御対象ブロックへの電源供給が停止されているときに、外部から与えられる再起動信号に従って該電源制御対象ブロックへの電源供給を再開すると共に該電源制御対象ブロックのリセット状態を解除して動作を開始させる再起動処理とを、
行うことを特徴とする半導体集積回路の省電力制御方法。