JPH10260950A

JPH10260950A - マイクロプロセッサ及びデータ処理システム

Info

Publication number: JPH10260950A
Application number: JP9062791A
Authority: JP
Inventors: Susumu Narita; 進成田; Kazushige Ayukawa; 一重鮎川
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1997-03-17
Filing date: 1997-03-17
Publication date: 1998-09-29

Abstract

(57)【要約】【課題】リフレッシュ動作との関係でデータ処理効率
が低下したり電力消費が増えるのを最小限に抑えること
ができるマイクロプロセッサを提供する。【解決手段】ＣＰＵ（２）と複数個のＤＲＡＭ（６〜
９）をオンチップしたマイクロプロセッサ（１）は、Ｃ
ＰＵで設定された制御情報に従って複数個のＤＲＡＭの
リフレッシュ動作を個々に抑止可能なＤＲＡＭコントロ
ーラ（１０）を有する。ＤＲＡＭを規則的に連続してア
クセスしながらデータ処理を行う期間がリフレッシュイ
ンターバルを超える場合のように、リフレッシュ動作を
必要としないとき、当該ＤＲＡＭのリフレッシュ動作を
キャンセルさせれば、当該データ処理途中にリフレッシ
ュ動作は割り込まず、データ処理効率が低下したり実質
的に無駄なリフレッシュ動作による電力消費が増えるの
を抑えることができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＣＰＵ（Central
Processing Unit：中央処理装置）とＤＲＡＭ（Dynamic
Random Access Memory：ダイナミック型ランダム・ア
クセス・メモリ）を有する１つの半導体チップに集積回
路化されたマイクロプロセッサに係り、例えば機器組み
込み制御用途に適用して有効な技術に関するものであ
る。

【０００２】

【従来の技術】電子情報通信学会技術研究報告（通学技
報Vol.96 No.20 1996年4月25日）第４９頁〜第５５頁に
はマイクロプロセッサとＤＲＡＭを１チップ化した技術
について記載されている。これによれば、ＤＲＡＭとマ
イクロプロセッサを別チップで構成する場合に、バス幅
を広げるとパッケージのピン数やボード上の配線駆動に
要する消費電力が増加するという問題があり、この問題
を解決する試みとして、ＤＲＡＭとプロセッサを１チッ
プ化し、パッケージのピン数や消費電力を抑えてＤＲＡ
Ｍ−マイクロプロセッサ間のバス幅を広げられるように
した。前記オンチップＤＲＡＭはメインメモリ又はデー
タメモリとしての利用が想定されている。

【０００３】

【発明が解決しようとする課題】本発明者等もＣＰＵ及
び大容量ＤＲＡＭを１チップ化したマイクロプロセッサ
を検討した。これによれば、ＤＲＡＭに対するリフレッ
シュインターバルはマイクロプロセッサの動作サイクル
に対して極めて長い時間であるから、データ処理内容に
よってはリフレッシュ動作を行わなくてもよい場合があ
り、この様なときにリフレッシュ動作を行えば、その期
間ＣＰＵがＤＲＡＭをアクセスできず、データ処理効率
が低下し、更には、実質的に不要なリフレッシュ動作に
よって無駄に電力が消費されてしまうということが明ら
かにされた。

【０００４】特に、マイクロプロセッサが実行すべきプ
ログラム規模やデータ量はマイクロプロセッサの制御用
途に応じて相違されるから、その制御用途に応じて内蔵
ＤＲＡＭの利用形態を可変にできるようにすることが、
マイクロプロセッサの使い勝手を良好にする上で望まし
いということが本発明者によって先に見い出された。こ
のように、内蔵ＤＲＡＭの用途を可変にできるようにし
た場合、個々のＤＲＡＭ単位で用途を限定し得るため、
上記リフレッシュ動作に付随してデータ処理効率が低下
したり電力消費が増大するという点を、個々のＤＲＡＭ
の利用形態に応じてユーザが容易に解消できるようにす
る、という考慮の必要性が本発明者によって更に見出さ
れた。

【０００５】本発明の目的は、リフレッシュ動作との関
係でデータ処理効率が低下したり電力消費が増大するの
を最小限に抑えることができるマイクロプロセッサを提
供することにある。

【０００６】本発明の別の目的は、リフレッシュ動作に
付随してデータ処理効率が低下したり電力消費が増大す
るという点を、個々のＤＲＡＭの利用形態に応じてユー
ザが容易に解消若しくは最適化できるマイクロプロセッ
サを提供することにある。

【０００７】本発明の前記並びにその他の目的と新規な
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。

【０００８】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。

【０００９】すなわち、ＣＰＵ（２）と、前記ＣＰＵに
よってアクセスされる複数個のＤＲＡＭ（６〜９）とを
１個の半導体基板に含んで成るマイクロプロセッサ
（１）は、前記ＣＰＵにより設定される制御情報に従っ
て前記複数個のＤＲＡＭのリフレッシュ動作を個々に抑
止可能なＤＲＡＭコントローラ（１０）を有する。例え
ば前記ＤＲＡＭコントローラは、前記ＣＰＵによってア
クセスされるコントロールレジスタ（１００）を有し、
前記コントロールレジスタは、個々のＤＲＡＭと一対一
対応でリフレッシュ動作の可否を指定するための制御情
報（ＲＦ０〜ＲＦ３）が設定されるリフレッシュコント
ロールフィールド（１０３）を含む。

【００１０】上記マイクロプロセッサによれば、ＣＰＵ
は個々のＤＲＡＭ毎にリフレッシュ動作を選択的にキャ
ンセルできる。したがって、ＤＲＡＭを規則的に連続し
てアクセスしながらデータ処理を行う期間がリフレッシ
ュインターバルを超える場合、ＤＲＡＭに対するリフレ
ッシュ動作は必要とされない。この様なときは、当該Ｄ
ＲＡＭのリフレッシュ動作がキャンセルされ、当該デー
タ処理途中にリフレッシュ動作が割り込まない様にす
る。これにより、データ処理効率が低下したり、さらに
は、実質的に無駄なリフレッシュ動作による電力消費が
増大するのを抑えることができる。

【００１１】前記ＤＲＡＭコントローラは、前記個々の
ＤＲＡＭに対応してリフレッシュ要求信号（ＲＲＦ０〜
ＲＲＦ３）を出力するリフレッシュインターバルタイマ
（ＲＦＴ０〜ＲＦＴ３）を有する。このリフレッシュイ
ンターバルタイマは、前記リフレッシュコントロールフ
ィールドの内容にタイマ動作を停止することが定義され
た場合、前記リフレッシュインターバルタイマは、当該
リフレッシュコントロールフィールドの内容に従って該
当するＤＲＡＭのリフレッシュ動作を抑止する。これに
よれば、リフレッシュを要しないＤＲＡＭのリフレッシ
ュインターバルタイマの動作が停止されるから、当該タ
イマによる無駄な電力消費も抑えることができる。

【００１２】前記コントロールレジスタは、個々のＤＲ
ＡＭと一対一対応でそのＤＲＡＭに対する動作停止又は
動作可能を指定するためのイネーブルコントロールフィ
ールド（１０１）を含む。前記ＤＲＡＭコントローラ
は、前記イネーブルコントロールフィールドの内容に従
って、個々のＤＲＡＭの動作停止又は動作可能を指定す
ることができる。これによれば、内蔵ＤＲＡＭの全てを
用いない制御用途において、不使用ＤＲＡＭによる無駄
な電力消費を削減することができる。

【００１３】上記内蔵ＤＲＡＭがクロック信号に同期し
てメモリ動作を行うシンクロナスＤＲＡＭ若しくはパイ
プラインバーストＤＲＡＭなどの場合には、クロックジ
ェネレータ（１１）を用いてＤＲＡＭのイネーブル制御
を行うことができる。すなわち、クロックジェネレータ
（１１）は、前記ＤＲＡＭコントローラによって動作停
止が指定されたＤＲＡＭへの前記クロック信号（ＣＫ０
〜ＣＫ３）の供給を停止し、前記ＤＲＡＭコントローラ
によって動作可能が指定されたＤＲＡＭへ前記クロック
信号を供給する。

【００１４】前記コントロールレジスタは、個々のＤＲ
ＡＭと一対一対応で前記命令格納用又はオペランド格納
用の指定を行うための制御情報が設定されるタイプコン
トロールフィールド（１０２）を有し、前記ＤＲＡＭコ
ントローラは前記タイプコントロールフィールドの内容
に従って前記複数個のＤＲＡＭを個々に命令格納用又は
オペランド格納用に指定することができる。

【００１５】これによれば、個々のＤＲＡＭの用途はＣ
ＰＵによって命令又はオペランド格納用にプログラマブ
ルに設定することができ、プログラム規模やデータ量が
マイクロプロセッサの制御用途に応じて相違されるとい
う事情に対し、内蔵ＤＲＡＭを容易に命令格納用又はオ
ペランド格納用に設定でき、ＤＲＡＭを内蔵するマイク
ロプロセッサの使い勝手を向上させることができる。

【００１６】特に、そのように内蔵ＤＲＡＭの用途をＣ
ＰＵのソフトウェア制御で可変できるようにした場合、
個々のＤＲＡＭ単位で用途を限定し得るため、上記リフ
レッシュ動作に付随してデータ処理効率が低下したり電
力消費が増大するという点を、ＤＲＡＭの利用形態に応
じてユーザが容易に最適化若しくは解消することができ
るようになる。

【００１７】上記において、前記複数個のＤＲＡＭを、
前記ＣＰＵによる命令フェッチに利用される命令フェッ
チバス（１３、１４）と、前記ＣＰＵによるオペランド
アクセスに利用されるオペランドアクセスバス（１５、
１６）とに夫々接続し、前記個々のＤＲＡＭは、前記タ
イプコントロールフィールドの設定内容に従って命令フ
ェッチバスとのインタフェース又はオペランドフェッチ
バスとのインタフェースを選択する選択手段（６１１、
６１３、６１４））を有することにより、どのＤＲＡＭ
が命令格納用又はオペランド格納用に設定されても命令
格納用ＤＲＡＭとオペランド格納用ＤＲＡＭとをオペラ
ンドバスと命令バスとを用いて並列的にアクセス可能に
なり、データ処理効率の向上に寄与する。

【００１８】

【発明の実施の形態】

《マイクロプロセッサの概要》図１には本発明に係るマ
イクロプロセッサの一例ブロック図が示される。同図に
示されるマイクロプロセッサは、特に制限されないが、
半導体集積回路製造技術によって単結晶シリコンのよう
な１個の半導体基板に形成されている。

【００１９】マイクロプロセッサ１は、ＣＰＵ（中央処
理装置）２、プリフェッチキュー（ＦＰＱ）３、プリフ
ェッチアドレスジェネレータ（ＰＡＧ）４、ロードスト
アバッファ（ＬＤＳＴＢ）５、ＤＲＡＭ（ダイナミック
型ランダム・アクセス・メモリ）[0]６、ＤＲＡＭ[1]
７、ＤＲＡＭ[2]８、ＤＲＡＭ[3]９、ＤＲＡＭコントロ
ーラ（ＤＲＡＭＣ）１０、クロックジェネレータ１１及
び外部バスインタフェース回路（ＥＸＩＦ）１２を有す
る。尚、ＤＲＡＭ[0]６〜ＤＲＡＭ[3]９を単にＤＲＡＭ
６〜ＤＲＡＭ９とも記す。

【００２０】前記ＣＰＵ２は、特に制限されないが、代
表的に示された命令制御部２００、アドレス演算回路２
０２及びデータ演算回路２０３を有する。前記命令制御
部２００は図示を省略する命令レジスタ、命令デコーダ
及びシーケンサ等を有し、命令プリフェッチキュー３を
介して命令レジスタにフェッチした命令をシーケンサの
制御に従って順次デコードして各種制御信号を生成す
る。例えばシーケンサはＣＰＵ内部の動作タイミングを
制御する。図１にはＣＰＵ２によるアクセス制御信号と
して、オペランドのリード動作を指示するリード信号Ｒ
Ｄｏ、オペランドのライト動作を指示するライト信号Ｗ
Ｒｏ及び命令フェッチアクセスであることを示す命令フ
ェッチ信号ＩＦが代表的に示されている。それら信号
は、前記命令デコーダの解読結果とシーケンサによるタ
イミング制御に従って、命令制御部２００からＣＰＵ２
の外部に出力される。

【００２１】前記アドレス演算回路２０２は図示を省略
するアドレス演算器やアドレスレジスタを有し、命令の
デコード結果などに従ってオペランドアドレス及び命令
アドレスを生成する。前記データ演算回路２０３は図示
を省略する算術論理演算器やデータレジスタ等を有し、
命令のデコード結果等に従ってオペランドに対する演算
を行う。

【００２２】前記ロードストアバッファ５は、前記アド
レス演算回路２０２で生成されたオペランドアドレス
と、そのオペランドアドレスに対応されるオペランドを
保持する。特に制限されないが、このロードストアバッ
ファ５は、ＣＰＵ２の動作速度とＤＲＡＭ６などのメモ
リの動作速度との相違を吸収するための複数段のバッフ
ァとされる。オペランドアドレスはロードスストアバッ
ファ５を介してオペランドアドレスバス１５に出力され
る。オペランドアドレスに従って例えばＤＲＡＭ７など
から読出されたオペランド、或いはオペランドアドレス
に従ってＤＲＡＭ７等に書き込むべきオペランドは、オ
ペランドデータバス１６を介してロードストアバッファ
５との間で転送される。

【００２３】前記プリフェッチアドレスジェネレータ４
はアドレス演算回路２０２から出力される命令アドレス
に基づいて命令プリフェッチアドレスを生成する。命令
プリフェッチアドレスは命令アドレスバス１３に供給さ
れる。命令プリフェッチアドレスによって例えばＤＲＡ
Ｍ６などから読出された命令は命令データバス１４を介
して前記プリフェッチキュー３に取り込まれる。プリフ
ェッチキュー３はＦＩＦＯ（First-In First-Out）構造
の複数段の命令バッファである。前記命令フェッチ信号
ＩＦがアサートされると、プリフェッチキュー３は命令
を出力する。前記プリフェッチアドレスジェネレータ４
は、前記命令フェッチ信号ＩＦにより命令フェッチが指
示されたとき、前記プリフェッチキュー３に所定語数以
上の空き領域がある場合に、その命令フェッチの指示に
同期して命令プリフェッチアドレスを出力する。特に制
限されないが、プリフェッチアドレスジェネレータ４
は、命令プリフェッチの期間にリード信号ＲＤｉをアサ
ートする。

【００２４】前記ＤＲＡＭ６〜９は、前記命令アドレス
バス１３及び命令データバス１４から成る命令バスと、
前記オペランドアドレスバス１５及びオペランドデータ
バス１６から成るオペランドバスに個別的に接続され、
前記オペランドバスと命令バスの何れからも選択的にア
クセス可能にされる。特に制限されないが、各々のＤＲ
ＡＭ６〜９は、夫々１メガバイトの記憶容量を有する。
前記命令バス及びオペランドバスは、特に制限されない
が、データバス（１４、１６）とアドレスバス（１３、
１５）はそれぞれ３２ビットとされる。前記ＤＲＡＭ６
〜９には３２ビットのアドレス信号の内、下位側２２ビ
ットが供給される。前記ＤＲＡＭ６〜９は、後でその詳
細を説明するように、ＣＰＵ２の設定によってオペラン
ド格納用又は命令格納用の何れにも選択的に利用される
から、双方のリード信号ＲＤｉ，ＲＤｏと前記ライト信
号ＷＲが供給される。前記ＤＲＡＭ６〜９は個々にメモ
リ部ＭＥＭ[0]６０、ＭＥＭ[1]７０、ＭＥＭ[2]８０、
ＭＥＭ[3]９０と制御部ＣＮＴ[0]６１、ＣＮＴ[1]７
１、ＣＮＴ[2]８１、ＣＮＴ[3]９１とを有する。

【００２５】前記ＤＲＡＭコントローラ１０は、コント
ロールレジスタ（ＯＤＣＲ）１００を有する。ＣＰＵ２
は、オペランドアドレスバス１５及びオペランドデータ
バス１６を介してコントロールレジスタ１００をアクセ
スして、所望の制御情報を設定することができる。ＤＲ
ＡＭコントローラ１０は、コントロールレジスタ１０に
設定された制御情報に従って前記複数個のＤＲＡＭ６〜
９を個々に、命令格納用又はオペランド格納用にプログ
ラマブルに指定し、書き込み動作の可否を指定し、リフ
レッシュ動作の可否を指定し、そして、動作停止又は動
作可能を指定することができる。

【００２６】前記クロックパルスジェネレータ１１は前
記ＤＲＡＭ６〜９の同期クロック信号を形成し、また、
ＣＰＵ２の動作基準クロック信号を生成する。

【００２７】図１において、外部バスインタフェース回
路１２は、特に制限されないが、オペランドアドレスバ
ス１５とオペランドデータバス１６を外部アドレスバス
２０と外部データバス２１にインタフェースさせる。図
１の例では、外部アドレスバス２０及び外部データバス
２１には、マイクロプロセッサ１とは別チップで構成さ
れたＲＯＭ（Read Only Memory：リード・オンリ・メモ
リ）２２と外部ＤＲＡＭ（ダイナミック型ランダム・ア
クセス・メモリ）２３が一例として結合されている。

【００２８】《ＤＲＡＭコントロール》図２には前記コ
ントロールレジスタ１００の一例が示される。コントロ
ールレジスタ１００は、特に制限されないが、３２ビッ
トのレジスタとされ、それぞれ４ビットのイネーブルコ
ントロールフィールド１０１、タイプコントロールフィ
ールド１０２、リフレッシュロールフィールド１０３、
及びライトコントロールフィールド１０４を有する。
尚、図中において、初期値は、リセット時の各ビットの
値を示し、リード／ライトはＲがリード可能を示し、Ｒ
／Ｗがリード及びライト可能を示す。

【００２９】前記イネーブルコントロールフィールド１
０１はＤＲＡＭ[3]９〜ＤＲＡＭ[0]６に一対一対応され
る４ビットのイネーブルビットＥＮ３〜ＥＮ０を有し、
その論理値“１”は対応するＤＲＡＭの動作可能を指示
し、その論理値“０”は対応するＤＲＡＭの動作停止を
指示する。動作停止が指示されたＤＲＡＭを指定するア
ドレス信号が発生されても当該ＤＲＡＭは一切動作を行
わない。

【００３０】前記タイプコントロールフィールド１０２
はＤＲＡＭ[3]９〜ＤＲＡＭ[0]６に一対一対応される４
ビットのタイプビットＴＹ３〜ＴＹ０を有し、その論理
値“１”は対応するＤＲＡＭをオペランド格納用に指示
し、その論理値“０”は対応するＤＲＡＭを命令格納用
に指示する。

【００３１】前記リフレッシュロールフィールド１０３
はＤＲＡＭ[3]９〜ＤＲＡＭ[0]６に一対一対応される４
ビットのリフレッシュビットＲＦ３〜ＲＦ０を有し、そ
の論理値“１”はリフレッシュ動作可能を指示し、その
論理値“０”は対応するＤＲＡＭのリフレッシュ動作抑
止を指示する。

【００３２】前記ライトコントロールフィールド１０４
はＤＲＡＭ[3]９〜ＤＲＡＭ[0]６に一対一対応される４
ビットのライトコントロールビットＷＤ３〜ＷＤ０を有
し、その論理値“１”は書き込み可能を指示し、その論
理値“０”は書き込み禁止を指示する。書き込み禁止が
指示されたＤＲＡＭはこれにライト信号ＷＲが供給され
ても無視する。

【００３３】図３にはＤＡＲＭ６の一例が示される。メ
モリ部（ＭＥＭ）６０において６００で示されるものは
多数のダイナミック型メモリセルがマトリクス配置され
たメモリセルアレイ（ＭＡＲＹ）である。メモリセルの
選択端子は行毎にワード線ＷＬに接続され、メモリセル
のデータ入出力端子は列毎にビット線ＢＬに結合されて
いる。ワード線はロウアドレスデコーダ（ＲＤＥＣ）６
０１によるアドレスデコード結果に従って選択される。
ビット線ＢＬは一方においてセンスアンプアレイ６０２
に接続され、ワード線で選択されたメモリセルからビッ
ト線に読出された微少電位差を増幅する。また、ビット
線ＢＬは他方においてカラムスイッチ回路（ＣＳＷ）６
０３を介してコモンデータ線ＣＤに接続される。カラム
スイッチ回路６０３は、カラムアドレスデコーダ６０４
のデコード結果に従って選択されるビット線をコモンデ
ータ線ＣＤに導通させる。コモンデータ線ＣＤは図示を
省略するメインアンプを含む入出力回路（Ｉ／Ｏ）６０
５に接続されている。

【００３４】前記コントロール部（ＣＮＴ）６１は、Ｄ
ＲＡＭ６の内部タイミング信号を発生するタイミングジ
ェネレータ（ＴＧ）６１０、４個のセレクタ（ＳＥＬ１
〜ＳＥＬ４）６１１〜６１４、入力ゲート６１５、アド
レス加算器（ＡＵ）６１６、ラッチ６１７及びアドレス
カウンタ（ＡＣＵＮＴ）６１８を有する。

【００３５】前記セレクタ６１３は前記命令データバス
１４又はオペランドデータバス１６をタイプビットＴＹ
０によって選択して前記入出力回路６０５に接続する。
タイプビットＴＹ０＝１のときオペランドデータバス１
６がセレクタ６１３によって選択され、タイプビットＴ
Ｙ０＝０のとき命令データバス１４がセレクタ６１３に
よって選択される。前記セレクタ６１１は前記命令アド
レスバス１３又はオペランドアドレスバスをタイプビッ
トＴＹ０によって選択して後段に接続する。タイプビッ
トＴＹ０＝１のときオペランドアドレスバス１５がセレ
クタ６１１によって選択され、タイプビットＴＹ０＝０
のとき命令アドレスバス１３がセレクタ６１１によって
選択される。前記セレクタ６１４はオペランドアクセス
用のリード信号ＲＤｏ又は命令フェッチ用のリード信号
ＲＤｉをタイプビットＴＹ０によって選択してタイミン
グジェネレータ６１０に供給する。タイプビットＴＹ０
＝１のときＲＤｏがセレクタ６１４によって選択され、
タイプビットＴＹ０＝０のときＲＤｉがセレクタ６１４
によって選択される。これより明らかなように、ＤＲＡ
Ｍ６はタイプビットＴＹ０の論理値にしたがってオペラ
ンド格納用又は命令格納用に設定される。

【００３６】前記入力ゲート６１５はライトコントロー
ルビットＷＤ０が論理値“１”のとき前記ライト信号Ｗ
Ｒｏをタイミングジェネレータ６１０に出力可能とし、
ライトコントロールビットＷＤ０が論理値“０”のとき
前記ライト信号ＷＲｏの状態とは無関係にその信号のネ
ゲートレベルをタイミングジェネレータ６１０に常時出
力する。前記タイプビットＴＹ０によってＤＲＡＭ６が
命令格納用途に設定されるとき、ライトコントロールビ
ットＷＤ０を論理値“０”に設定すれば、マイクロプロ
セッサ１が暴走したりしたとき、当該ライトコントロー
ルビットＷＤ０が書き換えられない限り、ＤＲＡＭ６が
不所望に書き換えられる虞を防止でき、データ保護に役
立つ。なお、ライトコントロールビットＷＲｏに代えて
前記タイプビットＴＹ０で入力ゲート６１５を制御する
ことも可能である。

【００３７】ＤＲＡＭ６に対する外部からのアクセス要
求は、特に制限されないが、タイミングジェネレータ６
１０がセレクタ６１２を介して入力するアドレス信号の
上位２ビットをデコードして認識する。タイミングジェ
ネレータ６１０は、アクセスを認識すると、クロック信
号ＣＫ０に同期して内部を制御する。クロック信号ＣＫ
０の供給が停止された場合、ＤＲＡＭ６は動作不可能と
される。すなわち、タイミングジェネレータ６１０はク
ロック信号ＣＫ０の変化が一定期間停止された状態を検
出すると、内部回路の入力ノードをハイレベル又はロー
レベルに固定し、回路動作を停止させ、無駄な電力消費
を抑えるスタンバイ状態に制御する。このとき、クロッ
ク信号ＣＫ０の入力回路は動作可能に維持されており、
クロック信号ＣＫ０の変化を再び検出すれば前記スタン
バイ状態を解除して、ＤＲＡＭ６を動作可能な状態に転
ずる。

【００３８】ＤＲＡＭ６はクロック信号ＣＫ０に同期動
作されるところの、所謂シンクロナスＤＲＡＭ若しくは
パイプラインバーストＤＲＡＭとされている。即ち、ア
ドレス信号の伝達経路とデータの伝達経路には夫々図示
を省略するラッチ回路が配置され、バーストリードのよ
うなデータ連続読み出し時には、ラッチ回路間でパイプ
ラインを刻むようにメモリ動作され、メモリ部６０への
アドレス信号の供給からデータ読み出しまでのアクセス
レイテンシを短縮することができる。コントロール部６
１はそのようなバースト動作をサポートするために、前
記アドレス加算器６１６及びアドレスラッチ回路６１７
を有し、セレクタ６１１，６１２を介して外部から供給
されるアドレス信号を先頭アドレスとして、順次アドレ
スを＋４（データ３２ビット分）しながら、所定のバー
スト語数分だけ、内部でアドレスを更新しながら連続ア
クセスできるようになっている。バースト動作時に前記
セレクタ６１２はセレクタ６１１からの先頭アドレスを
入力した後、所定期間だけアドレスラッチ回路６１７の
出力を選択する。

【００３９】ＤＲＡＭ６に対するリフレッシュ動作はリ
フレッシュ要求信号ＲＲＦ０によって指示される。リフ
レッシュ動作が指示されると、タイミングジェネレータ
６１０はセレクタ６１２にアドレスカウンタ６１８の出
力を選択させ、アドレスカウンタ６１８によってリフレ
ッシュアドレスが生成される。リフレッシュ動作時は、
カラム系の動作は抑止され、順次ワード線選択動作によ
ってメモリセルの記憶情報がリフレッシュされる。

【００４０】特に図示はしないがその他のＤＲＡＭ７〜
９は、前記コントロールレジスタ１００から供給される
制御情報が相違される点を除けば、ＤＲＡＭ６と同様に
構成されている。

【００４１】図４にはＤＲＡＭ６〜９に対するリフレッ
シュ要求信号の発生系統とクロック信号の供給系統の一
例が示されている。

【００４２】ＤＲＡＭ６〜９にはクロックパルスジェネ
レータ１１から個々にクロック信号ＣＫ０〜ＣＫ３が供
給される。クロックパルスジェネレータ１１は夫々図示
を省略する発振回路、分周回路、クロック出力回路を有
する。前記コントロールレジスタ１００のイネーブルビ
ットＥＮ０〜ＥＮ３は、クロックパルスジェネレータ１
１に供給され、当該対応するクロック信号のクロック出
力回路を、論理値“１”によって活性化して、論理値
“０”によって非活性化する。クロック出力回路が非活
性化されると、その出力は一定レベルに固定され、これ
によって対応するＤＲＡＭへのクロック信号の供給が停
止される。前述の通り、ＤＲＡＭ６〜９は、クロック信
号ＣＫ０〜ＣＫ３の供給が停止されると、当該ＤＲＡＭ
は動作不可能にされる。したがって、内蔵ＤＲＡＭ６〜
９の全てを用いない制御形態にマイクロプロセッサ１を
適用する場合、不使用ＤＲＡＭによる無駄な電力消費を
削減することができる。

【００４３】ＤＲＡＭコントローラ１０は各ＤＲＡＭ６
〜９のリフレッシュサイクルを管理するためのリフレッ
シュインターバルタイマＲＦＴ０〜ＲＦＴ３を有する。
夫々のリフレッシュインターバルタイマＲＦＴ０〜ＲＦ
Ｔ３のタイムアウト信号がリフレッシュ要求信号ＲＲＦ
０〜ＲＲＦ３としてＤＲＡＭ６〜９に供給される。

【００４４】前記リフレッシュインターバルタイマＲＦ
Ｔ０〜ＲＦＴ３のタイマ動作は前記リフレッシュビット
ＲＦ０〜ＲＦ３によって制御され、その論理値“１”に
よってタイマ動作が可能にされ、論理値“０”によって
タイマ動作を停止する。

【００４５】ＤＲＡＭ６〜９の記憶情報に対するリフレ
ッシュは、メモリセルの蓄積電荷情報が放電によって失
われないように一定間隔（リフレッシュインターバル）
で行われる。そのリフレッシュインターバルは、マイク
ロプロセッサの動作サイクルに対して極めて長いμｓｅ
ｃのような時間である。データ処理内容によってはその
ようなリフレッシュ動作を行わなくてもよい場合があ
る。例えば、ＤＲＡＭを画像データや通信データのバッ
ファ領域として用い、間段なくリード・モディファイ・
ライトのような動作を繰り返す場合、或いは格納したデ
ータを連続してＤＭＡ（Direct Memory Access）転送す
るような場合である。このように、ＤＲＡＭを連続的に
アクセスしながらデータ処理を行う期間が比較的長いと
きは、強制的にリフレッシュ動作を途中に介在させる必
要のない場合がある。このような事情に着目すると、実
質的に不要なリフレッシュ動作をデータ処理の間に介在
させることは、データ処理効率を低下させるばかりでな
く、無駄な電力消費も増えることになる。したがって、
ＣＰＵ２によって選択的に個々のＤＲＡＭ６〜９に対し
てリフレッシュ動作を抑止できるようにすることは、デ
ータ処理効率の向上、並びに低消費電力化に寄与するこ
とができる。特に、この例の場合、リフレッシュ動作の
抑止は、リフレッシュインターバルタイマＲＦＴ０〜Ｒ
ＦＴ３のタイマ動作若しくは計時動作を停止させて実現
するから、当該タイマで無駄な電力が消費されることも
ない。特に上述のイネーブルコントロールとは別にリフ
レッシュコントロールを可能にするのは、ＤＲＡＭをア
クセス可能にしつつリフレッシュ動作を選択的にキャン
セルするためである。

【００４６】図５にはコントロールレジスタ１００によ
るＤＲＡＭ６〜９の機能設定例が示されている。（ａ）
では4個のＤＲＡＭ[0]６〜ＤＲＡＭ[3]９は動作可能に
され（ＥＮ０〜ＥＮ３＝１）、ＤＲＡＭ[0]６及びＤＲ
ＡＭ[2]８が命令格納用に（ＴＹ０＝ＴＹ２＝０）、Ｄ
ＲＡＭ[1]７及びＤＲＡＭ[3]９がオペランド格納用に設
定されている。このとき、命令格納用に機能割り当てさ
れたＤＲＡＭ[0]６及びＤＲＡＭ[2]８に対しては書き込
みが阻止されている（ＷＤ０＝ＷＤ２＝０）。また、全
てのＤＲＡＭ６〜９はリフレッシュ動作が抑止されてい
ない（ＲＦ０〜ＲＦ３＝１）。

【００４７】図5の（ｂ）ではＤＲＡＭ[0]６が命令格納
用に、ＤＲＡＭ[1]７〜ＤＲＡＭ[3]９がオペランド格納
用に設定され、命令格納用に機能割り当てされたＤＲＡ
Ｍ[0]６に対しては書き込みが阻止されている（ＷＤ０
＝０）。また、オペランド格納用に設定された一つのＤ
ＲＡＭ９に対してはリフレッシュ動作が抑止されている
（ＷＤ＝０）。このＤＲＡＭ９は前述の通り連続的にア
クセスされるようなバッファ領域として利用されるから
である。

【００４８】図５の（ｃ）では２個のＤＲＡＭ[0]６，
ＤＲＡＭ[1]７だけが動作可能にされ（ＥＮ０＝ＥＮ１
＝１，ＥＮ２＝ＥＮ３＝０）、ＤＲＡＭ[0]６が命令格
納用に、ＤＲＡＭ[1]７がオペランド格納用に設定され
ている。不使用のＤＲＡＭ８，９に関してはクロック信
号ＣＫ２，ＣＫ３の供給が停止されているので、タイプ
ビットＴＹ２，ＴＹ３及びライトコントロールビットＷ
Ｄ２，ＷＤ３の値は任意（×）でよい。但し、リフレッ
シュコントロールビットＲＦ２，ＲＦ３は“０”に設定
されている。これは、その設定状態において実質的に不
要なリフレッシュインターバルタイマＲＦＴ２，ＲＦＴ
３の動作による電力消費も抑えるためである。

【００４９】図６にはマイクロプロセッサ１のアドレス
マップの一例が示される。Ｅ１は図１の外部ＲＯＭ２２
やマイクロプロセッサ１内部の図示を省略する制御ＲＯ
Ｍが配置される。前記制御ＲＯＭはマイクロプロセッサ
のアーキテクチャーによって必要とされる場合と必要と
されない場合とがある。例えば当該制御ＲＯＭにはＯＳ
（Operating System）が格納されている。Ｅ２はマイク
ロプロセッサ１内部のレジスタマッピング領域などであ
る。Ｅ３は前記ＤＲＡＭ６〜ＤＲＡＭ９のマッピング領
域である。Ｅ４はマイクロプロセッサ１の外部アドレス
空間である。図１の例に従えば、マイクロプロセッサ１
の内蔵ＤＲＡＭ６〜９だけでは不足するメインメモリを
外部ＤＲＡＭ２３で補っており、外部アドレス空間Ｅ４
には当該ＤＲＡＭ２３やその他に必要な周辺回路のアド
レスがマッピングされる。

【００５０】前記ＲＯＭ２２は、命令格納用に指定され
たＤＲＡＭに格納すべきプログラムと、命令格納用に指
定されたＤＲＡＭに前記プログラムを格納するためのイ
ニシャルロードプログラムとの記憶領域Ｅ１０などを有
している。

【００５１】図１のデータ処理システムにおいてマイク
ロプロセッサ１にパワーオンリセット信号ＲＥＳがアサ
ートされると、パワーオンリセット処理の一環として命
令制御部２００はコントロールレジスタ１００の各フィ
ールド１０１〜１０４を全ビット論理値“１”に設定し
て、ＲＯＭ２２に格納されているイニシャルロードプロ
グラムを例えばＤＲＡＭ６に転送する。そして、命令制
御部２００はＤＲＡＭ９を命令格納用に設定し、当該イ
ニシャルロードプログラムを実行してＲＯＭ２２に格納
されているアプリケーションプログラムを例えばＤＲＡ
Ｍ６に転送する。転送終了後、命令制御部２００は、イ
ニシャルロードプログラムによってコントロールレジス
タ１００を例えば図５の（ｂ）に示される様に設定にす
る。これ以降、マイクロプロセッサはＤＲＡＭ６に格納
された命令を実行することができる。尚、前記イニシャ
ルロードプログラムは前記図示を省略する制御ＲＯＭに
格納しておくことも可能である。

【００５２】以上本発明者によってなされた発明を実施
形態に基づいて具体的に説明したが、本発明はそれに限
定されるものではなく、その要旨を逸脱しない範囲にお
いて種々変更可能であることは言うまでもない。

【００５３】例えば、マイクロプロセッサに内蔵された
DＲＡＭの数は４個に限定されず適宜の個数に変更する
ことができる。また、マイクロプロセッサは内部バスと
オペランドバスに分離される構成に限定されない。ま
た、内蔵DＲＡＭに対するアクセス要求の検出はＤＲＡ
Ｍコントローラによって行ってもよい。また、上記の例
ではオペランドキャッシュメモリや命令キャッシュメモ
リを設けていないが、当然キャッシュメモリを含むマイ
クロプロプロセッサにも本発明は適用可能であることは
言うまでもない。また、内蔵ＤＲＡＭに対する動作可能
又は動作停止の制御はクロック信号の供給を停止するか
否かによって制御する構成に限定されず、低消費電力と
いう観点に立てば、ＤＲＡＭ毎に動作電源の供給を停止
するか否かによって制御することも可能である。また、
上記の例において内蔵ＤＲＡＭのメモリ部はシングルポ
ートであるが、これをマルチポート化し、一方のポート
を命令バスに、他方のポートをオペランドバスに接続
し、何れのポートを活性化するかを前記タイプコントロ
ールフィールドの値で制御してもよい。また、本発明に
係るマイクロプロセッサは少なくとも同一半導体基板に
ＣＰＵとＤＲＡＭを内蔵する構成であればよく、その名
称がＤＳＰ（Digital Signal Processor）、データプロ
セッサ、データ処理装置或いはマイクロコンピュータで
あっても、本発明を適用可能であることは言うまでもな
い。

【００５４】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。

【００５５】すなわち、ＣＰＵは個々のＤＲＡＭ毎にリ
フレッシュ動作を選択的にキャンセルできるから、ＤＲ
ＡＭを規則的に連続してアクセスしながらデータ処理を
行う期間がリフレッシュインターバルを超えるような場
合にリフレッシュ動作を必要としないときは、当該ＤＲ
ＡＭのリフレッシュ動作をキャンセルさせれば、当該デ
ータ処理途中にリフレッシュ動作は割り込まず、これに
より、データ処理効率が低下したり実質的に無駄なリフ
レッシュ動作による電力消費が増大するのを抑えること
ができる。

【００５６】ＣＰＵによって個々のＤＲＡＭの用途を命
令又はオペランド格納用にプログラマブルに設定可能に
すると、プログラム規模やデータ量がマイクロプロセッ
サの制御用途に応じて相違されるという事情に対し、内
蔵ＤＲＡＭの用途を種々の制御用途に応じて容易に最適
化させることができ、ＤＲＡＭを内蔵するマイクロプロ
セッサの使い勝手を向上させることができる。特に、そ
のように内蔵ＤＲＡＭの用途をＣＰＵのソフトウェア制
御で可変できるようにした場合、個々のＤＲＡＭ単位で
用途を限定し得るため、上記リフレッシュ動作に付随し
てデータ処理効率が低下したり電力消費が増えるという
点を、ＤＲＡＭの利用形態に応じてユーザが容易に解消
できるようになる。

【００５７】前記コントロールレジスタにイネーブルコ
ントロールフィールドを含めることにより、それに対す
るＣＰＵの設定内容に従って個々のＤＲＡＭの動作停止
又は動作可能を指定することができ、内蔵ＤＲＡＭの全
てを用いない制御用途において不使用ＤＲＡＭによる無
駄な電力消費を削減することができる。

【図面の簡単な説明】

【図１】本発明に係るマイクロプロセッサの一例ブロッ
ク図である。

【図２】マイクロプロセッサに内蔵されたＤＲＡＭの機
能を設定するためのコントロールレジスタの一例フォー
マット図である。

【図３】マイクロプロセッサ内蔵ＤＡＲＭの一例ブロッ
ク図である。

【図４】マイクロプロセッサに内蔵されたＤＲＡＭに対
するリフレッシュ要求信号の発生系統とクロック信号の
供給系統の一例を示すブロック図である。

【図５】コントロールレジスタによる内蔵ＤＲＡＭの機
能設定例を示す説明図である。

【図６】マイクロプロセッサの一例アドレスマップであ
る。

【符号の説明】

１マイクロプロセッサ２ＣＰＵ３プリフェッチキュー４プリフェッチアドレスジェネレータ５ロードストアバッファ６〜９ＤＲＡＭ１０ＤＲＡＭコントローラ１１クロックパルスジェネレータ１３命令アドレスバス１４命令データバス１５オペランドアドレスバス１６オペランドデータバス２２外部ＲＯＭ２３外部ＤＲＡＭ１００コントロールレジスタ１０１イネーブルコントロールフィールド１０２タイプコントロールフィールド１０３リフレッシュコントロールフィールド１０４ライトコントロールフィールド６１１〜６１４セレクタＥＮ０〜ＥＮ３イネーブルビットＴＹ０〜ＴＹ３タイプビットＲＦ０〜ＲＦ３リフレッシュビットＷＤ０〜ＷＤ３ライトコントロールビットＲＦＴ０〜ＲＦＴ３リフレッシュインターバルタイマＲＲＥＦ０〜ＲＲＥＦ３リフレッシュ要求信号ＣＫ０〜ＣＫ３クロック信号

Claims

【特許請求の範囲】

【請求項１】ＣＰＵと、前記ＣＰＵによってアクセス
される複数個のＤＲＡＭとを１個の半導体基板に含んで
成るマイクロプロセッサであって、前記ＣＰＵにより設定される制御情報に従って前記複数
個のＤＲＡＭのリフレッシュ動作を個々に抑止可能なＤ
ＲＡＭコントローラを有するものであることを特徴とす
るマイクロプロセッサ。
【請求項２】前記ＤＲＡＭコントローラは、前記ＣＰ
Ｕによってアクセスされるコントロールレジスタを有
し、前記コントロールレジスタは、個々のＤＲＡＭと一
対一対応でリフレッシュ動作の可否を指定するための制
御情報が設定されるリフレッシュコントロールフィール
ドを含むものであることを特徴とする請求項１記載のマ
イクロプロセッサ。
【請求項３】前記ＤＲＡＭコントローラは、前記個々
のＤＲＡＭに対応してリフレッシュ要求信号を出力する
リフレッシュインターバルタイマを有し、上記リフレッ
シュインターバルタイマは対応するリフレッシュコント
ロールフィールドの内容にタイマ動作を停止することが
定義される場合、対応するＤＲＡＭのリフレッシュ動作
を抑止するものであることを特徴とする請求項２記載の
マイクロプロセッサ。
【請求項４】前記コントロールレジスタは、個々のＤ
ＲＡＭと一対一対応でそのＤＲＡＭに対する動作停止又
は動作可能を指定するためのイネーブルコントロールフ
ィールドを含み、前記DRAMコントローラは前記イネーブ
ルコントロールフィールドの内容に従って個々のＤＲＡ
Ｍの動作停止又は動作可能を指定するものであることを
特徴とする請求項２又は３記載のマイクロプロセッサ。
【請求項５】前記ＤＲＡＭは供給されるクロック信
号に同期してメモリ動作を行い、前記ＤＲＡＭコントローラによって動作停止が指定され
たＤＲＡＭに前記クロック信号の供給を停止し、前記Ｄ
ＲＡＭコントローラによって動作可能が指定されたＤＲ
ＡＭに前記クロック信号を供給するクロックジェネレー
タを有して成るものであることを特徴とする請求項4記
載のマイクロプロセッサ。
【請求項６】前記コントロールレジスタは、個々のＤ
ＲＡＭと一対一対応で前記命令格納用又はオペランド格
納用の指定を行うための制御情報が設定されるタイプコ
ントロールフィールドを有し、前記ＤＲＡＭコントロー
ラは前記タイプコントロールフィールドの内容に従って
前記複数個のＤＲＡＭを個々に命令格納用又はオペラン
ド格納用に指定するものであることを特徴とする請求項
２乃至５の何れか1項記載のマイクロプロセッサ。
【請求項７】前記複数個のＤＲＡＭは、前記ＣＰＵに
よる命令フェッチに利用される命令フェッチバスと、前
記ＣＰＵによるオペランドアクセスに利用されるオペラ
ンドアクセスバスとに夫々が接続され、前記個々のＤＲＡＭは、前記タイプコントロールフィー
ルドの設定内容に従って命令フェッチバスとのインタフ
ェース又はオペランドフェッチバスとのインタフェース
を選択する選択手段を有して成るものであることを特徴
とする請求項6記載のマイクロプロセッサ。
【請求項８】請求項１乃至７の何れか１項に記載のマ
イクロプロセッサと、外部バスを介して前記マイクロプ
ロセッサによってアクセスされる周辺回路とを含んで成
るものであることを特徴とするデータ処理システム。