JPH0863958A - ランダム・アクセス・メモリ・システムおよびランダム・アクセス・メモリ - Google Patents

ランダム・アクセス・メモリ・システムおよびランダム・アクセス・メモリ

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JPH0863958A
JPH0863958A JP7192989A JP19298995A JPH0863958A JP H0863958 A JPH0863958 A JP H0863958A JP 7192989 A JP7192989 A JP 7192989A JP 19298995 A JP19298995 A JP 19298995A JP H0863958 A JPH0863958 A JP H0863958A
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クライブ・エイ・コリンズ
Billy J Knowles
ビリー・ジェイ・ノウルズ
Christine M Desnoyers
クリスティーン・エム・デスノイヤーズ
David B Rolfe
デヴィッド・ビー・ロルフ
Dale E Pontius
デイル・イー・ポンティウス
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Abstract

(57)【要約】 【課題】 ＤＲＡＭのセンスアンプ・レジスタ（ＳＡ
Ｒ）を高速一時記憶装置として使用することにより、同
一半導体チップ上に設けられたプロセッサに、ランダム
・アクセス・メモリへの、およびランダム・アクセス・
メモリからの高速なデータ転送を達成する。 【解決手段】 ＳＡＲ１６は動作フルパワーに維持され
るが、それらが補助するメモリ・アレイは、パワー・ダ
ウンすることができる。更に、各々のＳＡＲはセグメン
ト化され、セグメントは互いに別個にアクセスでき、ア
レイをアクセスすることなく、セグメントからデータを
読出し、およびセグメントにデータを書込むことができ
る。この構成では、アレイのパワー・ダウンは、マイク
ロプロセッサ１２にとって明白であり、常にマイクロプ
ロセッサによりアクセスできるキャッシュとして機能す
るようにＳＡＲはアクセスされる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、ランダム・アクセ
ス・メモリ、特に、１個の半導体チップ上に複数のマイ
クロプロセッサで作製されたメモリに関する。
【０００２】
【従来の技術】今日の高密度のダイナミック・ランダム
・アクセス・メモリ（ＤＲＡＭ）においては、メモリ・
セルは、複数の小さいアレイで構成される。これらのア
レイの各々は、そのセンスアンプに関連したそれ自身の
ラッチの組を有する。センスアンプ・レジスタ（ＳＡ
Ｒ）と呼ばれるこれら複数組のラッチは、１回のアクセ
スで、複数のメモリ・セルをアクセスするために使用さ
れる。このようなシステムにおいては、パワーを節約す
るために、現在使用されていないアレイ、およびそれに
関連するアクセス回路を、データの読出しあるいは書込
みが不可能なレベルにパワー・ダウンさせることは一般
的である。このパワー・ダウンの結果、メモリの平均ア
クセス時間が増大する。というのは、アクセスされる
と、データがアレイから読出されるか、あるいはアレイ
に書込まれる前に、パワー・ダウンされたアレイをパワ
ー・バックアップしなければならないからである。
【０００３】１９９０年４月１８日に出願された米国特
許出願第５１０，８９８号明細書“Ｉｎｔｅｇｒａｔｅ
ｄ Ｃｉｒｃｕｉｔ Ｉ／Ｏ Ｕｓｉｎｇ ａ Ｈｉｇ
ｈＰｅｒｆｏｒｍａｎｃｅ Ｂｕｓ Ｉｎｔｅｒｆａｃ
ｅ”において、パワー・ダウンされたアレイのセンスア
ンプあるいは出力ラッチを選択的にプリチャージするこ
とにより、これらのセンスアンプおよび／またはラッチ
は、センスアンプあるいはラッチに保持された以前のフ
ェッチからのデータを、プロセッサによりアクセスする
ことができる“ｐｏｏｒ ｍａｎ’ｓ ｃａｃｈｅ”と
呼ばれているものに使用することができるということを
提案している。
【０００４】１９９２年５月２２日に出願された米国特
許出願第０７／８８７，６３０号明細書“Ａｄｖａｎｃ
ｅｄ Ｐａｒａｌｌｅｌ Ａｒｒａｙ ｐｒｏｃｅｓｓ
ｏｒ”においては、比較的大きなレジスタ・セットは、
マイクロプロセッサとこのプロセッサ・チップ上のメモ
リ・アレイとの間のデータ転送における高速一時記憶装
置のためのキャッシュとして使用される。これらのレジ
スタは、半導体チップのかなりの領域を使っている。
【０００５】
【発明が解決しようとする課題】したがって、本発明の
目的は、同一半導体チップ上に設けられたプロセッサ
に、ランダム・アクセス・メモリへの、およびランダム
・アクセス・メモリからの高速なデータ転送を与えるこ
とである。
【０００６】本発明の他の目的は、ランダム・アクセス
・メモリ・アレイ自身に記憶されたデータのアクセスと
は独立して、ランダム・アクセス・メモリのためのＳＡ
Ｒにデータをプロセッサがアクセスするのを可能にする
ことである。
【０００７】
【課題を解決するための手段】本発明によれば、このよ
うな分離レジスタ・セットの使用は避けられる。これら
分離レジスタ・セットの代りに、ＤＲＡＭのセンスアン
プ・レジスタ（ＳＡＲ）を高速一時記憶装置として使用
する。ＳＡＲは動作フルパワーに維持されるが、それら
が補助するメモリ・アレイは、パワー・ダウンすること
ができる。更に、各々のＳＡＲはセグメント化され、セ
グメントは互いに別個にアクセスでき、アレイをアクセ
スすることなく、セグメントからデータを読出し、およ
びセグメントにデータを書込むことができる。この構成
では、アレイのパワー・ダウンは、マイクロプロセッサ
にとって明白であり、常にマイクロプロセッサによりア
クセスできるキャッシュとして機能するようにＳＡＲは
アクセスされる。ランダム・アクセス・メモリに使用さ
れるアレイが多くなり、個々にアクセスできるセグメン
トの数が多くなるほど、設けられるキャッシュは深くな
る。
【０００８】半導体チップ上にプロセッサと共に設けら
れているダイナミック・ランダム・アクセス・メモリ
（ＤＲＡＭ）のアレイを補助するセンスアンプ・レジス
タ（ＳＡＲ）をフルパワーに維持し、アクセスされてい
ないアレイをパワーダウンして、パワーを節約する。Ｄ
ＲＡＭに対するアクセス回路は、各ＳＡＲのワード長セ
グメントのプロセッサによるアクセスを可能にする。そ
の結果、ＳＡＲはプロセッサのための読取り／書込みキ
ャッシュとして機能する。
【０００９】
【発明の実施の形態】図１において、ダイナミック・ラ
ンダム・アクセス・メモリ（ＤＲＡＭ）１０は、Ｍ個の
分離アレイＳＡ0 〜ＳＡj-1 で構成されたメモリの記憶
セルを有する。各々のアレイは、Ｎ個の記憶セルを含む
行をＭ行有している。図において、ＤＲＡＭの最初のア
レイＳＡ0 は全体が示され、中間のアレイおよび最後の
アレイＳＡj-1 は一部が見える平板および点により表さ
れている。チップ上のアレイＳＡ0 〜ＳＡj-1 ，プロセ
ッサ１２，行デコーダ１４，センスアンプ・レジスタ１
６，クロック発生器１８，アドレス・バッファ２０，お
よび他の論理回路は全てよく知られており、本発明を理
解するために必要な程度のみ説明する。
【００１０】パワーを節約するために、使用しないアレ
イはパワー・ダウンされる（異なる時刻に異なるＤＲＡ
Ｍ）が、記憶アドレス・レジスタ１６は常にパワー・ア
ップされている。これは、プロセッサ１２がＤＲＡＭ１
０のＳＡＲのデータをアクセスすることができ、この場
合にそのデータを含むＤＲＡＭ１０の特定のアレイがパ
ワー・ダウン状態にあるか否かを考慮する必要がないよ
うにするためである。
【００１１】独立のアクセスは、セレクタ回路２６およ
びルータ回路２８によりＳＡＲ１６に与えられる。ルー
タ回路２８は、読出しあるいは書込みのために、全ての
ＳＡＲアレイから１個のアレイのＳＡＲを選択するため
にある。セレクタ回路２６は、互いに独立にＳＡＲのセ
グメントの選択を可能にするためにある。これにより、
データを、プロセッサにより要求されるように、１個の
セグメント，複数のセグメント，あるいはすべてのＳＡ
Ｒで入力あるいは変更することができる。ルータ回路お
よびセレクタ回路は各々２組ある。一方の組は、プロセ
ッサ１２の出力マルチプレクサ（ＭＵＸ ＯＵＴ）から
ＳＡＲにデータを入力するためにあり、他方の組は、Ｓ
ＡＲに記憶されたデータを、プロセッサのＡおよびＢの
マルチプレクサ（ＭＵＸ ＡおよびＭＵＸ Ｂ）に供給
するためにある。
【００１２】セレクタ回路，ルータ回路およびそれらの
動作は、図２により最も理解することができる。図２に
示したように、各々のアレイ・セグメントＳＡj-n は、
Ｎデータ・ビットのＭページを各々記憶するためにＭ×
Ｎビットに構成される。この場合、各ページは異なる行
の記憶セルに記憶される。ＤＲＡＭのための行デコーダ
１４は、各々のアクセスで１個のアレイ内の１行を選択
する。データ・ビット列を、そのアクセスの間に、行に
入力するか、あるいは行から読出すことができる。アレ
イＳＡj-n の行に入力されると、あるいは行から読出さ
れると、データ・ビット列はアレイＳＡj-n に対するＳ
ＡＲj-n を通過する。行の各ビット位置に対し、ＳＡＲ
j-n には１つのステージがある。
【００１３】一度にアクセスされるのは１行のデータ・
セルのみであるので、その行のデータ・ビット列は、全
体として１ページのデータと呼ばれる。１ページのデー
タ・ビットは多数のデータ・ワードで構成される。例え
ば、１ページが２５６個の８ビット・バイトを含むなら
ば、それは８個の３２ワード（１ワードは８バイト）に
分割することができる。セレクタ回路２６およびルータ
回路２８は、それぞれ組に構成され、ページの個々のデ
ータ・ワードの読出しおよび書込みのために、レジスタ
・アドレス・ワード（ＲＡＷ）がそれら回路の組を選択
的にアクセスするのを可能にする。この例においては、
これは、ＳＡＲに記憶されたページの各々８バイト・ワ
ードを、セレクタ回路２６およびルータ回路２８によ
り、ＳＡＲに記憶されたデータを読出すかあるいは変更
するために、個々に選択できることを意味する。したが
って、ＳＡＲ１６は、プロセッサ１２に対するキャッシ
ュとして働く。プロセッサでは、あたかも全メモリ・ア
クセスを実行する分離キャッシュがあるかのように、ア
レイＳＡj-n の最後にアクセスされたページの全部ある
いは一部を、全メモリ・アクセスを実行することなく得
られる、あるいは変更することができる。このために、
クロック発生器１８は、ＳＡＲのデータをアレイ・セグ
メントをアクセスすることなく得ることができるよう
に、活性化できるレジスタ・アドレス・ストローブおよ
びメモリ・アドレス・ストローブ（各々、ＲＡＳおよび
ＣＡＳ）を供給する。
【００１４】データは、ＤＲＡＭ１０にプロセッサ・デ
ータ・ワード（ＰＤＷ）で記憶される。図３に示される
ように、ＰＤＷはデータ・ビット，メモリ・アドレス・
ビット，プロセス制御ワード，およびＰＤＷに記憶され
た全ての情報を保護するＥＣＣビットを含む。
【００１５】図１および図４において、ＤＲＡＭをアク
セスするために使用されるメモリ・アドレス・ビット３
２は、デコーダ３６およびアドレス・ジェネレータ３８
により、命令レジスタ３４に記憶されたＰＤＷから分離
される。発生アドレス・ビットは、メモリ・アクセス・
ワード（ＭＡＷ）およびレジスタ・アドレス・ワード
（ＲＡＷ）を含む。ＲＡＷは、所望のページを含むアレ
イのＳＡＲj-n のアドレス・ビットを含む。これらは、
ＲＡＷデコーダ３９に送られ、ＳＡＲj-n を選択するた
めに、適切なセレクタ・ステージおよびルータ・ステー
ジを活性化する。
【００１６】ＭＡＷの低次のｍビット、すなわちビット
Ａ0 〜Ａi は、ＤＲＡＭの行アドレス・ビットである。
これらの低次ビットは、アドレス・バッファ２０によ
り、所望のページを含むアレイのデコードされた行ｊ−
ｎを含む行デコーダ１４の各々に供給され、ＤＲＡＭ１
０のｊ個のアレイ・セグメントの各々のＭ行の１つを選
択する。ＭＡＷはまた、クロック発生器１８に供給する
３個の付加ビット、すなわちビットＡi+1 〜Ａi+3 を含
む。これらのビットは、行アドレス・ストローブ（ＲＡ
Ｓ），列アドレス・ストローブ（ＣＡＳ），および読出
し書込みビットＲ／Ｗである。ＣＡＳおよびＲＡＳビッ
トは、アレイおよびＳＡＲにそれぞれアクセスするタイ
ミングを決定し、Ｒ／Ｗビットは、データがＳＡＲある
いはＤＲＡＭから読出されるべきか、あるいは書込まれ
るべきかを決定する。Ｒ／Ｗビットは、ＳＡＲj-n にデ
ータを書込むか、あるいはＳＡＲj-n からデータを読出
すために、ルータおよびセレクタ回路セットＤＩあるい
はＤＯの適切な一方を選択する。Ｒ／Ｗが“０”である
とき、それは読出し動作であり、ＤＯセットが選択され
る。Ｒ／Ｗが“１”であるとき、それは書込み動作であ
り、ＤＩセットが選択される。
【００１７】ＰＤＷのアドレス・ビットは、ＳＡＲディ
レクトリ４２のアドレス・ビットと比較される（ステッ
プ４０）。アドレス・ビットのこの比較が一致すると、
ＲＡＳストローブが発生され（ステップ４２）、要求さ
れたＳＡＲをレジスタ・アドレス・ワード（ＲＡＷ）を
用いて直接アクセスする（ステップ４４）のを可能にす
る。次に、ＲＡＳを付勢し、およびＲＡＷを使用してＳ
Ａj-n を選択することにより、データを直接ＳＡＲj-n
に書込むか、あるいはＳＡＲj-n から読出すことができ
る（ステップ４６）（行デコーダｊ−ｎを介して最初に
アレイＳＡj-nをアクセスすることなしに）。
【００１８】要求されたＰＤＷのアドレスが、比較（ス
テップ４０）によりＳＡＲディレクトリ内に見つけられ
ないならば、動作が読出し動作であるか、あるいは書込
み動作であるかが決定される。読出し動作であれば、Ｃ
ＡＳが発生され（ステップ５０）、メモリ・アドレス・
ワード（ＭＡＷ）は所望のＰＤＷを含むページをＳＡＲ
に読出すために使用される（ステップ５２）。ＳＡＲで
は、ＲＡＳを付勢する（ステップ５４）ことにより、お
よびＲＡＷを使用してＳＡＲj-n の適切なセグメントを
選択することにより、以前と同様にアクセスされる。ペ
ージが一旦ＳＡＲに存在すると、それは、同一のアレイ
からの異なるページを含む次の読出しあるいは書込み動
作まで、ＳＡＲに保持される。ＳＡＲにおいて、ページ
は将来の要求の際に、プロセッサによるアクセスに対し
利用できる。書込み動作が実行されるならば、あたかも
ＰＤＷがＳＡＲにあるかのように、ＲＡＳは付勢され
（ステップ５８）、ＳＡＲは選択される（ステップ６
０）。書込み動作は、選択されたページが最初にＳＡＲ
に存在したか否かにかかわらず、アレイへのデータの後
のエントリを常に必要とする。
【００１９】要約すると、プロセッサによるＰＤＷ要求
は、命令レジスタ３４にロードされる。命令レジスタ３
４は、前述したように、ＭＡＷおよびＲＡＷアドレスを
発生するアドレス発生器３８に、ＰＤＷのアドレス部分
が一度にロードされる先入れ先出しレジスタである。Ｐ
ＤＷのアドレス・ビットは、ＳＡＲディレクトリ４２に
記憶された対応するビットと比較され、要求された情報
がＳＡＲの１つに記憶されているかどうかを決定する。
要求された情報がＳＡＲ１６にあるならば、アレイはバ
イパスされ、出力バッファは、読出しおよび書込みのた
めにＲＡＷで直接アクセスされる。アドレスがＲＡＷに
ないならば、アレイおよびＳＡＲは普通にアクセスされ
る。
【００２０】ＤＲＡＭメモリのＳＡＲ１６に保持され
た、以前にアクセスされたデータ・ページが、ＤＲＡＭ
のアレイのアクセスとは独立にアクセスすることができ
るということが、本発明の上述の実施例からわかる。こ
の実施例において多数の変形を行うことができる。例え
ば、半導体チップ上には１つ以上のプロセッサを設ける
ことができる。この場合には、ＤＲＡＭ１０は、各部分
がプロセッサの１つにより排他的にアクセスされる別個
の部分に分割される。他の変形は、ページ・サイズを増
大するために、同時に２つ以上のＳＡＲをアクセスする
ことである。したがって、本発明は開示された特定の実
施例に限定されることなく、本発明の趣旨および範囲に
基づいて解釈されるべきことが理解されるであろう。
【００２１】まとめとして、本発明の構成に関して以下
の事項を開示する。 （１）プロセッサによるアクセスに対し、各々Ｎビット
列にデータを記憶するランダム・アクセス・メモリ・シ
ステムであって、このメモリ・システム内のアレイが、
パワーを節約するために周期的にパワー・ダウンされ
る、ランダム・アクセス・メモリ・システムにおいて、 ａ）Ｎビット・データ列に各々データを記憶するＭ個の
メモリ・アレイを備え、前記メモリ・アレイは、それら
がアクセスされない期間中、パワー・ダウンされ、 ｂ）Ｍ個のセンスアンプ・レジスタを備え、前記メモリ
・アレイの各々に接続された１個のセンスアンプ・レジ
スタは、前記プロセッサによる前記メモリ・システムの
各々のアクセスに対し、１個の前記Ｎビット・データ列
を記憶しあるいは読出し、各センスアンプ・レジスタは
動作フルパワーに維持されるが、センスアンプ・レジス
タが接続されるメモリ・アレイはパワー・ダウンされ、 ｃ）前記メモリ・システムのＭ個のメモリ・アレイのい
ずれがパワー・ダウンされるか否かにかかわらず、以前
のメモリ・アクセスの際に要求されたデータを前記プロ
セッサがアクセスすることができる高速バッファ・メモ
リを前記センスアンプ・レジスタが形成するように、互
いに別個に前記センスアンプ・レジスタをアクセスする
アクセス手段を備える、ことを特徴とするランダム・ア
クセス・メモリ・システム。 （２）上記（１）に記載のランダム・アクセス・メモリ
・システムにおいて、前記Ｍ個のセンスアンプ・レジス
タは、それぞれ複数のセグメントに分割され、各セグメ
ントは、特定のセンスアンプ・レジスタの他のセグメン
トとは別個に読出しおよび書込みのためにアドレスでき
る、ことを特徴とするランダム・アクセス・メモリ・シ
ステム。 （３）同一半導体チップ上のプロセッサによるアクセス
のために、Ｎビット・データ列にデータを記憶する複数
のランダム・アクセス・メモリ・アレイよりなるランダ
ム・アクセス・メモリにおいて、 ａ）前記Ｎビット・データ列に各々データを記憶するＭ
個のメモリ・アレイと、 ｂ）各々がＮビット位置を有するＭ個のセンスアンプ・
レジスタとを備え、前記メモリ・アレイの各々に接続さ
れた１個のセンスアンプ・レジスタは、前記プロセッサ
によるアクセス時に、メモリ・アレイに書込まれるか、
あるいはメモリ・アレイから読出される複数のデータ・
ワードに分割されたＮデータ・ビット列を記憶し、 ｃ）メモリ・アレイを最初にアクセスすることなく、前
記センスアンプ・レジスタへのデータの読出しおよび書
込みのために、前記センスアンプ・レジスタをアクセス
するためのプロセッサへのアドレス手段と、 ｄ）前記センスアンプ・レジスタが前記プロセッサのた
めのキャッシュとして機能するように、互いに独立に前
記センスアンプ・レジスタに、および前記センスアンプ
・レジスタからデータを読出すために、前記センスアン
プ・レジスタをアクセスするためのプロセッサへのアク
セス手段とを備える、ことを特徴とするランダム・アク
セス・メモリ。 （４）上記（３）に記載のランダム・アクセス・メモリ
において、前記アクセス手段は、 ｅ）データ列のワードを、前記データ列の他のワードと
は独立にアクセスすることができるように、或るセンス
アンプ・レジスタの他のレジスタ・ステージとは独立に
各センスアンプ・レジスタのレジスタ・ステージをアク
セスする手段、を有することを特徴とするランダム・ア
クセス・メモリ。 （５）上記（４）に記載のランダム・アクセス・メモリ
において、前記アクセス手段は、 ｆ）前記ランダム・アクセス・メモリの記憶アドレス・
レジスタに存在するデータ・ビット列のアドレスを直接
記憶する記憶アドレス・レジスタと、 ｇ）前記ランダム・アクセス・メモリに書込まれ、およ
びランダム・アクセス・メモリから読出されるワードの
アドレス・ビットを、記憶アクセス・レジスタに存在す
るワードのアドレス・ビットと比較する比較手段と、を
有することを特徴とするランダム・アクセス・メモリ。 （６）上記（５）に記載のランダム・アクセス・メモリ
において、前記アドレス手段は、 ｈ）前記比較に応じて、前記ワードが前記記憶アクセス
・レジスタに存在するとき、読出しおよび書込みに対
し、前記ワードを直接アクセスするために、前記センス
アンプ・レジスタをアドレスする選択手段を、有するこ
とを特徴とするランダム・アクセス・メモリ。 （７）上記（６）に記載のランダム・アクセス・メモリ
において、 ｉ）前記メモリ・アレイは、エネルギーを節約するため
に周期的にパワー・ダウンされ、 ｊ）前記センスアンプ・レジスタはフルパワーに維持さ
れ、それに関連するメモリ・アレイはパワー・ダウンさ
れる、ことを特徴とするランダム・アクセス・メモリ。 （８）ａ）複数のデータ・ビットを記憶する記憶アレイ
を備え、前記記憶アレイは、少なくとも２個のセグメン
トを持つように構成され、各セグメントのデータ・セル
は行および列で構成され、 ｂ）前記記憶アレイに接続され、集合的にあるいは個別
に各記憶アレイをアドレスし、および前記記憶アレイに
書込み、あるいは前記記憶アレイからフェッチするため
に、各記憶アレイ内のデータ・ビットの同一あるいは異
なる所望の行をアドレスするアドレス手段と、 ｃ）前記各記憶アレイに接続され、前記記憶アレイ内の
データ・ビットを検出する複数のセンスアンプと、 ｄ）前記センスアンプに接続され、前記記憶アレイ内の
データ・ビットの前記所望の行に書込みあるいは所望の
行からフェッチされたデータ・ビットを記憶する複数の
センスアンプ・レジスタと、 ｅ）前記記憶アレイのセグメントの数に相当する複数グ
ループの前記センスアンプとセンスアンプ・レジスタ
と、 ｆ）前記記憶アレイに書込みあるいは前記記憶アレイか
らフェッチされた各セグメントからデータ・ビットの最
終行を保持する保持手段を有する前記センスアンプ・レ
ジスタに接続された制御手段と、 ｇ）他のセグメントの前記センスアンプ・レジスタか
ら、集合的にあるいは個別的に各セグメントに相当する
前記センスアンプ・レジスタを活性化あるいは非活性化
する活性化手段を有する前記センスアンプ・レジスタに
接続された制御手段と、 ｈ）前記アドレス手段に接続され、前記グループのセン
スアンプ・レジスタ内の前記データ・ビットから一部あ
るいは全部を選択する制御手段と、 ｉ）前記アドレス手段に接続され、前記センスアンプ・
レジスタ内のデータ・ビットの行のアドレスを、前記記
憶手段からフェッチされるデータ・ビットの行のアドレ
スと比較する制御手段と、 ｊ）前記制御手段および前記センスアンプ・レジスタに
接続され、前記センスアンプ・レジスタ内のデータ・ビ
ットの行が、前記記憶アレイからフェッチされるデータ
・ビットの行と同じアドレスを有し、前記記憶アレイが
アクセスされないときに、前記センスアンプ・レジスタ
に記憶されたデータ・ビットを出力する出力手段と、 ｋ）前記制御手段および前記グループのセンスアンプ・
レジスタに接続され、前記グループのセンスアンプ・レ
ジスタに記憶された前記データ・ビットの一部あるいは
全部が、前記グループのセンスアンプ・レジスタに書込
まれるかあるいは前記グループのセンスアンプ・レジス
タからフェッチされるのを可能にする出力手段と、 ｌ）前記制御手段および前記グループのセンスアンプ・
レジスタに接続され、一部のグループあるいは全部のグ
ループのセンスアンプ・レジスタに記憶されたデータ・
ビットの一部あるいは全部が、集合的にあるいは個別
に、前記グループのセンスアンプ・レジスタに書込まれ
るかあるいは前記グループのセンスアンプ・レジスタか
らフェッチされるのを可能にする出力手段とを備える、
ことを特徴とするメモリ・デバイス。
【００２２】
【発明の効果】本発明によれば、同一の半導体チップ上
に設けられたプロセッサに、ランダム・アクセス・メモ
リへの、およびランダム・アクセス・メモリからの高速
なデータ転送を与えることが可能になり、また、ランダ
ム・アクセス・メモリ・アレイ自身に記憶されたデータ
のアクセスとは独立して、ランダム・アクセス・メモリ
のためのＳＡＲにデータをプロセッサがアクセスするこ
とが可能になる。
【図面の簡単な説明】
【図１】プロセッサおよびランダム・アクセス・メモリ
を含む半導体チップ上の論理エレメントのブロック図で
ある。
【図２】図１のランダム・アクセス・メモリの１つのア
レイ内のＳＡＲをアクセスする論理回路を示すブロック
図である。
【図３】プロセッサ・データ・ワード（ＰＤＷ）のレイ
アウトである。
【図４】図１のメモリのためのメモリ制御論理回路動作
を説明するフロー図である。
【符号の説明】
１０ ダイナミック・ランダム・アクセス・メモリ（Ｄ
ＲＡＭ） １２ プロセッサ １４ 行デコーダ １６ センスアンプ・レジスタ（ＳＡＲ） １８ クロック発生器 ２０ アドレス・バッファ ２６ セレクタ回路 ２８ ルータ回路 ３２ メモリ・アドレス・ビット ３４ 命令レジスタ ３６ デコーダ ３８ アドレス・ジェネレータ ３９ ＲＡＷデコーダ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ビリー・ジェイ・ノウルズ アメリカ合衆国 ニューヨーク州 キング ストン ハーレイ アヴェニュー 72 (72)発明者 クリスティーン・エム・デスノイヤーズ アメリカ合衆国 ニューヨーク州 パイン ブッシュ アッパー マウンテン ロー ド 858 (72)発明者 デヴィッド・ビー・ロルフ アメリカ合衆国 ニューヨーク州 ウエス ト ハーレイ ボックス 215エイ（番地 なし) (72)発明者 デイル・イー・ポンティウス アメリカ合衆国 バーモント州 コルチェ スター バーバラ テラス ４

Claims (8)

    【特許請求の範囲】
  1. 【請求項１】プロセッサによるアクセスに対し、各々Ｎ
    ビット列にデータを記憶するランダム・アクセス・メモ
    リ・システムであって、このメモリ・システム内のアレ
    イが、パワーを節約するために周期的にパワー・ダウン
    される、ランダム・アクセス・メモリ・システムにおい
    て、 ａ）Ｎビット・データ列に各々データを記憶するＭ個の
    メモリ・アレイを備え、前記メモリ・アレイは、それら
    がアクセスされない期間中、パワー・ダウンされ、 ｂ）Ｍ個のセンスアンプ・レジスタを備え、前記メモリ
    ・アレイの各々に接続された１個のセンスアンプ・レジ
    スタは、前記プロセッサによる前記メモリ・システムの
    各々のアクセスに対し、１個の前記Ｎビット・データ列
    を記憶しあるいは読出し、各センスアンプ・レジスタは
    動作フルパワーに維持されるが、センスアンプ・レジス
    タが接続されるメモリ・アレイはパワー・ダウンされ、 ｃ）前記メモリ・システムのＭ個のメモリ・アレイのい
    ずれがパワー・ダウンされるか否かにかかわらず、以前
    のメモリ・アクセスの際に要求されたデータを前記プロ
    セッサがアクセスすることができる高速バッファ・メモ
    リを前記センスアンプ・レジスタが形成するように、互
    いに別個に前記センスアンプ・レジスタをアクセスする
    アクセス手段を備える、ことを特徴とするランダム・ア
    クセス・メモリ・システム。
  2. 【請求項２】請求項１記載のランダム・アクセス・メモ
    リ・システムにおいて、前記Ｍ個のセンスアンプ・レジ
    スタは、それぞれ複数のセグメントに分割され、各セグ
    メントは、特定のセンスアンプ・レジスタの他のセグメ
    ントとは別個に読出しおよび書込みのためにアドレスで
    きる、ことを特徴とするランダム・アクセス・メモリ・
    システム。
  3. 【請求項３】同一半導体チップ上のプロセッサによるア
    クセスのために、Ｎビット・データ列にデータを記憶す
    る複数のランダム・アクセス・メモリ・アレイよりなる
    ランダム・アクセス・メモリにおいて、 ａ）前記Ｎビット・データ列に各々データを記憶するＭ
    個のメモリ・アレイと、 ｂ）各々がＮビット位置を有するＭ個のセンスアンプ・
    レジスタとを備え、前記メモリ・アレイの各々に接続さ
    れた１個のセンスアンプ・レジスタは、前記プロセッサ
    によるアクセス時に、メモリ・アレイに書込まれるか、
    あるいはメモリ・アレイから読出される複数のデータ・
    ワードに分割されたＮデータ・ビット列を記憶し、 ｃ）メモリ・アレイを最初にアクセスすることなく、前
    記センスアンプ・レジスタへのデータの読出しおよび書
    込みのために、前記センスアンプ・レジスタをアクセス
    するためのプロセッサへのアドレス手段と、 ｄ）前記センスアンプ・レジスタが前記プロセッサのた
    めのキャッシュとして機能するように、互いに独立に前
    記センスアンプ・レジスタに、および前記センスアンプ
    ・レジスタからデータを読出すために、前記センスアン
    プ・レジスタをアクセスするためのプロセッサへのアク
    セス手段とを備える、ことを特徴とするランダム・アク
    セス・メモリ。
  4. 【請求項４】請求項３記載のランダム・アクセス・メモ
    リにおいて、前記アクセス手段は、 ｅ）データ列のワードを、前記データ列の他のワードと
    は独立にアクセスすることができるように、或るセンス
    アンプ・レジスタの他のレジスタ・ステージとは独立に
    各センスアンプ・レジスタのレジスタ・ステージをアク
    セスする手段、を有することを特徴とするランダム・ア
    クセス・メモリ。
  5. 【請求項５】請求項４記載のランダム・アクセス・メモ
    リにおいて、前記アクセス手段は、 ｆ）前記ランダム・アクセス・メモリの記憶アドレス・
    レジスタに存在するデータ・ビット列のアドレスを直接
    記憶する記憶アドレス・レジスタと、 ｇ）前記ランダム・アクセス・メモリに書込まれ、およ
    びランダム・アクセス・メモリから読出されるワードの
    アドレス・ビットを、記憶アクセス・レジスタに存在す
    るワードのアドレス・ビットと比較する比較手段と、を
    有することを特徴とするランダム・アクセス・メモリ。
  6. 【請求項６】請求項５記載のランダム・アクセス・メモ
    リにおいて、前記アドレス手段は、 ｈ）前記比較に応じて、前記ワードが前記記憶アクセス
    ・レジスタに存在するとき、読出しおよび書込みに対
    し、前記ワードを直接アクセスするために、前記センス
    アンプ・レジスタをアドレスする選択手段を、有するこ
    とを特徴とするランダム・アクセス・メモリ。
  7. 【請求項７】請求項６記載のランダム・アクセス・メモ
    リにおいて、 ｉ）前記メモリ・アレイは、エネルギーを節約するため
    に周期的にパワー・ダウンされ、 ｊ）前記センスアンプ・レジスタはフルパワーに維持さ
    れ、それに関連するメモリ・アレイはパワー・ダウンさ
    れる、ことを特徴とするランダム・アクセス・メモリ。
  8. 【請求項８】ａ）複数のデータ・ビットを記憶する記憶
    アレイを備え、前記記憶アレイは、少なくとも２個のセ
    グメントを持つように構成され、各セグメントのデータ
    ・セルは行および列で構成され、 ｂ）前記記憶アレイに接続され、集合的にあるいは個別
    に各記憶アレイをアドレスし、および前記記憶アレイに
    書込み、あるいは前記記憶アレイからフェッチするため
    に、各記憶アレイ内のデータ・ビットの同一あるいは異
    なる所望の行をアドレスするアドレス手段と、 ｃ）前記各記憶アレイに接続され、前記記憶アレイ内の
    データ・ビットを検出する複数のセンスアンプと、 ｄ）前記センスアンプに接続され、前記記憶アレイ内の
    データ・ビットの前記所望の行に書込みあるいは所望の
    行からフェッチされたデータ・ビットを記憶する複数の
    センスアンプ・レジスタと、 ｅ）前記記憶アレイのセグメントの数に相当する複数グ
    ループの前記センスアンプとセンスアンプ・レジスタ
    と、 ｆ）前記記憶アレイに書込みあるいは前記記憶アレイか
    らフェッチされた各セグメントからデータ・ビットの最
    終行を保持する保持手段を有する前記センスアンプ・レ
    ジスタに接続された制御手段と、 ｇ）他のセグメントの前記センスアンプ・レジスタか
    ら、集合的にあるいは個別的に各セグメントに相当する
    前記センスアンプ・レジスタを活性化あるいは非活性化
    する活性化手段を有する前記センスアンプ・レジスタに
    接続された制御手段と、 ｈ）前記アドレス手段に接続され、前記グループのセン
    スアンプ・レジスタ内の前記データ・ビットから一部あ
    るいは全部を選択する制御手段と、 ｉ）前記アドレス手段に接続され、前記センスアンプ・
    レジスタ内のデータ・ビットの行のアドレスを、前記記
    憶手段からフェッチされるデータ・ビットの行のアドレ
    スと比較する制御手段と、 ｊ）前記制御手段および前記センスアンプ・レジスタに
    接続され、前記センスアンプ・レジスタ内のデータ・ビ
    ットの行が、前記記憶アレイからフェッチされるデータ
    ・ビットの行と同じアドレスを有し、前記記憶アレイが
    アクセスされないときに、前記センスアンプ・レジスタ
    に記憶されたデータ・ビットを出力する出力手段と、 ｋ）前記制御手段および前記グループのセンスアンプ・
    レジスタに接続され、前記グループのセンスアンプ・レ
    ジスタに記憶された前記データ・ビットの一部あるいは
    全部が、前記グループのセンスアンプ・レジスタに書込
    まれるかあるいは前記グループのセンスアンプ・レジス
    タからフェッチされるのを可能にする出力手段と、 ｌ）前記制御手段および前記グループのセンスアンプ・
    レジスタに接続され、一部のグループあるいは全部のグ
    ループのセンスアンプ・レジスタに記憶されたデータ・
    ビットの一部あるいは全部が、集合的にあるいは個別
    に、前記グループのセンスアンプ・レジスタに書込まれ
    るかあるいは前記グループのセンスアンプ・レジスタか
    らフェッチされるのを可能にする出力手段とを備える、
    ことを特徴とするメモリ・デバイス。
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