JPH0362144A

JPH0362144A - 情報処理システムのメモリアクセスを速くする方法及びこの方法を実施するためのシステム

Info

Publication number: JPH0362144A
Application number: JP2099156A
Authority: JP
Inventors: Laurent Ducousso; ローラン　デュクゥソ; Philippe Vallet; フィリップ　ヴァレ
Original assignee: Bull SA
Current assignee: Bull SA
Priority date: 1989-04-13
Filing date: 1990-04-13
Publication date: 1991-03-18
Also published as: US5218687A; JPH0529945B2; EP0392932A1; FR2645986B1; EP0392932B1; DE69010739D1; FR2645986A1; DE69010739T2; ES2060090T3

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】産業上の利用分野本発明は、情報処理システムの分野に関するものであり
、特に、これらのシステムの主記憶装置中に記憶された
情報へのアクセスの加速に関するものである。

情報処理システムの中央サブシステムは、通常、３種の
装置を備える。すなわち、プロセッサ、主記憶装置を形
成するメモリモジュール及び入力−出力コントローラで
ある。従来、プロセッサは、バスを介して、メモリモジ
ュールと接続する。このバスによってプロセッサと主記
憶装置間のアドレッシングとデータ転送を行うことがで
きる。プログラム命令を実施するためには、そのオペラ
ンドを主記憶装置中に探索しなければならない。連続し
たプログラム命令を実行する場合も同様である。多重プ
ログラミングで作動するシステムの場合、メモリはプロ
グラム間での多重化を可能にするように分割されなけれ
ばならない。そのためには、通常、ページング技術と組
み合わせた仮想アドレッシングを使用する。このページ
ング技術とは、アドレス可能な空間、すなわち、「仮想
空間」を「ページ」と呼ばれる一定のサイズの区間に分
割することからなる。このようなシステムでは、実行中
のプログラムは仮想空間をアドレスすることができる。

主記憶装置の一部は、その仮想空間に対応しなければな
らない。従って、論理または仮想アドレスは、物理アド
レス、すなわち、メモリのアドレッシングを可能にする
実際のアドレスに変換されなければならない。

アドレッシングを必要とする命令は、それを実行するプ
ロセッサが結果として仮想アドレスを有するアドレスの
発生を実施することができるようにする表示を含む。通
常、この仮想アドレスはセグメント化されており、すな
わち、セグメント番号とページ番号とページ中のディス
プレイスメントによって構成されている。セグメント番
号は、それ自体、セグメントのテーブル番号とこのテー
ブル内でのディスブｌ／イスメントに更に分割される。

メモリ内で、このセグメント化されたアドレスに組合わ
された情報にアクセスするためには、複数のメモリアク
セスが必要である。まず、このテーブル内で、その処理
（実行中のプログラム〉に割り当てられた空間にアクセ
スし、セグメントのテーブル番号を使用して、対応する
セグメントテーブルの実アドレスを得て、セグメントテ
ーブル内のディスプレイスメントに応じて、ページテー
ブルの実アドレスを計算することのできるセグメントの
記述子にアクセスし、最後に、このページテーブル内の
ディスプレイスメントを決定するページ番号に応じて、
メモリにアドレッシングすることのできるページの実ア
ドレスを得る。■ワードまたは１バイトの実アドレスは
、ページの実アドレスと、仮想アドレスの最下位部分に
よって規定されたこのページ内でのディスプレイスメン
トとを結合することによって得られる。

また、メモリアクセスの実行は、特に、プロセッサやメ
モリモジュールと共通のバスを使用するため、かなりの
時間がかかる。従って、システムの性能を改善するため
に、原則的に各々のアドレッシングを必要とする連続し
たメモリアクセスを可能な限り避けるようにする。さら
に、大部分の処理はロケーション特性を示し、それに応
じて、その実行の所定の７エイズの間、処理によって使
用されるページ数は、それに割り当てられたページの総
数に対して極めて少ない。

この特性を利用して、仮想アドレスの実アドレスへの変
換を速くすることができる。そのために、高速メモリも
しくはレジスタ内に仮想アドレスと組み合わされた実ア
ドレスの複数のセットを記憶する。このアドレスのセッ
トは、「エントリ　（対応表）」と呼ばれ、実行中のプ
ログラムによって使用される。次に、仮想アドレスを実
アドレスに変換するために、連想的にこの高速メモリに
アクセスし、変換すべき仮想アドレスが高速メモリ中に
存在するかどうかをさがす。存在する場合、主記憶装置
にアクセスしなくても、実アドレスが直接得られる。

局在性は、また、最も最近に参照されたページを常に維
持しているサイズの小さな複数の高速メモリによって構
成されているキャッシュメモリ（「キャッシュ」と呼ば
れることもある）の使用に基づくことがある。新しい参
照がすでにキャッシュメモリに存在する情報に関するも
のである見込みが高い時、明らかに情報へのアクセス時
間は減少される。仮想アドレスの実アドレスへの変換と
同様に、キャッシュメモリは、キャッシュメモリ中に存
在するページの実アドレスを含むテーブルを備える。デ
ィレクトリと呼ばれるこのテーブルを連想的に参照して
、実アドレスデータに組み合わされた情報がキャッシュ
メモリに含まれているかどうかを調べることができる。

含まれている場合、■ワードまたはバイトを得て、この
１ワードまたはバイトの仮想アドレスの最下位部分を利
用して、キャッシュメモリにアドレッシングする。

以下の説明では、キャッシュメモリの問題にも同様の考
察を当てはめることができるので、アドレス変換に関す
る問題についてのみ説明する。実際、どちらの場合も、
問題は、ページアドレスに組み合わされた情報を迅速に
得ることにある。アドレス変換の場合、ページアドレス
は仮想アドレスであり、組み合わされた情報は対応する
実アドレスであるが、キャッシュメモリの場合、ページ
アドレスは実アドレスであり、組みあわされた情報はペ
ージに含まれるデータの全体によって構成されている。

上記のように、アドレス変換高速メモリは、複数のレジ
スタ、または、より一般的には、複数のロケーションを
備え、その各々に仮想アドレスとそれに組み合わされた
実アドレスからなるエントリを記憶するこのとのできる
連想メモリである。

各エントリには、アクセス権フラッグや、書き込みアク
セスがこのエントリに組み合わされたページ中で実行さ
れたことを示すフラッグ等の補足的な情報が伴うことが
ある。また、各エントリは、所定の論理値について、組
み合わされたエン）　ＩＪが有効であることを示す存在
フラッグに組み合わされている。これらの存在フラッグ
は、初期化の際、すなわち、問題のプロセッサで処理が
開始されるたびに、例えば、０に設定される。次に、処
理が新しいページを使用するにつれて、組み合わされた
エントリは連想メモリにロードされ、同時に、存在フラ
ッグは１に設定される。メモリアクセスを実行しなけれ
ばならない時、仮想アドレスを連想メモリに含まれた各
仮想アドレスと比較して、存在フラッグが１の時に探索
中の仮想アドレスとメモリに含まれる仮想アドレスの１
つとの間に一致があると、対応する実アドレスは、実ア
ドレスレジスタの簡単な読出しによって直接得られる。

この変換システムを実際に実現可能にするためには、連
想メモリのサイズが限定されなければならないことは明
らかである。その結果、ある処理のためには、このサイ
ズはこの処理に使用される全部のページのエントリを含
むには不十分であることがある。従って、連想メモリが
一杯の場合、存在するエントリの１つを排除して、その
場所に新規なエントリをロードすることを考えなければ
ならない。そのため、排除すべきエン）　ＩＪを選択す
るための置換アルゴリズムを使用する。多数のアルゴリ
ズムが既に提案されており、例えば、以下のものがある
。

−Ｆ　Ｉ　Ｆ　０（ｆｉｒｓｔ　ｉｎ　ｆｉｒｓｔ　０
ｕｔ）　；最も古イエントリが除去される。

−ＲＡＮＤ（ｒａｎｄｏｍ　ｃｈｏｉｃｅ）　　；　エ
ントリを偶然に選択する。

−ＬＦＵ（ｌｅａｓｔ　ｆｒｅｑｕｅｎｔｌｙ　ｕｓｅ
ｄ）　　；使用頻度が最も低いエントリを排除する。

−ＬＲＵ（ｌｅａｓｔ　ｒｅｃｅｎｔｌｙ　ｕｓｅｄ）
　　；最も昔に使用されたエントリを置換する。

ＬＲＵアルゴリズムは、理論的には良好な繕果を示すが
、実際には、疑似ＬＲＵと呼ばれる、単純化されたバー
ジョンを使用するのが好ましい。

実際、ｎ個のエントリを管理するためには、本当のＬＲ
Ｕはエントリごとにｌｏｇ２（ｎ）　　ビットの存在と
管理を必要として、最近使用されたエントリの順序を保
つ。一方、疑似ＬＲＵは、エントリごとに参照ビットも
しくは参照フラッグと呼ばれる１個のビットを使用する
だけでよい。

疑似ＬＲＵアルゴリズムによると、参照ビットは、それ
に組み合わされた存在するエン）　ＩＪが使用される時
、最初の論理値（例えば、１〉に設定される。連想メモ
リが一杯なのに新しいエントリをロードしなければなら
ない時、すなわち、存在フラッグが全部１の時、除去す
べきエントリは、ロードの順番において時間的に最も古
いものであり、その参照ビットは０である。飽和に達し
〜た時、すなわち、参照ビットが１つを除いて全部１に
なった時、全ての参照ビットを０に再設定し、参照ビッ
トが０になったエントリを新しいエントリで置換する。

この瞬間から、ページの使用の時間的順序は失われる。

飽和による時間的順序の喪失によって、アルゴリズムの
有効性が低下する。また、新たにロードされたエントリ
はそのロードの直後に再使用される可能性が高いことを
考慮すると、最後のエントリがロードされると飽和が生
じることになる。

発明が解決しようとする課題この時間的順序の損失の結果を判定するために、システ
ムによって従来処理されている方法の特有の処理の母集
団に関するシミュレーションを実施することが有効であ
る。例えば、ある処理の母集団では、６５％の場合、必
要なエントリは３２個だけであることが確かめられる。

このことは、処理の６５％は、置換アルゴリズムの使用
を必要としないことを意味する。反対に、３５％の処理
では、少なくとも１回はアルゴリズムが必要とされる。

従って、時間的順序の喪失は、３５％の場合、少なくと
も１回は起こることになる。

また、シミュレーションの際、所定の瞬間に、９０％の
場合、プログラムは、最近呼び出された７つのエントリ
の１つにアクセスすることが確かめられた。この結果と
して、前述の局所性の現象が確かめられる。また、飽和
後参照ビットを０に再設定した後、除去すべきエン）　
ＩＪを選択する唯一の参照は連想メモリ中のエン）　Ｉ
Ｊの位置である。

しかし、エントリのロケーションは、その最後の使用の
時についての情報を示すのではなく、最小の使用の時に
ついての除法を示している。さらに、処理の姶めに使用
されたページは飽和の直前に再度使用されることがある
。従って、この場合、参照ビットを０に再設定すると、
これらのページは、迅速に再使用される機会があるにも
かかわらず、優先的に除去される。

従って、この問題を解決するために、本発明によると、
処理の実行の始めの間、及び、存在するエントリ数が所
定の閾値により小さい限り、ずっと参照フラッグをその
初期値（例えば１）に保つことを提案した。閾値に達す
ると、通常、参照フラッグが明らかになる。従って、連
想メモリが一杯になると、ロードの終わりに対応する実
行フェイズの間使用されたエントリだけが使用を示す論
理値（例えば１）の参照フラッグを持つことができる。

そのため、平均して、かなり大きな数の処理が飽和によ
る時間的順序の喪失を逃れることができる。

課題を解決するための手段より詳細には、本発明は、情報がアドレスによって参照
され、情報と組み合わされたアドレスによって形成され
る組が「エントリ」と呼ばれる情報処理システムの主記
憶装置に含まれる情報にアクセスする方法であって、こ
のシステムは、各々が１つのエントリを記憶することの
できる複数のロケーションによって構成された高速メモ
リを備え、上記エントリは各々所定の第１の論理値に初
期化された存在フラッグと参照フラッグとに組み合わさ
れており、上記存在フラッグは対応するエントリが上記
高速メモリ中に存在すると第２の論理値を取り、該高速
メモリ中に存在し、そのアドレスが探索中の情報のアド
レスと一致するエントリを探索する連想読出しによって
情報へのアクセスを実施し、上記参照フラッグは組み合
わされたエントリの使用を示し、それによって、サーチ
しているが、まだ、上記高速メモリ中に存在していない
新規なエントリのロードのアルゴリズムを実施すること
ができる方法において、上記参照フラッグは、上記高速
メモリ中に存在するエントリ数が所定の閾値値より小さ
い限りその第１の論理値に維持され、上記の存在するエ
ントリ数が閾値以上の時、上記の組み合わされたエント
リが使用されると、参照フラッグが第２の論理値になる
ことを特徴とする方法を提供することを目的とする。

閾値の選択は、高速メモリのロケーションの数ｎを考慮
し、閾値とこのｎの数との間の範囲に含まれるエントリ
数が考えられる利用法のための最適の経時的な期間に対
応するようにされることに注目するとよい。

本発明の特徴によると、この方法は、さらに、範囲は上
記高速メモリの各ロケーションに当てはめられるので、
エントリは当初範囲が増大するロケーション内で時間的
順序によってロードされ、上記範囲が上記閾値に等しい
存在フラッグは上記闇値に到達したという表示を提供す
ることを特徴とする。

本発明の別の特徴によると、この方法は、探索中の情報
が高速メモリに存在しないと、該情報は主記憶装置中で
探索され、対応するエントリは範囲がロードのアルゴリ
ズムによって決定されたロケーションに配置され、上記
の組み合わされた存在フラッグは上記ロードと同期して
第２の論理値にされ、次に、探索中の情報の新規な連想
的探索が実施されることを特徴とする。

また別の特徴によると、この方法は、上記ロードアルゴ
リズムは、増大する順序で上記存在フラッグが上記の所
定の第１の論理値である第１のエントリ、または、そう
でなければ、参照フラッグが上記の所定の第１の論理値
である第１のエントリの範囲を探索することを特徴とす
る。

本発明は、また、上記の方法を実施することのできる情
報処理システムであり、該システムの主記憶装置へのア
ドレッシングによってアクセスすることのできる処理手
段を備え、該主記憶装置中に含まれるアドレスとそれに
組み合わされた情報とによって形成された組が「エント
リ」と呼ばれ、上記処理手段は複数のロケーションによ
って槽底された高速メモリを備え、このロケーションは
各々上記エン）　＋Ｊの１つの記憶することができ、各
々、当初第１の論理値に設定された存在フリップフロッ
プ及び参照フリップフロップに接続され、エントリが上
記の接続されたロケーションにロードされた時上記存在
フリップフロップは第２の論理値にされ、上記高速メモ
リは探索中の情報のアドレスが上記ロケーションに存在
するエントリのアドレスに一致する第１の論理値を有す
る一致信号を各ロケーションに出力することのできる比
較手段に接続されており、上記システムは、上記高速メ
モリ中に存在するエン）　ＩＪ数が所定の閾値以上であ
るかどうかをその論理値が示す閾値信号を発生させる閾
値検出手段を備え、各存在するエントリのため、上記の
接続された参照フリップフロップの状態は、上記一致信
号が一致を示し、同時に、上記閾値信号が闇値に達した
ことを示す時、該参照フリップフロップを第２の論理状
態にする管理回路によって制御されていることを特徴と
するシステムを提供することを目的とする。

本発明のその他の特徴及び詳細な実施態様を添付図面を
参照して、以下に説明する。

実施例第１図は、本発明を実施することのできる情報処理シス
テムの装置の概略図である。この装置は、高速メモリま
たは連想メモリ１を備える。このメモリは、そのコント
ローラ２とプロセッサの他の回路３に接続されている。

従来の方法では、プロセッサは、回路３を介して主記憶
装置（図示せず）に接続されていた。回路３は、アドレ
ス変換に関するものを除いて、他の全部のプロセッサの
処理手段を備える。特に、通常、マイクロプログラミン
グされたアドレス生成ユニットを備えており、求められ
ている情報の仮想アドレスＡＶを命令から計算する。回
路３のマイクロプログラムにより、テーブル内を探索し
て、仮想アドレスに応じて実アドレスを得る。このアド
レス変換は、ｎ個の仮想アドレスレジスタＲＡＭと同じ
数の実アドレスレジスタＲＡＲによって構成されている
連想メモＩＪ　１によって、加速される。メモリ１は、
また、ｎ個のフリップフロップＢＰＲの装置を備えてお
り、このフリッププロップは各々仮想アドレス及び実ア
ドレスのレジスタに接続されている。行１の仮想アドレ
スレジスタに含まれた仮想アドレスＡＶ、と同じ行の実
アドレスレジスタに含まれた実アドレスＡＲ，は、エン
トリｌを構成する。このエントリ１は、存在フラッグＰ
Ｒ，に組み合わされている。このフラッグの論理値は、
対応する存在フリップフロップの状態に対応する。コン
パレータ４は仮想アドレスレジスタＲＡＶの出力Ａｖｌ
に接続されており、マイクロプログラム回路から変換す
べき仮想アドレスＡＶを受ける。比較回路４は、存在フ
リップフロップＢＰＲの出力ＰＲＩの信号によって有効
化される。回路４は、一致信号ＨＩＴｉを出力する。こ
の信号の論理値は、求めていた論理アドレスとレジスタ
ＲＡＶに含まれた論理アドレスの１つが等しいことを示
す。信号ＨＩＴ＋　は、有効化回路８に入力される。こ
の回路は、アドレス変換が成功したかどうかを示すアド
レス有効化信号ＡＤ　　ＶＡＬをマイクロプログラム回
路に出力する。

失敗の場合、信号ＡＤ　　ＶＡＬはテーブル内で探索マ
イクロプログラムを始動させ、実アドレスを得る。探索
が実施されると、組み合わされた仮想アドレスＡＶ＠と
実アドレスＡＲ＠は、各々、仮想アドレスレジスタと実
アドレスレジスタの入力インターフェース５及び６に入
力され、各々、書き込み制御信号ＷＲＶＩ及びＷＲＲ，
の制御下でこれらのレジスタの１つに書き込まれる。

変換が成功した場合、一致信号ＨＩＴｉはインターフェ
ース７によって、求めていた変換を含むアドレスレジス
タの読出しを実施させる。

コントローラ２は、複数の参照フリップフロップＢＲＦ
を備える。これらのフリップフロップは、各々、メモリ
１のロケーションに組み合わされている。フリップフロ
ップＢＲＦの状態ＲＦｌは、制御回路９によって決定さ
れている。この制御回路９には一致信号ＨＩＴｚが入力
され、また、この制御回路は参照フリップフロップＢＲ
Ｆの出力ＲＦ、に接続されている。存在フリップフロッ
プＢＰＲと参照フリップフロップＢＲＦの出力に接続さ
れた選択回路１０は選択信号Ｓｉを出力し、この信号は
、ロード制御回路１１に入力される。このロード制御回
路１１は、前記の信号ＷＨＶ、とＷＲＲＩを出力する。

この選択信号Ｓ、によって、テーブルに存在しない新し
いエントリをロードすべきである仮想アドレスレジスタ
と実アドレスレジスタを決定することができる。書き込
み制御ＷＲＶｌとＷＲＲｌは、選択信号Ｓｉとマイクロ
プログラム回路によって出力される書き込み制御共通信
号ＷＲＲＳＷＲＶにに応じてロード制御回路１１によっ
て決定される。また、マイクロプログラム回路３は、存
在フリップフロップ及び参照フリップフロップを０にリ
セットする信号Ｒ３を出力する。

第を図の装置は、以下の方法で動作する。仮想アドレス
ＡＶを変換すべき時、マイクロプログラム回路はコンパ
レータ４の入力にこのアドレスを配置する。一致の場合
、信号ＨＩ　Ｔｌ　は求めていた変換を含む実アドレス
レジスタを有効化し、回路８は信号ＡＤＶＡＬによって
このアドレスを有効化する。一致信号ＨＩＴ、、高速メ
モリに存在するエントリ数及び参照フリップフロップの
前段の状態ＲＦ＋　に応じて、制御回路９はこの参照フ
リップフロップの状態を再活性化する。これらのフリッ
プフロップの新規な状態ＲＦ、及び存在フラッグＰＲ０
に応じて、選択回路ｌＯは選択信号Ｓｌを再活性化し、
ロードされるべき次のエントリが書き込まれる新規なレ
ジスタを決定することができる。

失敗の場合、この状態は、テーブル内でリサーチマイク
ロプログラムを再始動させる信号ＡＤＶＡＬによって信
号化される。リサーチを実施すると、対応するエントリ
ＡＶ、　、ＡＲ，はインターフェース５及び６の入力に
存在する。次に、このエントリは、書き込み信号ＷＲＲ
，ＷＲＶ及び選択信号Ｓｔ　に応じて回路１１の制御下
でロードされる。この選択されたレジスタにエントリが
ロードさると、マイクロプログラムは変換すべき仮想ア
ドレス変換の新規な試みを実施する。

この実施態様の特徴によると、制御回路９はメモリ中に
存在するエン）　ＩＪ数を考慮する。この数が所定の閾
値ｔより小さい限り、参照フラッグＲＦ１は変わらず、
従って、例えば、ディスパッチングに続いて、処理の実
施の始めに信号Ｒ３によって与えられた初期値（例えば
、０）を維持する。

存在するエントリ数がｔの値に達するかそれ以上になる
と、フラッグＲＦ、は従来のアルゴリズム疑似ＬＲＵに
よって変更される。以下の説明で、この闇値が実際にど
のようにして検出されるかを説明する。

閾値は、ｎ−ｔの最大値を求めることによって決定され
る。このｎ−ｔは、閾値に達した時と連想メモリが一杯
になった時との間にロードされたエントリ数に対応する
。そのため、特に、２つのディスパッチングと再使用さ
れたページの古さとの間で、処理によって使用されるエ
ントリ数についての統計データを使用することができる
。もし１つの解決法は、閾値を変化させながら、プログ
ラムの特性でシステムの機能シミュレーションを実施す
ることである。

非限定的な実施例として、ｎ＝３２のマイクロプロセッ
サ型汎用コンピュータの場合、ｔ＝２４を選択する。

第２図は、エン）　ＩＪの１つに組み合わされたメモリ
１の一部分を図示したものである。想定されたエントリ
ｉの仮想アドレス及び実アドレスは、各々、仮想アドレ
スレジスタＲＡＶ＋　と実アドレスレジスタＲＡ　Ｒｉ
　に含ま、れている。仮想アドレスＲＡ　Ｖ　ｔの並列
出力Ａ　Ｖ　ｔ　はコンパレータ４の比較回路１４の第
１の入力に接続されており、その第２の入力にはレジス
タＲｃによって出力された変換すべき仮想アドレスＡＶ
が入力される。存在フリップフロップＢＰＲｉ　の出力
ＰＲＩ　は、回路１４の有効入力に接続されている。ま
た、出力ＰＲｓは、コントローラ２に接続されている。

回路１４の出力は、一方はコントローラ２に、他方は同
期化ゲート１７の入力に接続されている。ゲート１７は
、クロック信号の第１の位相ＣＫＩによって同期化され
る。

実アドレスレジスタＲＡＲＩの並列出力は、同期化ゲー
ト１７の出力信号ＲＤ、によって有効化される増幅器１
８Ｂの入力に接続されている。信号ＲＤ　１は、また、
増幅器１８Ａを有効化し、増幅器１８Ａは、論理値１に
対応する電圧をその入力に受ける。増幅器１８Ａ及び１
８Ｂから出力された信号ＡＤＶＡＬ及びＡＲ，はマイク
ロプログラム回路に送られる。

レジスタにロードされるべき仮想アドレス及び実アドレ
スＡＶ、　、ＡＲ，は、当初、マイクロプログラム回路
の出力Ｒ０のレジスタに配置される。

レジスタＲ＠の並列出力は、増幅器１５及び１６を介し
てレジスタの並列入力ＲＡＶＩ及びＲＡＲ，に接続され
ている。増幅器１５及び１６は、各々コントローラ２に
よって出力された信号ＷＲＶｉ及びＷＲＲｉによって有
効化される。

第２図の回路は、以下のように作動する。クロック（図
示せず〉は、２つの位相のクロック信号ＣＫＩ及びＣＫ
２を出力する。位相ＣＫ２の間、マイクロプログラム回
路はレジスタＲｃ内に変換すべき仮想アドレスを配置す
る。次の位相ＣＫＩの間、このアドレスを回路１４中で
レジスタＲＡ　Ｖ　＋に含まれる仮想アドレスＡＶ、に
比較する。これらのアドレスＡＶとＡＶ、が異なる時、
または、存在フラッグＰＲ，が０の時、一致信号ＨＩＴ
＋はＯの値をとる。その結果、位相ＣＫＩの間、増幅器
１８Ａ及び１８Ｂは高インピーダンス状態に維持される
。

反対に、アドレスＡＶとＡＶＩが同じで、存在フラッグ
ＰＲｔが１の時、一致信号ＨＩＴ、は１の値をとる。こ
のように、位相ＣＫ１の間、レジスタＲＡＲ１に含まれ
る実アドレスＡＲユは、増幅器１８Ｂを介してマイクロ
プログラムに転送される。同時に、信号ＡＤ　　ＶＡＬ
は１であり、このようにして変換の成功を表示する。メ
モリの他のエントリに組み合わされた増幅器１８Ａはワ
イヤード○Ｒ機能を実施する。これは、好ましくは、位
相ＣＫ２中にあらかじめ充電され、位相ＣＫｌ中に信号
ＲＤ　ｔによって選択的に放電された線を介して、実施
することができる。

高速メモリ内に新規なエントリをロードするには、まず
、レジスタ段０内にエントリの仮想アドレスＡＶ、を配
置し、仮想アドレスの書き込み制御信号’ｖＶＲＶを活
性化する。レジスタＲＡＶＩが選択された時、コントロ
ーラ２のロード回路１１は信号ＷＲＶ、を出力して、増
幅器１５を有効化させる。同様に、対応する実アドレス
ＡＲ，を出力レジスタＲ８に配置して、信号ＷＲＲｉ　
は増幅器１６を有効化させる。

第３図は、参照フリップフロップＢＲＦとその制御回路
９を詳細に図示したものである。制御回路９は、１つの
共通制御回路１９Ｂと複数のフリップフロップＢＲＦの
管理回路１９Ａに分解される。

連想メモリの配置（レジスタのセット）は表示１１２・
・・、１１　・・・、ｎによって参照されるので、それ
らに各々プリップフロップＢＲＦＩ　、ＢＲＦ２、・・
・、ＢＲＦｌ、・・・、ＢＲＦ、１を組み合わせる。各
フリッププロップＢ　ＲＦ　ｉ　は、組み合わされた管
理回路ＧＲＦによって出力された信号ＷＲＦＩ　によっ
て制御される。出力ＲＦ　＋、ＲＦ２、・・・、ＲＦ、
、・・・、ＲＦ、は、共通制御回路１９Ｂに接続されて
おり、各管理回路ＧＲＦに１へのセット信号Ｖと０への
リセット信号ＣＬ２とを出力する。回路１９Ｂは、また
、一致信号ＨＩＴ、、ＨＩＴ２　、・・・、ＨＩＴ、、
・・・ＨＩＴ、、を受ける。

各管理回路ＧＲＦは、組み合わされた一致信号ＨＩＴ＋
のフリップフロップＢＨＬによる位相ＣＫ１でのラッチ
によって得られた信号ＨＬ　Ｌを受ける。

第３図は、第４図及び第５図によって説明される。第４
図及び第５図は、各々、共通制御回路１９Ｂ及び管理回
路ＧＲＦの実施態様を詳細に図示したものである。以下
の説明は、正の論理で行われる。

第４図の共通制御回路１９Ｂは、判定回路１９Ｃ、フリ
ップフロップＢＣＬ及び同期化回路１９Ｄとによって構
成されている。

判定回路１９Ｃは、判定線ＣＬを備える。この判定線の
状態は、高速メモリが飽和状態に達しているかどうかを
示す。判定回路１９Ｃは、ＣＭＯ３技術の複雑な論理ゲ
ートによって構成されている。

その線ＣＬは、ＰＭＯ３）ランジスタｐ１及びＰ２を使
用して、位相ＣＫ２の間にあらかじめロードされる。線
ＣＬは、信号ＨＩＴｒ”及びＲＦＩ”に応じて決定され
る。これらの信号は、各々、高速メモリ内に含まれたエ
ントリに組み合わされた一致信号ＨＩＴ、及び参照信号
ＲＦ　＋の反転信号である。線ＣＬの状態は、位相ＣＫ
１によってフリップフロップＢＣＬ中にラッチされる。

このフリップフロップは、ラッチされた判定信号ＣＬＩ
を出力する。

線ＣＬは、共通のＮＭＯ３）ランジスタＮ３と、各エン
トリごとに、２つのＮＭＯ３）ランジスタＮ１及びＮ２
で形成された直列回路を介してアースＶ５ｓに接続され
ている。その２つのＮＭＯ５）ランジスタＮｌ及びＮ２
のゲートには、各々、組み合わされたエントリの信号Ｒ
Ｆ　１°及びＨＩＴｔ”が入力される。この構成によっ
て、論理関数を演算（位相ＣＫＩの間に計算）すること
ができる。

ＣＬ＝ΣＩ（ＲＦｔ”・ＨＩＴｔ”）（但し、上記式において、Σ９は、論理積ＲＦ、”・Ｈ
ＩＴ＋”の全体に当てはめられるＮＯＲ関数である。〉位相ＣＫ２の間ブロックされたトランジスタＮ３は、Ｃ
Ｌ線のプリロードに役立つ。

従って、全てのフラッグが０に初期化された連想メモリ
の作動の最初から、飽和状態に達しておらず、この状態
が一致がある場合だけを除いて、参照フラッグが全部１
である場合に対応する限り、ＣＬ線は各判定フェイズで
放電する。一致がある場合、ＣＬ線は判定フェイズの間
論理値１を保持し、このようにして飽和状態に達したこ
とを信号化する。

同期化回路１９Ｄは、３つの入力を有するＡＮＤゲート
２１を備える。第１の入力にはラッチされた判定信号Ｃ
ＬＩが入力され、第２の入力には位相ＣＫ２が、第３の
入力には作動許可信号ＵＳＥが入力される。ＵＳＥ信号
は、マイクロプログラム回路によって出力される作動制
御信号である。

また、同期化回路１９Ｄは、３つの入力を有するＮＡＮ
Ｄゲート２０を備える。この３つの入力には、各々、ク
ロックの位相ＣＫ２、ＵＳＥ信号及び高速メモリのロー
ド限界に達した時１の値をとる閾値信号ＰＲｔが入力さ
れる。ゲート２０は、信号Ｖ９を出力する。この信号Ｖ
＊は、ｌにあらかじめ決定される信号Ｖの反転信号であ
る。ロケーションが所定の順序でロードされているなら
ば、閾値信号は、フリップフロップＢＰＲｉの読出しに
よって、容易に得られる。その範囲は、閾値に等しく、
あらかじめ選択されたものである。

第５図は、参照フリップフロップＢＲＦｉ　と接続され
た管理回路ＧＲＦを図示した者である。フリップフロッ
プＢ　ＲＦ　ｉ　は、互い違いに接続されたインバータ
によって簡単に構成されている。これらのインバータは
、参照フラッグＲＦ　を及びその反転信号ＲＦ＋”を出
力する。

フリップフロップＢＲＦ、の状態ＲＦ、は、線ＷＲＦＩ
　によって制御される。線Ｗ　ＲＦ　＋　は、２つのＮ
ＭＯ３）ランジスタＮ４、Ｎ５によって構成された直列
回路を介してまたはＮＭＯ３）ランジスタＮ６を介して
放電される。トランジスタＮ４、Ｎ５及びＮ６のゲート
には、各々、信号ＨＬＩの反転信号であるＨＬｉ”、Ｃ
Ｌ２信号及びＲ３信号が入力される。その結果、ＨＬ、
信号が０で、Ｒ３信号が１の時またはＣＬ２信号が１の
時、ＷＲＦＩ線は放電される。このように、接続された
レジスタに含まれた仮想アドレスが変換すべき仮想アド
レスと一致しない時、飽和状態が検出されると、フリッ
プフロップＢＲＦｉは０にされる。

Ｗ　ＲＦ　を線は、２つのＰＭＯ３）ランジスタＰ３、
Ｐ４によって形成された直列回路を介して、論理値１に
される。このＰＭＯ３）ランジスタＰ３及びＰ４のゲー
トには、ＨＬｉ”及びｖ０信号が入力される。この構成
によって、■及びＨＬ＋信号が１の時、すなわち、闇値
に達せずに、求めている仮想アドレスがレジスタ内に含
まれている仮想アドレスと一致する時、フリップフロッ
プＢＲＦ。

は１にされる。

第６図のタイミングチャートを参照して、第３図、第４
図及び第５図の回路の完全な機能を以下に説明する。

第６図のタイミングチャートは、共通制御回路１９Ｂに
よって生成した信号ＣＬ、ＣＬＩ、ＣＬ２及び連想メモ
リのエントリｌに組み合わされた信号ＨＩＴ、　、ＨＬ
ｉ及びＲＦ　＋の時間を関数とした変動を図示したもの
である。使用されているエントリｌは存在しており、す
なわち、フラッグＰＲ［はｌであるが分かる。また、既
に閾値に達しており、位相ＣＫ２の間、従って、この位
相の開信号ＶＩがこの０の時、すでに閾値に達している
、すなわち、信号Ｖが１であると考えられる。さらに、
最初の時ｔ。の時、参照フラッグＲＦＩ及びラッチされ
た判定信号ＣＬＩはどちらもＯであると考える。

ｔｏの時から、位相ＣＫ２の間は、回路１９ＣのＣＬ線
のプリロードが実施される。ｔ、の時から、次の位相Ｃ
ＫＩの間、１をとると仮定された一致信号ＨＩＴ、の判
定が実施される。この位相の間、信号ＨＩＴＩ　はフリ
ップフロップＢＨＬによってラッチされる。このフリッ
プフロップの状ａＨＬｉは、１になる。同時に、ＣＬ、
を判定する。飽和に達しないと仮定すると、ＣＬ線は０
になり、信号ＣＬＩ及びＣｌ３もまた０である。ｔ２時
から次の位相ＣＫ２の間、ＣＬ線は再度ロードされる。

また、一致信号ＨＬ　＋　と有効化信号が１の時、管理
回路ＧＲＦのトランジスタＰ３及びＰ４はオン状態であ
り、ＷＲＦｉ線はこのようにフラッグＲＦ１をｌにする
正の電圧にロードされる。

ｔ３時から次の位相ＣＫ１０間、一致がないとすると、
一致信号ＨＩＴ＋は０になり、従って、信号ＨＬ　、を
０にする。常に、飽和状態に達していないと仮定すると
、ＣＬ線はこの位相の間放電され、信号ＣＬＩ及びＣｌ
３は０のままである。

その結果、ｔ、から次の位相ＣＫ２の間、０の信号ＣＬ
２はトランジスタＮ５をオフ状態に保ち、このようにし
て、フリッププロップＢＲＦＬが０にリセットされるの
を防ぐ。

１６時から以下の位相ＣＫ１０間、閾値状態に達して、
信号ＨＩ　Ｔ　ｉは０であると仮定した。その結果、Ｃ
Ｌ線はロードされ、このようにしてフリップフロップを
１にセットし、その状態を１にする。次に、１６時から
以下の位相ＣＫ２の間、０にリセットする位置決定信号
ＣＬ２は１になり、トランジスタＮ５をオンにする。信
号ＨＬ＋　は０なので、トランジスタＮ４もオンになり
、ＷＲＦｉは放電され、フラッグＲＦｉを０にリセット
する。

上記の説明によって、参照フラッグが０にリセットされ
なければならない時でさえ連想メモリは常に２つの位相
のクロックで作動することが示されている。

第７図は、第」図を参照して説明した選択回路１０を図
示したものである。この図には、存在フリップフロップ
ＢＰＲＩＳＢＰＲ２、・・・、ＢＰＲｌ、・・・ＢＰＲ
，及び連想メモリの行１．２、・・・　ｉ、・・・ｎの
エントリに各々接続された参照フリップフロップＢＲＦ
ＩＳＢＲＦ２、・・、ＢＲＦｉ、　　・・・、ＢＲＦ、
が示されている。

各エントリｉには、選択セルＣ８及び各々、エントリの
存在フリップフロップと参照フリップフロップに接続さ
れた要求信号の２つの伝播回路ＣＰが接続されている。

伝播回路ＣＰは、各々、要求信号Ｖ　Ｐ　を及びＲＰ。

を出力し、接続されたフリップフロップのフラッグＰＲ
，及びＲＦｌ、同様に、上流の伝播回路から出力された
要求信号ＶＰｌ−＋及びＲＰｉ−、が入力される。

ｎ列の最後のエン）　ＩＪの存在フリップフロップＢＰ
Ｒ１，に接続された伝播回路ＣＰの出力ＶＰ、は、第１
のエントリの参照フリップフロップＢＲＦＩに接続され
た伝播回路の要求入力に入力される。

また、第１のエントリの参照フリップフロップＢＰＦ、
に接続された伝播回ＲＣＰの要求入力には、常に、要求
の存在について示す信号が入力される。

図示した実施例ては、要求信号がｌである時要求が存在
すると考えられる。もちろん、この取り決めを逆に選択
しても、本発明の範囲を越えることはない。

伝播回路は、各々、要求信号ＶＰ、及びＲＰＩを発生さ
せるように設計されている。この要求信号は、各々、上
流の要求信号ＶＰ＝、及びＲＰｔ−＋が要求の存在を示
し、フラッグＰＲｔ及びＲＦ　ｔが１である時、要求の
存在を示す。また、上流の要求信号ＶＰ＋−＋　または
ＲＰｔ−１が要求の存在を示し、接続されたフリップフ
ロップＢＰＲＩまたはＢＲＦｌが０の時、エントリ１の
選択を示す選択信号Ｓ、を出力する。

第°７図の回路は、以下のように動作する。存在フリッ
ププロップ及び参照フリップフロップの状態に応じて、
第１の存在プリップフロップＢＰＲ。

に接続された伝播回路の入力に常に入力されている要求
信号は、まず、存在フリップフロップに接続された伝播
回路を介して、次に、参照フリップフロップに接続され
た伝播回路を介してエントリの増加順序で少しずつ伝播
する。要求信号の伝播は、０である存在フリップフロッ
プまたは参照フリップフロップに接続された伝播回路の
位置で停止する。このエン）　ＩＪに接続された選択セ
ルは、この時、選択信号Ｓｔを、接続されたレジスタ中
に新規なエントリの書き込みが実行されなければならな
いことを示す所定の論理値にする。

従って、第７図の回路は、常に、ロードすべき新規なエ
ントリを入力するための連想メモリの位置を示すことが
できる。この回路によって実行されるロードのアルゴリ
ズムは、従って、位置に影響する行の増加する順序によ
って、エン）　ＩＪを全く含まない（その最初の存在フ
ラッグＰＲｉ　は０である）第１の位置、次に、最近使
用されなくなった第１のエントリ（その最初の存在フラ
ッグＲＦｔは０である）を求めることからなる。この実
施態様では、選択信号Ｓｔの発見は、存在フリップフロ
ップ及び参照フリップフロップの状態の変化に自動的に
従う。

伝播回路の縦続接続を考慮すると、この反応時間はかな
り長い。しかし、選択信号は、ロードすべき新規なエン
トリをテーブル内で探索した後しか使用されず、この探
索はかなり時間のかかる操作なので、この欠点は決定的
ではない。しかし、連想メモリが多数のエントリを有す
る時、選択回路の遅さは大きな欠点となることもなる。

従って、この欠点を解消するために、好ましい別の実施
態様によって、これらの回路の層の数を減少させて、従
って、動作の速度を大きくして、選択セルと伝播回路の
最適化を提案した。

この目的では、偶数の行か奇数の行の位置に接続するか
によって２つの異なる型のセルを使用した。

第８図は、選択セルＣ３Ｉ及び奇数の行の位置に接続さ
れた伝播回路を図示したものである。伝播回路ＣＰＩは
、ＮＡＮＤゲートによって構成されており、その第１の
入力には接続されたフラッグＲＦ＋、ＰＲｔが、その第
２の入力には上流の要求信号ＲＰ＋−＋、ＶＰ、−Ｉが
入力される。ＣＰＩのゲートは、反転した要求信号ＲＰ
ｉ”、ＶＰｊ”を出力する。Ｃ３Ｉセルは、複合論理ゲ
ートであり、その入力に上流の要求信号ＲＰｔ−＋、Ｖ
　Ｐ　ｓ−＋とフラッグＲＦ、　、ＰＲ，の反転したＲ
ＦｉＩ、　ＰＲｌ”が入力される。Ｃ３Ｉゲートは、信
号８１″、この選択信号ＳＬの反転信号を出力する。こ
れは、以下の式によって確かめられる。

５ｉ＝ＲＦ＋”−ＲＰｔ−＋＋ＰＲｉ”ＶＰｔ−を信号
Ｓｔを得るために、Ｃ３Ｉゲートの出力は、インバータ
に接続される。

第９図は、選択セルＣ３Ｐ及び偶数行の位置に接続され
た伝播回路ＣＰＰを図示したものである。

伝播セルＣＰＰは、ＮＯＲゲートを使用して実施される
。その第１の入力には、接続されたフラッグＲＦ、　５
ＰＲｔの反転信号が、第２の入力には前段の奇数の段か
ら出力された要求信号ＲＰｉ−＋、ｖｐ、、の反転した
ＲＰｔ−＋”、ＶＰｔ−＋”が入力される。選択セルＣ
３Ｐは、複合ゲートであり、その入力にはフラッグＲＦ
、、ＰＲ，及び関連する要求信号ＲＰ＋−＋、ＶＰ、、
の反転信号が入力される。

Ｃ３Ｐゲートは、上記の論理式で確かめられる選択信号
Ｓｉを出力する。

Ｃ３ｌＳＣ３Ｐセル及びＣ３Ｉ、ＣＰＰゲートは、ＣＭ
Ｏ３技術で容易に実施することかできる。

第１０図は、制御信号ＷＨＶ、ＷＲＲ及び選択信号Ｓ、
に応じて各々レジスタＲＡ　Ｖ　を及びＲＡ　Ｒｔに接
続された書き込み制御信号ＷＲＶ、及びＷＲＲＩを生成
することできる回路を図示したものである。

第１０図の回路は、各々、選択信号Ｓ、によって有効化
され、クロック位相ＣＫ２によって同期化される仮想ア
ドレスＷＲＶ及び実アドレスＷＲＲの書き込み制御共通
信号を転送することのできるＡＮＤゲートを使用して簡
単に実現される。

【図面の簡単な説明】

第１図は、本発明を実施するための情報処理システムの
概略図であり、第２図は、高速メモリの１実施態様を図示したものであ
り、第３図は、参照フラッグの制御回路を図示したものであ
り、第４図は、第３図の制御回路の実施態様を詳細に図示し
たものであり、第５図は、参照フリップフロップの１つの管理回路を図
示したものであり、第６図は、第３図から第５図に図示した回路の動作を説
明するためのタイミングチャートであり、第７図は、新
規なエントリをロードしなければならない高速メモリの
位置を決定することのできる選択回路を図示したもので
あり、第８図及び第９図は、第７図の回路の実施態様を詳細に
図示したものであり、第１０図は、高速メモリの位置の１つのロード制御回路
を図示したものである。（主な参照番号〉 ■：・・高速メモリ　　２・・・コントローラ３・・・
マイクロプログラム回路４・・・比較回路５．６．７・・・インターフェース９・・・制御回路　　　１０・・・選択回路１１・・・
ロード制御回路１４・・・比較回路１５．１６．１８・・・増幅器１９・・・管理回路　　　２０・・・ＮＡＮＤゲート２
１・・・ＡＮＤゲートＡＶ・・・仮想アドレスＲＡＭ、　ＲＡＲ・・・高速メモリＰＲ，・・・存在フラッグＲＦユ・・・参照フラッグＢＰＲ，・・・存在フリップフロップＢＲＦ、・・・参照フリップフロップＨＩＴ、・・・一致信号

Claims

【特許請求の範囲】

（１）情報がアドレスによって参照され、情報と組み合
わされたアドレスによって形成される組が「エントリ」
と呼ばれる情報処理システムの主記憶装置に含まれる情
報にアクセスする方法であって、このシステムは、各々
が１つのエントリを記憶することのできる複数のロケー
ション（ＲＡＲ＿ｉ、ＲＡＶ＿ｉ）によって構成された
高速メモリ（１、ＲＡＲ、ＲＡＶ）を備え、上記エント
リは各々所定の第１の論理値に初期化された存在フラッ
グ（ＰＲ＿ｉ）と参照フラッグ（ＲＦ＿ｉ）とに組み合
わされており、上記存在フラッグ（ＰＲ＿ｉ）は対応す
るエントリが上記高速メモリ中に存在すると第２の論理
値を取り、該高速メモリ中に存在し、そのアドレスが探
索中の情報のアドレスと一致するエントリを探索する連
想読出しによって情報へのアクセスを実施し、上記参照
フラッグ（ＲＦ＿ｉ）は組み合わされたエントリの使用
を示し、それによって、探索しているが、まだ、上記高
速メモリ（１、ＲＡＲ、ＲＡＶ）中に存在していない新
規なエントリのロードのアルゴリズムを実施することが
できる方法において、上記参照フラッグ（ＲＦ＿ｉ）は
、上記高速メモリ中に存在するエントリ数が所定の閾値
（ｔ）より小さい限りその第１の論理値に維持され、上
記の存在するエントリ数が閾値（ｔ）以上の時、上記の
組み合わされたエントリが使用されると、参照フラッグ
（ＲＦ＿ｉ）が第２の論理値になることを特徴とする方
法。
（２）範囲を上記高速メモリの各ロケーションに対応さ
せ、上記エントリは当初範囲が増大するロケーション内
で時間的順序によってロードされ、上記範囲（ｉ）が上
記閾値（ｔ）に等しいとき存在フラッグ（ＰＲ＿ｉ）は
上記閾値（ｔ）に到達した表示をすることを特徴とする
請求項１に記載の方法。
（３）探索中の情報が上記高速メモリに存在しないと、
該情報は上記主記憶装置中で探索され、上記の対応する
エントリは上記範囲がそのロードのアルゴリズムによっ
て決定されたロケーションに配置され、上記の組み合わ
された存在フラッグ（ＰＲ＿ｉ）は上記ロードと同期化
して第２の論理値にされ、次に、探索中の情報の新規な
連想的探索が実施されることを特徴とする請求項１もし
くは２に記載の方法。
（４）上記ロードアルゴリズムは、増大する順序で上記
存在フラッグ（ＰＲ＿ｉ）が上記の所定の第１の論理値
である第１のエントリ、または、そうでなければ、上記
参照フラッグ（ＲＦ＿ｉ）が上記の所定の第１の論理値
である第１のエントリの範囲を探索することを特徴とす
る請求項３に記載の方法。
（５）上記システムはページ化された仮想アドレス機構
を備え、上記エントリの各々のアドレスはページの仮想
アドレスであり、上記の組み合わされた情報は該ページ
の実アドレスであることを特徴とする請求項１〜４のい
ずれか１項に記載の方法。
（６）上記主記憶装置はページで管理され、上記の各エ
ントリのアドレスはページの実アドレスであり、上記の
組み合わされた情報は該ページに含まれるデータによっ
て構成されていることを特徴とする請求項１〜４のいず
れか１項に記載の方法。
（７）主記憶装置へのアドレッシングによってアクセス
することのできる処理手段（１、２、３）を備える情報
処理システムであって、該主記憶装置中に含まれるアド
レスとそれに組み合わされた情報とによって形成された
組が「エントリ」と呼ばれ、上記処理手段（１、２、３
）は複数のロケーション（ＲＡＲ＿ｉ、ＲＡＶ＿ｉ）に
よって構成された高速メモリ（１、ＲＡＲ、ＲＡＶ）を
備え、このロケーションは各々上記エントリの１つに記
憶することができ、各々、当初第１の論理値に設定され
た存在フリップフロップ（ＢＰＲ＿ｉ）及び参照フリッ
プフロップ（ＢＲＦ＿ｉ）に接続され、エントリが上記
の接続されたロケーションにロードされた時上記存在フ
リップフロップ（ＢＰＲ＿ｉ）は第２の論理値にされ、
上記高速メモリ（１、ＲＡＲ、ＲＡＶ）は探索中の情報
のアドレスが上記ロケーションに存在するエントリのア
ドレスに一致する第１の論理値を有する一致信号（ＨＩ
Ｔ＿ｉ）を各ロケーションに出力することのできる比較
手段（４、１４）に接続されており、上記システムは、
上記高速メモリ中に存在するエントリ数が所定の閾値以
上であるかどうかをその論理値が示す閾値信号（Ｖ）を
発生させる閾値検出手段（２０）を備え、各存在するエ
ントリごとに、上記の接続された参照フリップフロップ
（ＢＲＦ＿ｉ）の状態は、上記一致信号（ＨＩＴ＿ｉ）
が一致を示し、同時に、上記閾値信号（Ｖ）が閾値（ｔ
）に達したことを示す時、該参照フリップフロップ（Ｂ
ＲＦ＿ｉ）を第２の論理状態にする管理回路（１９、１
９Ａ、ＧＲＦ）によって制御されていることを特徴とす
るシステム。
（８）上記高速メモリ中にまだ存在しないエントリをロ
ードするためのロケーションを選択するために、各存在
フリップフロップ（ＢＰＲ＿ｉ）または参照フリップフ
ロップ（ＢＲＦ＿ｉ）は要求信号（ＶＰ＿ｉ、ＲＰ＿ｉ
）の伝播回路（ＣＰ）に接続されており、範囲（ｉ）が
各ロケーション（ＲＡＲ＿ｉ、ＲＡＶ＿ｉ）に割り当て
られており、上記存在フリップフロップ（ＢＰＲ＿ｉ）
または参照フリップフロップ（ＢＲＦ＿ｉ）に接続され
た伝播回路（ＣＰ）は各々縦続接続されており、上記の
最後の存在フリップフロップ（ＢＰＲ＿ｎ）に接続され
た伝播回路（ＣＰ）の出力は上記の最小の参照フリップ
フロップ（ＢＲＦ＿ｉ）に接続された伝播回路の入力（
ＢＣＰ）に接続されており、各伝播回路（ＣＰ）は上流
の要求信号（ＶＰ＿ｉ＿−＿１、ＲＰ＿ｉ＿−＿１）が
要求の存在を示し、上記の接続されたフリップフロップ
（ＢＰＲ＿ｉ、ＢＲＦ＿ｉ）が所定の第２の論理状態に
ある時、要求の存在を示す信号（ＶＰ＿ｉ、ＲＰ＿ｉ）
を発生させ、上記第１の存在フリップフロップ（ＢＰＲ
＿ｉ）に接続された伝播回路（ＣＰ）には常に要求の存
在を示す信号が入力され、上記ロケーションのフリップ
フロップ（ＢＰＲ＿ｉ、ＢＲＦ＿ｉ）の１つに接続され
た上流の要求信号（ＶＰ＿ｉ＿−＿１、ＲＰ＿ｉ＿−＿
１）が要求の存在を示し、該フリップフロップ（ＢＰＲ
＿ｉ、ＢＲＦ＿ｉ）が上記の所定の第１の状態にある時
、上記ロケーションは各々該ロケーションの選択を示す
信号（Ｓ＿ｉ）を発生させる選択回路（ＣＳ）に接続さ
れていることを特徴とする請求項７に記載のシステム。
（９）上記閾値検出手段（２０）は、範囲が上記の予め
決定された閾値（ｔ）に等しいロケーションに接続され
た上記存在フリップフロップ（ＢＰＲ＿ｔ）の状態信号
を使用することを特徴とする請求項８に記載のシステム
。
（１０）ページ化された仮想メモリ機構を備え、上記の
各エントリのアドレスは仮想アドレスであり、上記の組
み合わされた情報は実アドレスであり、該メモリ（１、
ＲＡＶ、ＲＡＲ）は仮想アドレスレジスタ（ＲＡＶ＿ｉ
）と実アドレスレジスタ（ＲＡＲ＿ｉ）とによって構成
されていることを特徴とする請求項７〜９のいずれか１
項に記載のシステム。